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KR100732385B1 - 패키지 기판 제조 방법 - Google Patents

패키지 기판 제조 방법 Download PDF

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KR100732385B1
KR100732385B1 KR1020060049999A KR20060049999A KR100732385B1 KR 100732385 B1 KR100732385 B1 KR 100732385B1 KR 1020060049999 A KR1020060049999 A KR 1020060049999A KR 20060049999 A KR20060049999 A KR 20060049999A KR 100732385 B1 KR100732385 B1 KR 100732385B1
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유제광
박정현
김지은
정회구
안진용
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Abstract

패키지 기판의 제조 방법이 개시된다. 전자소자의 전극이 본딩 패드에 연결되도록 함으로써 상기 전자소자를 실장하기 위한 패키지 기판을 제조하는 방법으로서, (a) 절연층에 회로 패턴과 본딩 패드가 매립(buried)되며, 절연층 표면에 시드층이 적층된 매립 패턴 기판을 제조하는 단계, (b) 시드층에 드라이 필름을 적층하고, 본딩 패드 상면의 상기 시드층과 드라이 필름을 제거하는 단계, (c) 잔존하는 시드층을 도금 인입선으로 하여 상기 본딩 패드에 표면처리하는 단계, 및 (d) 잔존하는 시드층과 드라이 필름을 제거하여 상기 회로 패턴이 노출되도록 하는 단계를 포함하는 패키지 기판 제조 방법은 별도의 도금 인입선을 형성 및 제거하는 공정없이 기존의 시드층을 도금 인입선으로 사용함으로써 제조 공정을 단축시킨다.
도금 인입선, 패키지 기판, 시드층, 매립 패턴

Description

패키지 기판 제조 방법{manufacturing method of package substrate }
도 1은 종래 기술에 따른 도금 인입선을 사용하는 인쇄회로기판의 제조 공정도.
도 2는 본 발명의 바람직한 일 실시예에 따른 패키지 기판의 제조 순서도.
도 3은 본 발명의 바람직한 일 실시에에 따른 패키지 기판의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
31: 케리어판 32: 시드층
33a, 33b, 33c: 드라이 필름 34 회로 패턴
35: 본딩 패드 36: 절연층
37: 비아홀 38a: 무전해 도금층
38b: 필(fill) 도금층
본 발명은 패키지 기판의 제조 방법에 관한 것이다.
최근 집적회로가 경박 단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)의 수는 오히려 증가되고 있다. 이를 해결하기 위한 방법으로 최근 BGA(ball grid array) 및 CSP(chip scale package) 등의 패키지 기판의 사용이 일반화되고 있다. 패키지 기판은 솔더볼(solder ball)을 사용하여 기판의 고밀도화가 용이하기 때문에, 반도체 칩을 실장하는 패키지 기판으로 활발하게 적용되고 있는 실정이다.
패키지 기판에 있어서, 반도체 칩과 접속되는 본딩 핑거나 솔더볼이 접속되는 볼 패드 등 이른바 '본딩 패드'는 그 전기적인 접속상태를 향상시키기 위해 금도금이 적용되는 경우가 많고, 이를 위해 기판 상에 도금 인입선을 형성하게 된다.
도 1은 종래 기술에 따른 도금 인입선을 사용하는 인쇄회로기판의 제조 공정도이다. 도면에 도시된 순서에 따라 인쇄회로기판의 제조 방법을 설명하면, 다음과 같다.
인쇄회로기판을 제작하기 위하여 동박적층판을 준비한다.(1공정) 이후 준비된 동박적층판의 상하를 연결하기 위하여 홀을 가공한다.(2공정) 일반적으로 홀가공은 드릴을 이용한다. 이러한 홀에 도금을 한다.(3공정) 이로서 상하 동박은 전기적으로 연결되게 된다. 이후, 4공정에서 드라이 필름을 적층하고, 노광, 현상, 에칭을 진행하여 회로 패턴을 형성한다. 이는 서브트렉티브(subtractive) 공법을 이용한 회로 패턴 형성 방법이다. 이후 인쇄회로기판 전면에 무전해 도금으로 인쇄회로기판 전면에 시드층(seed layer)을 형성한다.(5공정) 시드층의 일부는 후에 도금 인입선이 될 부분이다. 6공정에서는 드라이 필름을 이용하여 도금 인입선이 될 부분만 남겨 놓고 현상한다. 약한 에칭을 통하여 전면에 깔려 있는 시드층을 제거하고, 드라이 필름을 박리하면 도금 인입선이 형성되어 있는 회로 패턴을 형성된 다.(7, 8공정)
이후, 드라이 필름을 도포하여 금도금이 될 부분만 현상시켜 주고(9공정), 이미 형성된 도금 인입선을 사용하여 니켈, 금 도금을 한다.(10공정) 이후, 드라이 필름을 박리하고(11공정), 약한 에칭을 통하여 얇은 두께의 도금 인입선을 제거한다.(12공정) 솔더 레지스트를 도포하고(13공정), 금도금이 되어 있는 부분만 현상하면 제품 제작이 완료된다.(13, 14공정)
이러한 종래 기술로 도금 인입선을 형성할 경우 회로의 고밀도화가 제한받게 되고, 도금 후에 도금 인입선을 제거해야 하는 추가 공정이 필요하며, 도금 인입선이 잔류함으로 인한 신호 노이즈 발생을 야기한다는 문제가 있다.
본 발명은 고밀도 집적회로 패키지에 사용되는 기판에 있어서 도금 인입선을 사용하지 않고 본딩 패드를 금도금할 수 있는 패키지 기판의 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자소자의 전극이 본딩 패드에 연결되도록 함으로써 상기 전자소자를 실장하기 위한 패키지 기판을 제조하는 방법으로서, (a) 절연층에 회로 패턴과 본딩 패드가 매립(buried)되며, 절연층 표면에 시드층이 적층된 매립 패턴 기판을 제조하는 단계, (b) 시드층에 드라이 필름을 적층하고, 본 딩 패드 상면의 상기 시드층과 드라이 필름을 제거하는 단계, (c) 잔존하는 시드층을 도금 인입선으로 하여 상기 본딩 패드에 표면처리하는 단계, 및 (d) 잔존하는 시드층과 드라이 필름을 제거하여 상기 회로 패턴이 노출되도록 하는 단계를 포함하는 패키지 기판 제조 방법이 제공된다.
상기 단계 (a)는 (a1) 케리어판에 상기 시드층을 적층하는 단계, (a2) 시드층에 회로 패턴과 본딩 패드를 형성하는 단계, (a3) 케리어판과 절연층을 적층하되, 케리어판의 회로 패턴과 본딩 패드를 절연층에 매립되도록 하는 단계, (a4) 케리어판을 제거하는 단계를 포함할 수 있다.
이하, 본 발명에 따른 패키지 기판 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조 방법을 나타낸 순서도이며, 도 3은 본 발명의 바람직한 일 실시에에 따른 패키지 기판의 제조 공정도이다. 도 3을 참조하면, 케리어판(31), 시드층(seed layer, 32), 드라이 필름(33a, 33b, 33c), 회로 패턴(34), 본딩 패드(35), 절연층(36), 비아홀(37), 무전해 도금층(38a), 필(fill) 도금층(38b)이 도시되어 있다.
도 2의 S21은 절연층(36)에 회로 패턴(34)과 본딩 패드(35)가 매립되며, 절연층(36) 표면에는 시드층(32)이 적층된 매립 패턴 기판을 제조하는 단계로서, 도 3의 (a)에서 (e)는 이에 상응하는 공정이다. 도 3의 (a)공정은 케리어판(31)에 시드층(32)을 적층하는 단계이다. 케리어판(31)은 시드층(32)을 지지하는 역할을 하며, 후의 공정에서 제거되어야 할 부분이다. 케리어판(31)은 금속(metal)성 재질을 일반적으로 사용한다. 시드층(32)도 회로 패턴(34)과 본딩 패드(35)를 형성하기 위하여 일시적으로 필요한 부분으로 무전해 도금으로 형성한다. 본 실시예는 절연층(36) 양면에 2개의 회로 패턴(34) 층을 형성하기 위하여 2개의 케리어판(31)을 준비한다.
도 3의 (b)공정은 세미-에디티브(semi-additive) 공법을 진행하기 위하여 시드층(32) 상면에 드라이 필름(33a)을 적층하고, 회로 패턴(34)과 본딩 패드(35)가 형성될 부분의 드라이 필름(33a)을 제거하는 공정이다. 드라이 필름(33a)은 감광성 필름을 지칭하는 것으로서, 빛에 의해 경화되는 성질이 있다. 따라서, 시드층(32) 상면에 드라이 필름(33a)을 적층한 후, 회로 패턴(34)과 본딩 패드(35)가 형성될 부분을 제외하고 노광한다. 이후 현상하면, 도 3의 (b)와 같이 회로 패턴(34)과 본딩 패드(35)가 형성될 부분의 시드층(32)이 노출된다.
도 3의 (c)는 회로 패턴(34)과 본딩 패드(35)를 형성하는 단계이다. 도 3의 (b)의 공정을 거치면서 노출된 시드층(32) 상면을 도금한다. 이후 나머지 드라이 필름(33a)을 제거하면, 도 3의 (c)와 같이 된다.
도 3의 (d)는 절연층(36)을 중심으로 회로 패턴(34)과 본딩 패드(35)가 형성된 케리어판(31)을 대칭적으로 정렬하는 단계이다. 이때, 회로 패턴(34)과 본딩 패드(35)가 절연층(36) 방향으로 향하도록 한다. 이는 회로 패턴(34)과 본딩 패 드(35)가 절연층(36)에 매립되도록 하기 위함이다. 절연층(36)는 프리프레그(Prepreg)를 사용한다.
도 3의 (e)는 도 3의 (d)에서 절연층(36)와 케리어판(31)을 일괄적층한 후 케리어판(31)을 제거하는 공정이다. 케리어판(31)이 제거되면, 도 3의 (e)와 같이 시드층(32)이 노출된다. 또한, 시드층(32)에 적층된 회로 패턴(34)과 본딩 패드(35)는 도 3의 (e)와 같이 절연층(36)에 매립되게 된다.
도 3의 (f)공정에서 (i)공정은 상하층의 회로 패턴(34)을 전기적으로 연결하기 위한 비아홀(37)을 형성하기 위한 공정이다. 우선 드릴이나 레이져를 이용하여 비아홀(37)을 천공한다. 이후 도 4의 (g)와 같이 비아홀(37) 내부에 무전해 도금층(38a)을 형성한다. 비아홀(37) 내부를 필(fill) 도금하기 위하여 도 3의 (h)와 같이, 비아홀(37)만 제외하고 나머지 부분은 드라이 필름(33b)으로 적층한다. 이후 전해 도금으로 비아홀(37) 내부를 필(fill)도금층(38b)으로 충진한다. 도 3의 (i)는 비아홀(37) 내부를 필 도금층(38b)로 충진하고 드라이 필름(33b)을 제거한 후의 형태이다.
도 3의 (j)에서 (m)은 본딩 패드(35)를 표면처리하는 공정이다. 도 3의 (j)와 같이 드라이 필름(33c)을 적층하고, 노광 및 현상 공정을 거쳐 본딩 패드(35)가 될 부분의 드라이 필름(33c)을 오픈한다. 오픈한 결과 본딩 패드(35) 상면의 시드층(32)이 외부로 노출된다. 도 3의 (k)공정은 오픈된 부분의 시드층(32)을 제거하는 공정이다. 시드층(32)은 플레쉬 에칭으로 제거된다. 플레쉬 에칭은 통상의 에칭보다 약하게 수행되는 에칭 공정이다. 시드층(32)을 제거하면 본딩 패드(35)가 외 부로 노출된다. 이러한 도 3의 (j), (k)는 도 2의 S22단계에 해당한다. 이후 도 3의 (l)에서는 본딩 패드(35)를 도금하는 공정으로 도 3의 S23단계에 해당한다. 이때, 제거 되지 않은 시드층(32)은 도금 인입선 역할을 하게 된다. 도 3의 (l)은 단면도이기 때문에 본딩 패드(35)와 시드층(32)이 전기적으로 단락된 것 처럼 보이나, 실질적으로 본딩 패드(35)와 시드층(32)은 전기적으로 연결되어 있어, 외부에서 전류가 인가될 경우 본딩 패드(35)에 전류가 흐르게 된다. 본 실시예는 금으로 본딩 패드(35)를 도금한다.
도 3의 (m)은 나머지 드라이 필름(33c)과 시드층(32)을 제거하여, 회로 패턴(34)을 노출시키는 공정으로 도 2의 S24단계에 해당한다. 이후 솔더 레지스트를 인쇄회로기판 표면에 도포하고, 본딩 패드(35) 부분을 오픈하는 공정이 추가적으로 진행된다.
본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 본딩 패드 등의 금도금을 위한 별도의 도금 인입선이 불필요하므로 회로 설계 자유도가 향상되고, 도 금 인입선이 형성될 부분에 추가적인 회로 설계가 가능하므로 고밀도 회로 제품 제작에 유리하며, 도금 인입선이 잔존하기 때문에 발생할 수 있는 신호 노이즈를 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다.
또한, 도금 인입선이 불필요하므로 이를 형성하고 제거하기 위한 공정이 추가되지 않게되어 공정의 효율성이 증가된다.

Claims (2)

  1. 전자소자의 전극이 본딩 패드에 연결되도록 함으로써 상기 전자소자를 실장하기 위한 패키지 기판을 제조하는 방법으로서,
    (a) 절연층에 회로 패턴과 본딩 패드가 매립(buried)되며, 상기 절연층 표면에 시드층이 적층된 매립 패턴 기판을 제조하는 단계;
    (b) 상기 시드층에 드라이 필름을 적층하고, 상기 본딩 패드 상면의 상기 시드층과 상기 드라이 필름을 제거하는 단계;
    (c) 잔존하는 상기 시드층을 도금 인입선으로 하여 상기 본딩 패드에 표면처리하는 단계; 및
    (d) 잔존하는 상기 시드층과 상기 드라이 필름을 제거하여 상기 회로 패턴이 노출되도록 하는 단계를 포함하는 패키지 기판 제조 방법.
  2. 제1항에 있어서,
    상기 단계 (a)는,
    (a1) 케리어판에 상기 시드층을 적층하는 단계;
    (a2) 상기 시드층에 상기 회로 패턴과 상기 본딩 패드를 형성하는 단계;
    (a3) 상기 케리어판과 절연층을 적층하되, 상기 케리어판의 상기 회로 패턴과 상기 본딩 패드를 상기 절연층에 매립되도록 하는 단계;
    (a4) 상기 케리어판을 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
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