KR100720470B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 게이트전극 전체를 실리사이드화하기에 알맞은 반도체 소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 제조방법은 기판 전면에 일영역이 드러나도록 제 1 절연막을 증착시키는 단계; 상기 드러난 기판에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 전체가 실리사이드화 된 게이트전극을 형성하는 단계; 상기 게이트전극 양측면에 측벽 스페이서를 형성하는 단계를 포함함을 특징으로 한다.

실리사이드, 게이트전극

Description

반도체 소자의 제조방법 {method for fabricating of semiconductor device}

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 실리콘 기판 11 : 제 1 절연막

12 : 감광막 13 : 게이트 절연막

14 : 반도체층 14a : 반도체패턴

14b : 게이트전극 15 : 금속층

16 : 제 2 절연막 16a : 측벽 스페이서

본 발명은 반도체소자에 대한 것으로, 특히 게이트전극 전체를 실리사이드화 시키기에 알맞은 반도체 소자의 제조방법에 관한 것이다.

일반적으로 소자의 채널 크기가 65nm이하로 작아짐에 따라서 게이트전극 형성 시 폴리 디플리션(Poly depletion)에 의한 EOT증가가 문제로 대두되고 있다.

이러한 폴리 디플리션(Poly depletion) 현상을 줄이는 방안으로 금속 게이트 (Metal gate)를 사용하는 방법이 있는데, 이는 NMOS와 PMOS에 각기 다른 금속을 사용해야 하는 공정 상의 어려움이 있으므로 최근에는 폴리실리콘(Poly Si) 위에 금속을 증착한 후, 후속 열처리를 통해 실리사이드(Silicide)를 형성하는 FUSI(Fully Silicide Silicon)에 관한 연구가 관심을 모으고 있다.

종래에는 FUSI 형성 방법으로 폴리실리콘위에 코발트(Co)를 증착한 후 어닐링 공정을 거쳐서 코발트 실리사이드(Co-silicide)를 형성한 후에 패터닝하는 방법이 사용되고 있는데, 이는 열처리만으로 코발트(Co)를 상대적으로 두께가 두꺼운 폴리실리콘의 상부에서 하부 방향으로 확산시켜서 FUSI를 형성해야 하므로 게이트산화막(Gate Oxide) 가까운 영역에서 국부적으로 FUSI가 잘 형성되지 않는 공정상의 어려움이 있다.

상술한 바와 같이 종래의 반도체소자의 제조방법 즉, FUSI 형성방법은 폴리실리콘 상에 코발트를 증착하고 후속 어닐링을 진행하여 코발트 실리사이드를 형성하는데, 이와 같이 형성하면 폴리실리콘 내부까지 균일한 코발트 실리사이드(Co-silicide)를 형성하기가 어렵다는 문제가 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 게이트전극 전체를 실리사이드화 하기에 알맞은 반도체 소자의 제조방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법 은 기판 전면에 일영역이 드러나도록 제 1 절연막을 증착시키는 단계; 상기 드러난 기판에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 전체가 실리사이드화 된 게이트전극을 형성하는 단계; 상기 게이트전극 양측면에 측벽 스페이서를 형성하는 단계를 포함함을 특징으로 한다.

상기 제 1 절연막은 실리콘 질화막을 대략 10Å 정도 두께를 갖도록 형성하는 것을 특징으로 한다.

상기 게이트절연막은 상기 제 1 절연막상에 감광막을 도포하는 단계, 상기 감광막을 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 상기 기판의 일영역이 드러나도록 상기 제 1 절연막을 식각하는 단계, 웨트 산화(Wet Oxidation) 공정을 진행하는 단계를 통하여 형성됨을 특징으로 한다.

상기 게이트전극은 상기 기판상에 반도체층을 증착하는 단계, 상기 게이트절연막 상에만 남도록 상기 반도체층을 식각하여 반도체패턴을 형성하는 단계, 상기 반도체패턴의 상면 및 양측면 모두에 금속층을 증착하는 단계, 상기 금속층을 어닐링 하여 상기 반도체패턴 전체를 실리사이드화 하는 단계, 상기 실리사이드화 되지 않은 금속층을 제거하는 단계를 포함함을 특징으로 한다.

상기 측벽 스페이서는 상기 게이트전극을 포함한 상기 제 1 절연막상에 ONO 구조의 제 2 절연막을 증착하는 단계, 상기 제 2 절연막이 상기 게이트전극 양측면에 남도록 반응성 이온 식각(Reactive Ion Etching : RIE)하는 단계를 포함함을 특징으로 한다.

상기 반도체층은 폴리실리콘을 증착하고, 상기 금속층은 코발트를 증착함을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도이다.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 1a에 도시한 바와 같이, 실리콘기판(10) 전면에 실리콘 질화막(SiN)으로 구성된 제 1 절연막(11)을 증착시키고, 제 1 절연막(11)상에 감광막(12)을 도포한다. 이때 제 1 절연막(11)은 10Å 의 두께를 갖도록 얇게 형성한다.

이후에, 감광막(12)을 선택적으로 노광 및 현상하여 게이트 형성영역 즉, 채널 크기에 대응되는 영역의 제 1 절연막(11)을 노출시킨다.

다음에, 도 1b에 도시한 바와 같이, 패터닝된 감광막(12)을 마스크로 실리콘기판(10)이 드러나도록 제 1 절연막(11)을 식각한다.

이어서, 웨트 산화(Wet Oxidation) 공정을 진행하여 드러난 실리콘기판(10)의 표면에 산화막으로 구성된 게이트절연막(13)을 형성하고, 감광막(12)을 제거한다.

이후에, 도 1c에 도시한 바와 같이, 게이트절연막(13)을 포함한 제 1 절연막(11) 전면에 폴리실리콘으로 구성된 반도체층(14)을 증착한다.

그리고 도 1d에 도시한 바와 같이, 반도체층(14)상에 감광막 패턴을 형성하여, 이를 마스크로 반도체층(14)을 제거하여 게이트절연막(13)상에 게이트전극 형 성용 반도체패턴(14a)을 형성한다. 이때 실리콘기판(10)상의 제 1 절연막(11)은 그대로 남아 있다.

다음에 도 1e에 도시한 바와 같이, 반도체패턴(14a)을 포함한 실리콘 기판(10) 전면에 금속층(15)을 증착한다. 이때 금속층(15)은 코발트(Co)로 구성되어 있다.

이후에 도 1f에 도시한 바와 같이, 어닐링 공정을 진행하여 금속층(15)과 접한 반도체패턴(14a)을 실리사이드화 시켜서, 전체가 실리사이드화된 게이트전극(14b)을 형성한다.

이때 금속층(15)은 반도체패턴(14a)의 상면 뿐만 아니라, 양측면을 따라서도 형성되어 있으므로, 반도체패턴(14a) 전체가 실리사이드화 될 수 있다.

다음에, 도 1g에 도시한 바와 같이, 실리사이드화 되지 않은 금속층(15)을 제거한 후에, 게이트전극(14b)을 포함한 제 1 절연막(11)상에 ONO 구조의 제 2 절연막(16)을 증착시킨다.

이후에, 도 1h에 도시한 바와 같이, 반응성 이온 식각(Reactive Ion Etching : RIE)공정을 이용해서 게이트전극(14b) 양측면에 측벽 스페이서(16a)를 형성한다.

상기에서와 같이 본 발명은 폴리실리콘으로 구성된 반도체패턴 전체를 효과적으로 실리사이드화( Silicide) 시키기 위해서 GC 형성후에 반도체패턴 전체 표면에 실리사이드 시키기 위한 금속(예:Co) 스페이서를 증착한 후에 어닐링 공정을 하였다.

상기 방법을 사용할 경우, 반도체패턴의 상면에서 하면으로 실리사이드화가 진행될 뿐만아니라, 반도체패턴의 양측면에서 내부로도 실리사이드화가 진행되어 반도체패턴 전체를 효과적으로 실리사이드화 시킬 수 있다.

또한 Co Spacer를 이용하여 FUSI 형성 시 종래의 CMP에 의한 공정에 비해 단위공정수를 단축할 수 있는 장점이 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.

상기와 같은 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

첫째, 게이트전극 양측면에도 금속층(Co)을 증착하여 게이트전극 측면에서도 실리사이드 공정을 진행할 수 있으므로 측면 실리사이드화가 용이하여 FUSI 형성이 용이하다.

둘째, 종래의 CMP에 의한 공정과 비교할 때 공정을 단순화시킬 수 있다.

Claims (6)

1. 기판 전면에 일영역이 드러나도록 제 1 절연막을 증착시키는 단계;

   상기 드러난 기판에 게이트절연막을 형성하는 단계;

   상기 게이트절연막상에 전체가 실리사이드화 된 게이트전극을 형성하는 단계;

   상기 게이트전극 양측면에 측벽 스페이서를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 제 1 절연막은 실리콘 질화막을 10Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 게이트절연막은 상기 제 1 절연막상에 감광막을 도포하는 단계,

   상기 감광막을 선택적으로 패터닝하는 단계,

   상기 패터닝된 감광막을 마스크로 상기 기판의 일영역이 드러나도록 상기 제 1 절연막을 식각하는 단계,

   웨트 산화(Wet Oxidation) 공정을 진행하는 단계를 통하여 형성됨을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 게이트전극은 상기 기판상에 반도체층을 증착하는 단계,

   상기 게이트절연막 상에만 남도록 상기 반도체층을 식각하여 반도체패턴을 형성하는 단계,

   상기 반도체패턴의 상면 및 양측면 모두에 금속층을 증착하는 단계,

   상기 금속층을 어닐링 하여 상기 반도체패턴 전체를 실리사이드화 하는 단계,

   상기 실리사이드화 되지 않은 금속층을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 측벽 스페이서는 상기 게이트전극을 포함한 상기 제 1 절연막상에 ONO 구조의 제 2 절연막을 증착하는 단계,

   상기 제 2 절연막이 상기 게이트전극 양측면에 남도록 반응성 이온 식각(Reactive Ion Etching : RIE)하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
6. 제 4 항에 있어서,

   상기 반도체층은 폴리실리콘을 사용하고, 상기 금속층은 코발트를 사용함을 특징으로 하는 반도체 소자의 제조방법.

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