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KR100716667B1 - 반도체 기억 소자의 리던던시 회로 - Google Patents

반도체 기억 소자의 리던던시 회로 Download PDF

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KR100716667B1
KR100716667B1 KR1020050036227A KR20050036227A KR100716667B1 KR 100716667 B1 KR100716667 B1 KR 100716667B1 KR 1020050036227 A KR1020050036227 A KR 1020050036227A KR 20050036227 A KR20050036227 A KR 20050036227A KR 100716667 B1 KR100716667 B1 KR 100716667B1
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spare
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주식회사 하이닉스반도체
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Abstract

본 발명은 하나의 퓨즈에 복수의 리던던트 치환단위를 배치함으로써 퓨즈의 사용 효율을 향상시키는 데에 목적이 있다.
본원의 제1 발명에 따른 리던던시 회로는, 인가되는 어드레스 신호의 조합에 따라 인에이블되는 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부; 리던던트 선택부; 스페어 리던던트 선택부; 및 상기 리던던시 인에이블 신호에 제어되고, 내부의 퓨즈 옵션에 따라 상기 리던던트 선택부를 제어하는 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택부를 제어하는 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 스페어 퓨즈 및 제어부를 포함할 수 있다.
반도체 기억 소자, 리던던시, 퓨즈, 디코더, 선택

Description

반도체 기억 소자의 리던던시 회로{REDUNDANCY CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 리던던시 회로도,
도 2는 종래 기술에 따른 리던던시 회로의 각부 신호도,
도 3은 본 발명의 일실시예에 따른 리던던시 제어 블럭 구성도,
도 4는 본 발명의 일실시예에 따른 스페어 퓨즈 및 제어부(320)의 세부 구성도,
도 5는 본 발명의 일실시예에 따른 스페어 퓨즈부(410)의 세부 회로도,
도 6은 본 발명의 일실시예에 따른 선택 제어기(420)의 세부 구성도,
도 7은 본 발명의 일실시예에 따른 노말 선택부(610)의 세부 회로도,
도 8은 본 발명의 일실시예에 따른 테스트 모드 선택부(620)의 세부 회로도,
도 9는 본 발명의 일실시예에 따른 신호선 결합부(630)의 세부 회로도,
도 10은 본 발명의 일실시예에 따른 스페어 퓨즈부가 연결된 상태에서의 각부 파형도,
도 11은 본 발명의 일실시예에 따른 퓨즈부가 차단된 상태에서의 각부 파형도,
도 12는 본 발명의 다른 실시예에 따른 리던던시 제어 블럭 구성도,
도 13은 도 12의 멀티플렉서(1240)의 구체 회로도.
* 도면의 주요 부분에 대한 설명 *
310: 퓨즈 세트 및 제어부 320: 스페어 퓨즈 및 제어부
330: 리던던트 선택기 340: 스페어 리던던트 선택기
410: 스페어 퓨즈부 420: 선택 제어기
610: 노말 선택부 620: 테스트 모드 선택부
630: 신호선 결합부
본 발명은 반도체 기억 소자의 리던던시 회로에 관한 것이다.
일반적으로, 반도체 기억 소자는 웨이퍼 상태에서 테스트를 수행하여 불량이나 결함이 있는 셀, 워드 라인, 비트 라인, 컬럼 선택 등이 추출된다. 그리고, 리던던시 회로에 대해서도 동일한 테스트를 수행하여 결함이 있는 리던던시 회로를 추출한다. 예를 들어, 반도체 기억 소자는 노말 셀 어레이 중 임의의 셀이 어떠한 이유로 인하여 정상적인 동작을 수행할 수 없게 되는 경우에 여분으로 구비된 셀 어레이 중 임의의 셀이 노말 셀 어레이의 기능을 대신할 수 있도록 별도의 리던던시 셀 어레이를 구비하고 있다.
도 1은 종래 기술에 따른 리던던시 회로이고, 도 2는 종래 기술에 따른 리던던시 회로 내 각부 신호의 타이밍도이다.
퓨즈 세트 및 제어부(110)는 한 세트의 어드레스 신호를 저장할 수 있는 한 세트의 퓨즈와 이를 제어하기 위한 제어부로 구성된다.
소정 리던던시 회로의 결함 여부를 테스트하기 위하여 리던던시 테스트 신호(RED_TEST)가 퓨즈 세트 및 제어부(110)에 인가되면 리던던시 회로는 T2 이후 테스트 모드에 진입하게 된다. 그리고, 인가되는 어드레스 신호(ADDRESS)의 조합에 따라 퓨즈 세트 및 제어부(110)는 "H"상태의 리던던시 인에이블 신호(REDEN<0:3>)를 출력한다. 리던던시 인에이블 신호(REDEN<0:3>)가 리던던트 선택기(120)에 인가된 상태에서 선택 제어신호(SEL_CTRL)가 인가되면 리던던트 선택기(120)는 해당하는 리던던시 어드레스를 선택하기 위한 리던던트 선택 신호(RED_SEL<0:3>)를 출력한다. 여기서, T1이전은 리던던시 회로의 세팅시 동작이고, T1-T2는 리던던시 회로의 정상 동작시이다.
그런데 종래 기술에 따른 리던던시 회로는 하나의 퓨즈 세트에 하나의 리던던트 치환단위가 배치되므로 배치된 리던던트 치환단위 내 일부라도 결함이 있는 경우 퓨즈 세트 전체를 사용할 수 없다. 한편, 공정 기술의 향상에 따라 반도체 기억 소자가 미세화되더라도 퓨즈가 차지하는 면적은 그 추세를 따라 잡지 못하여 상대적으로 커지게 되므로 그만큼 면적 효율이 낮아지게 되는 것이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 하나의 퓨즈 세트에 복수의 리던던트 치환단위를 배치함으로써 퓨즈 세트의 사용 효율을 향상시키는 데에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 리던던시 회로는, 인가되는 어드레스 신호의 조합에 따라 인에이블되는 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부; 리던던트 선택부; 스페어 리던던트 선택부; 및 상기 리던던시 인에이블 신호에 제어되고, 내부의 퓨즈 옵션에 따라 상기 리던던트 선택부를 제어하는 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택부를 제어하는 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 스페어 퓨즈 및 제어부를 포함할 수 있다.
삭제
삭제
삭제
또한, 본원의 제2 발명에 따른 리던던시 회로는, 인가되는 어드레스 신호의 조합에 따라 인에이블되는 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부; 리던던트 선택신호를 출력하기 위한 리던던트 선택부; 스페어 리던던트 선택신호를 출력하기 위한 스페어 리던던트 선택부; 및 상기 리던던시 인에이블 신호에 제어되어 인에이블되고, 정상 모드시 내부 퓨즈 옵션에 따라, 테스트 모드시 상기 리던던트 선택 신호에 대응하는 소정의 어드레스 신호에 따라, 상기 리던던트 선택부를 제어하는 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택부를 제어하는 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 스페어 퓨즈 및 제어부를 포함할 수 있다.
삭제
삭제
삭제
또한, 본원의 제3 발명에 따른 리던던시 회로는, 반도체 기억 소자에 있어서, 인가되는 어드레스 신호의 조합에 따라 인에이블되는 복수의 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부; 내부의 스페어 퓨즈 옵션에 대응하는 논리 상태를 갖는 복수의 퓨즈 아웃 신호를 출력하기 위한 스페어 퓨즈부; 외부에서 인가되는 선택 제어신호에 제어되어 상기 복수의 리던던시 인에이블 신호를 복수의 노말 선택 제어신호로 출력하기 위한 리던던트 선택기; 및 상기 복수의 퓨즈 아웃 신호와 상기 복수의 노말 선택 제어신호에 응답하여, 선택적으로 인에이블되는 복수의 리던던트 선택신호 및 스페어 리던던트 선택신호를 생성하는 멀티플렉서를 포함할 수 있다.
삭제
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙 에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명의 일실시예에 따른 리던던시 제어 블럭 구성도이다.
본 발명의 일실시예에 따른 리던던시 제어 블럭 구성도는 퓨즈 세트 및 제어부(310), 스페어 퓨즈 및 제어부(320), 리던던트 선택기(330) 및 스페어 리던던트 선택기(340)를 포함한다.
퓨즈 세트 및 제어부(310)는 도 1의 그것과 동일한 구성으로서, 인가되는 어드레스 신호(ADDRESS)의 조합에 따라 "H"상태의 리던던시 인에이블 신호(REDEN<0:3>)를 출력할 수 있다.
스페어 퓨즈 및 제어부(320)는 정상 모드시(Normal Mode)에 퓨즈 옵션에 따라 리던던트 선택 제어신호(RED_SELECT<0:3>) 혹은 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)를 인에이블시킬 수 있다. 부가적으로, 테스트 모드(Test Mode)시에 인에이블되어야 할 리던던트 선택 신호(RED_SEL<0:3>)에 대응하는 명령 신호, 예를 들어, 소정 어드레스 신호(ADDRESS<0:3>)에 따라 리던던트 선택 제어신호(RED_SELECT<0:3>) 혹은 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)를 인에이블시킬 수 있다.
리던던트 선택기(330)는 리던던트 선택 제어신호(RED_SELECT<0:3>)와 선택기 제어신호(SEL_CTRL)를 논리결합하여 해당 리던던시 어드레스를 선택하기 위한 리던던트 선택 신호(RED_SEL<0:3>)를 출력할 수 있다.
스페어 리던던트 선택기(340)는 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)와 선택기 제어신호(SEL_CTRL)를 논리결합하여 해당 스페어 리던던시 어드레스를 선택하기 위한 스페어 리던던트 선택 신호(SPARE REDUNDANT SEL)를 출력할 수 있다.
도 4는 본 발명의 일실시예에 따른 스페어 퓨즈 및 제어부(320)의 세부 구성도이다.
본 발명의 일실시예에 따른 스페어 퓨즈 및 제어부(320)는 스페어 퓨즈부(410)와 선택 제어기(420)를 포함할 수 있다.
스페어 퓨즈부(410)는 외부에서 인가되는 퓨즈 제어신호(FUSE_CTRL)에 의해 초기화될 수 있고, 스페어 퓨즈의 단속상태에 대응하는 논리신호를 갖는 퓨즈 아웃 신호(FUSE_OUT<0:3>)를 출력할 수 있다.
선택 제어기(420)는 정상 모드시 퓨즈 아웃 신호(FUSE_OUT<0:3>)의 논리 상태에 따라 리던던트 선택 제어신호(RED_SELECT<0:3>) 혹은 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)를 인에이블시킬 수 있다. 부가적으로, 테스트 모드시 인에이블되어야 할 리던던트 선택 신호(RED_SEL<0:3>에 대응하는 명령 신호, 예를 들어, 소정 어드레스 신호(ADDRESS<0:3>)에 따라 리던던트 선택 제어신호(RED_SELECT<0:3>) 혹은 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)를 인에이블시킬 수 있다.
도 5는 본 발명의 일실시예에 따른 스페어 퓨즈부(410)의 세부 회로도이다.
본 발명의 일실시예에 따른 스페어 퓨즈부(410)는, 제1 및 제2 스페어 퓨즈 출력부(510, 520)와 디코더 인에이블 신호 발생부(530) 그리고 디코더(540)를 포함하여 제1 스페어 퓨즈(FUSE1)와 제2 스페어 퓨즈(FUSE2)의 단속상태에 대응하는 논리신호를 갖는 퓨즈 아웃 신호(FUSE_OUT<0:3>)를 출력할 수 있다.
예를 들어, 제1 스페어 퓨즈 출력부(510)는 전원전압(VDD)과 제1 공통 노드(COM1) 사이에 놓이는 제1 퓨즈(511), 퓨즈 제어신호(FUSE_CTRL)에 제어되고 제1 공통 노드(COM1)와 접지전압(VSS) 사이에 연결된 제1 엔모스 트랜지스터(512), 제1 공통 노드(COM1)의 논리상태를 반전시키기 위한 제1 인버터(513), 제1 인버터(513)의 출력에 제어되고 제1 공통 노드(COM1)와 접지전압(VSS) 사이에 연결된 제2 엔모스 트랜지스터(514)를 포함한다. 제1 퓨즈(511)가 차단된 상태에서 "H"펄스 형태의 퓨즈 제어신호(FUSE_CTRL)가 인가되면, 제1 공통 노드(COM1)는 "L"상태로 천이한다. 반면, 제1 퓨즈(511)가 연결된 상태에서 "H"펄스 형태의 퓨즈 제어신호(FUSE_CTRL)가 인가되면, 제1 공통 노드(COM1)는 "L"상태로 천이하였다가 다시 "H"상태로 복귀한다.
제2 스페어 퓨즈 출력부(520)는 전원전압(VDD)과 제2 공통 노드(COM2) 사이에 놓이는 제2 퓨즈(521), 퓨즈 제어신호(FUSE_CTRL)에 제어되고 제2 공통 노드 (COM2)와 접지전압(VSS) 사이에 연결된 제3 엔모스 트랜지스터(522), 제2 공통 노드(COM2)의 논리상태를 반전시키기 위한 제2 인버터(523), 제2 인버터(523)의 출력에 제어되고 제2 공통 노드(COM2)와 접지전압(VSS) 사이에 연결된 제4 엔모스 트랜지스터(524)를 포함한다.
디코더 인에이블 신호 발생부(530) 또한, 제1 스페어 퓨즈 출력부(510)와 동일한 구성을 가지며, 스페어 퓨즈부를 이용하지 않는 경우에 디코더(540)로부터의 출력을 차단하기 위하여 필요하다.
디코더(540)는 디코더 인에이블 신호 발생부(530)로부터 출력되는 디코더 인에이블 신호(DECODER_ENABLE)에 제어되어 인에이블되고, 제1 및 제2 스페어 퓨즈 출력부(510, 520)로부터 출력되는 제1 및 제2 스페어 퓨즈의 단속상태를 반영한 출력신호를 디코딩하여 제1 내지 제4 퓨즈 아웃 신호(FUSE_OUT<0:3>)를 출력한다.
한편, 도시되지는 않았지만, 본 발명의 다른 실시예에 따르면, 제1 및 제2 스페어 퓨즈 출력부와 디코더 인에이블 신호 발생부는, 접지전압(VSS)과 공통 노드 사이에 연결된 퓨즈, 퓨즈 제어신호(FUSE_CTRL)에 제어되고 공통 노드와 전원전압(VDD) 사이에 연결된 엔모스 트랜지스터1, 공통 노드의 논리상태를 반전시키기 위한 인버터, 인버터의 출력에 제어되고 공통 노드와 전원전압(VDD) 사이에 연결된 엔모스 트랜지스터2를 포함하여 구성하는 것 또한 가능하다.
도 6은 본 발명의 일실시예에 따른 선택 제어기(420)의 세부 구성도이다.
본 발명의 일실시예에 따른 선택 제어기(420)는, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 노말 선택부(610)를 이용하여 구성될 수 있다.
노말 선택부(610)는 리던던시 테스트 신호(RED_TEST)가 "L"상태인 노말 모드시에 인가되는 리던던시 인에이블 신호(REDEN<0:3>)에 응답하여 퓨즈 아웃 신호(FUSE_OUT<0:3>)의 논리상태에 따라 노말 선택 제어신호(NS<0:3>) 혹은 스페어 선택 제어신호(SS)를 인에이블시킨다. 이 경우 노말 선택 제어신호(NS<0:3>)는 리던던트 선택 제어신호(RED_SELECT<0:3>)로, 스페어 선택 제어신호(SS)는 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)로 이용될 수 있다.
또한, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 다른 실시예에 따른 선택기(420)는 노말 선택부(610), 테스트 모드 선택부(620) 및 신호선 결합부(630)를 포함할 수 있다.
노말 선택부(610)는 리던던시 테스트 신호(RED_TEST)가 "L"상태인 노말 모드시에 노말 선택 제어신호(NS<0:3>) 및 스페어 선택 제어신호(SS) 중 어느 하나를 인에이블시킨다.
여기서, 퓨즈 아웃 신호(FUSE_OUT<0:3>)의 논리상태에 따라 제1 내지 제4 리던던트 선택신호(RED_SEL<0:3>) 중 어느 것을 스페어 리던던트 선택신호(SPARE RED_SELECT)가 대체할 것인지가 정해지고, 인가되는 리던던시 인에이블 신호(REDEN<0:3>)에 응답하여 제1 내지 제4 리던던트 선택신호(RED_SEL<0:3>) 및 스페어 리던던트 선택신호(SPARE RED_SELECT) 중 어느 하나가 인에이블된다.
한편, 리던던시 테스트 신호(RED_TEST)가 "H"상태인 테스트 모드의 경우에는 노말 선택 제어신호(NS<0:3>) 및 스페어 선택 제어신호(SS)는 모두 "L"상태를 출력하여 노말 선택부(610)는 동작하지 않는다.
테스트 모드 선택부(620)는 리던던시 테스트 신호(RED_TEST)가 "H"상태인 테스트 모드시 인에이블되는 테스트 모드 선택 제어신호(TNS<0:3>) 및 테스트 모드 스페어 선택 제어신호(TSS) 중 어느 하나를 인에이블시킨다.
신호선 결합부(630)는 노말 선택 제어신호(NS<0:3>)와 테스트 모드 선택 제어신호(TNS<0:3>)를 논리합하여 출력하고, 스페어 선택 제어신호(SS)와 테스트 모드 스페어 선택 제어신호(TSS)를 논리합하여 출력한다.
도 7은 본 발명의 일실시예에 따른 노말 선택부(610)의 세부 회로도이다.
본 발명의 일실시예에 따른 노말 선택부(610)는, 제1 퓨즈 아웃 신호(FUSE_OUT<0>)를 반전시키기 위한 제1 인버터(711), 제2 퓨즈 아웃 신호(FUSE_OUT<1>)를 반전시키기 위한 제2 인버터(712), 제3 퓨즈 아웃 신호(FUSE_OUT<2>)를 반전시키기 위한 제3 인버터(713), 제4 퓨즈 아웃 신호(FUSE_OUT<3>)를 반전시키기 위한 제4 인버터(714), 리던던시 테스트 신호(RED_TEST)를 반전시키기 위한 제5 인버터(715), 제1 인버터(711)의 출력과 제1 리던던시 인에이블 신호(REDEN<0>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제1 낸드게이트(721), 제2 인버터(712)의 출력과 제2 리던던시 인에이블 신호(REDEN<1>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제2 낸드게이트 (722), 제3 인버터(713)의 출력과 제3 리던던시 인에이블 신호(REDEN<2>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제3 낸드게이트(723), 제4 인버터(714)의 출력과 제4 리던던시 인에이블 신호(REDEN<3>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제4 낸드게이트(724), 제1 퓨즈 아웃 신호(FUSE_OUT<0>)와 제1 리던던시 인에이블 신호(REDEN<0>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제5 낸드게이트(725), 제2 퓨즈 아웃 신호(FUSE_OUT<1>)와 제2 리던던시 인에이블 신호(REDEN<1>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제6 낸드게이트(726), 제3 퓨즈 아웃 신호(FUSE_OUT<2>)와 제3 리던던시 인에이블 신호(REDEN<2>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제7 낸드게이트(727), 제4 퓨즈 아웃 신호(FUSE_OUT<3>)와 제4 리던던시 인에이블 신호(REDEN<3>) 그리고 제5 인버터(715)의 출력을 부정논리곱하기 위한 제8 낸드게이트(728), 그리고 제5 내지 제8 낸드게이트(725, 726, 727, 728)의 출력을 부정논리곱하기 위한 제9 낸드게이트(729)를 포함한다.
여기서, 제6 내지 제9 인버터(716, 717, 718, 719)는 제1 내지 제4 낸드게이트(721, 722, 723, 724)의 출력을 반전시켜 출력하는 데에 사용되는 선택적 구성에 불과하다. 즉, 제1 낸드게이트(721)와 제6 인버터(716)은 하나의 앤드게이트로 구성될 수 있다는 것은 당업자에게 자명하다.
테스트 모드시(RED_TEST="H") 노말 선택 제어신호(NS<0:3>)와 스페어 선택 제어신호(SS)는 "L"상태를 유지하여 노말 선택부(610)는 동작하지 않는다.
도 8은 본 발명의 일실시예에 따른 테스트 모드 선택부(620)의 세부 회로도이다.
본 발명의 일실시예에 따른 테스트 모드 선택부(620)는, 테스트 모드(Test Mode)시에 인에이블되어야 할 리던던트 선택 신호(RED_SEL<0:3>)에 대응하는 어드레스 신호(ADDRESS<0:4>) 및 리던던시 테스트 신호(RED_TEST)를 논리조합하여, 테스트 모드 선택 제어신호(TNS<0:3>) 및 테스트 모드 스페어 선택 제어신호(TSS) 중 어느 하나를 인에이블시킨다.
도 9는 본 발명의 일실시예에 따른 신호선 결합부(630)의 세부 회로도이다.
본 발명의 일실시예에 따른 신호선 결합부(630)는, 제1 내지 제4 노말 선택 제어신호(NS<0:3>)와 제1 내지 제4 테스트 모드 선택 제어신호(TNS<0:3>)를 각각 부정논리합하기 위한 제1 내지 제4 노아게이트(911, 912, 913, 914), 스페어 선택 제어신호(SS)와 테스트 모드 스페어 선택 제어신호(TSS)를 부정논리합하기 위한 제5 노아게이트(915)를 포함하여 구성할 수 있다.
여기서, 제1 내지 제5 인버터(921, 922, 923, 924, 925)는 제1 내지 제5 노아게이트(911, 912, 913, 914, 915)의 출력을 반전시켜 출력하는 데에 사용되는 선택적 구성에 불과하다. 즉, 제1 노아게이트(911)와 제1 인버터(921)를 하나의 오아게이트로 대체시킬 수 있다는 것은 당업자에게 자명하다.
도 10은 본 발명의 일실시예에 따른 스페어 퓨즈부가 연결된 상태에서의 각부 파형도로서, 퓨즈 아웃 신호(FUSE_OUT<0:3>)가 모두 "L"상태이다.
1) 제1 구간(T1-T2)
리던던시 테스트 신호(RED_TEST)가 "L"상태인 정상 동작 구간으로서, 제1 퓨즈(511) 및 제2 퓨즈(521)는 연결된 상태에 놓여 있다.
퓨즈 세트 및 제어부(310)는 외부에서 인가되는 어드레스 신호(ADDRESS)를 조합하여 리던던시 인에이블 신호(REDEN<0:3>)를 출력할 수 있다. 도 10에 따르면, 예를 들어, 제1 리던던시 인에이블 신호(REDEN<0>)가 "H"인에이블되는 것으로 도시되어 있으나, 제1 내지 제4 리던던시 인에이블 신호(REDEN<0:3>)가 개별적으로 "H"인에이블될 수 있다.
스페어 퓨즈부(410)는 제1 퓨즈(511) 및 제2 퓨즈(521)가 모두 연결된 상태에서 "L"상태의 제1 퓨즈 아웃 신호(FUSE_OUT<0>)를 출력할 수 있다. 이 때, 선택 제어기(420)내 노말 선택부(610)는 "H" 인에이블되는 제1 리던던시 인에이블 신호(REDEN<0>)에 제어되어 제1 노말 선택 제어 신호(NS<0>)를 "H" 인에이블시킨다. 반면, 테스트 모드 선택부(620)는 리던던시 테스트 신호(RED_TEST)가 "L"상태를 유지하므로 테스트 모드 선택 제어신호(TNS<0:3>)와 테스트 모드 스페어 선택 제어신호(TSS)를 "L"상태로 유지시켜 동작하지 않는다. 제1 노말 선택 제어 신호(NS<0>)가 "H" 인에이블되므로, 신호선 결합부(630)는 제1 리던던트 선택 제어신호 (RED_SELECT<0>)를 "H" 인에이블시키고, 리던던트 선택기(330)는 선택 제어신호(SEL_CTRL)에 제어되어 제1 리던던트 선택신호(RED_SEL<0>)를 "H" 인에이블시킨다.
2) 제2 구간(T2-T3)
테스트 모드 구간으로, 리던던시 테스트 신호(RED_TEST)가 "H"상태이다.
테스트 모드 선택부(620)는 인가되는 어드레스 신호에 대응하여 제1 테스트 모드 선택 제어신호(TNS<0>)를 "H" 인에이블시키고, 신호선 결합부(630)는 제1 리던던트 선택 제어신호(RED_SELECT<0>)를 "H" 인에이블시키고, 리던던트 선택기(330)는 선택 제어신호(SEL_CTRL)에 제어되어 제1 리던던트 선택신호(RED_SEL<0>)를 "H" 인에이블시킨다. 이 때 노말 선택부(610)의 출력은 리던던시 테스트 신호(RED_TEST)가 "H"상태이므로 노말 선택부(610)로부터 출력되는 노말 선택 제어신호(NS<0:3>) 및 스페어 선택 제어신호(SS)는 모두 "L"상태로 유지하기 때문에 신호선 결합부(630)에 어떠한 영향도 미치지 않는다.
3) 제3 구간(T3이후)
테스트 모드 구간으로, 리던던시 테스트 신호(RED_TEST)가 "H"상태이고, 제2 테스트 모드 선택 제어신호(TNS<1>)가 "H"상태이다.
T3이후 구간에서의 동작은 T2-T3 구간과 동일하다. 다만, 제1 테스트 모드 선택 제어신호(TNS<0>) 대신 제2 테스트 모드 선택 제어신호(TNS<1>)가 "H" 인에이블되므로 제1 리던던트 선택신호(RED_SEL<0>) 대신 제2 리던던트 선택신호 (RED_SEL<1>)가 "H" 인에이블된다는 점에서 차이가 있을 뿐이다.
도 11은 본 발명의 일실시예에 따른 퓨즈부가 차단된 상태에서의 각부 파형도이다(제1 퓨즈 아웃 신호(FUSE_OUT<0>)가 "H"상태임).
1) 제1 구간(T1-T2)
리던던시 테스트 신호(RED_TEST)가 "L"상태인 정상 동작 구간으로서, 제1 퓨즈 아웃 신호(FUSE_OUT<0>)가 "H"상태이다.
퓨즈 세트 및 제어부(310)는 외부에서 인가되는 어드레스 신호(ADDRESS)를 조합하여 리던던시 인에이블 신호(REDEN<0:3>)를 출력할 수 있다. 예를 들어, 제1 리던던시 인에이블 신호(REDEN<0>)가 "H" 인에이블되면, 선택 제어기(420)내 노말 선택부(610)는 "H" 인에이블되는 제1 리던던시 인에이블 신호(REDEN<0>)에 제어되어 스페어 선택 제어 신호(SS)를 "H" 인에이블시킨다. 반면, 테스트 모드 선택부(620)는 리던던시 테스트 신호(RED_TEST)가 "L"상태를 유지하므로 테스트 모드 선택 제어신호(TNS<0:3>)와 테스트 모드 스페어 선택 제어신호(TSS)를 "L"상태로 유지시켜 동작하지 않는다. 스페어 선택 제어 신호(SS)가 "H" 인에이블되므로, 신호선 결합부(630)는 스페어 리던던트 선택 제어신호(SPARE RED_SELECT)를 "H" 인에이블시키고, 스페어 리던던트 선택기(340)는 선택 제어신호(SEL_CTRL)에 제어되어 스페어 리던던트 선택신호(SPARE REDUNDANT_SEL)를 "H" 인에이블시킨다.
2) 제2 구간(T2-T3) 및 제3 구간(T3이후)
리던던시 테스트 신호(RED_TEST)가 "H"상태인 테스트 모드 구간으로, 도 10에서의 동작과 동일하다.
도 12는 본 발명의 다른 실시예에 따른 리던던시 제어 블럭 구성도이다.
본 발명의 다른 실시예에 따른 리던던시 제어 블럭은 퓨즈 세트 및 제어부(1210), 스페어 퓨즈부(1220), 리던던트 선택기(1230) 및 멀티플렉서(1240)를 포함한다.
퓨즈 세트 및 제어부(1210)는 도 1의 그것과 동일한 구성으로서, 인가되는 어드레스 신호(ADDRESS)의 조합에 따라 "H" 인에이블되는 리던던시 인에이블 신호(REDEN<0:3>)를 출력한다.
스페어 퓨즈부(1220)는 도 5의 퓨즈부(410)와 동일한 구성으로, 제1 스페어 퓨즈(FUSE1)와 제2 스페어 퓨즈(FUSE2)의 단속여부에 따라 논리상태가 결정되는 퓨즈 아웃 신호(FUSE_OUT<0:3>)를 출력한다.
리던던트 선택기(1230)는 선택 제어신호(SEL_CTRL)에 제어되어 "H" 인에이블되는 리던던시 인에이블 신호(REDEN<0:3>)를 노말 선택 제어신호(NS<0:3>)로 출력한다.
멀티플렉서(1240)는 제1 스페어 퓨즈(FUSE1)와 제2 스페어 퓨즈(FUSE2)가 모두 연결된 상태에서는 제1 내지 제4 리던던트 선택신호(RED_SEL<0:3>)를 정상적으로 인에이블시킨다. 그렇지만, 제1 내지 제4 퓨즈 아웃 신호(FUSE_OUT<0:3>) 중 적어도 어느 하나가 다른 논리상태를 갖는다면 그 신호에 대응하는 리던던트 선택 신호(예를 들어, RED_SEL<0>인 경우)를 제외한 나머지 리던던트 선택신호(RED_SEL<1:3>)와 스페어 리던던트 선택신호(SPARE REDUNDANT SEL)를 인에이블시킨다.
도 13은 도 12의 멀티플렉서(1240)의 구체 회로도이다.
멀티플렉서(1240)에 입출력되는 신호들의 논리관계는 당업자에게 자명한 사항에 불과하므로 구체적인 언급은 피하기로 한다.
여기서, 제1 낸드게이트(ND1) 및 제2 인버터(IV2)를 하나의 앤드게이트로 대체할 수 있고, 제5 내지 제9 낸드게이트를 하나의 앤드게이트로 대체할 수 있다는 것은 당업자에게 자명하다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 불량이 발생한 리던던시 영역을 대체할 때에 칩 내에서 면적 점유 비율이 점차 증가하고 있는 퓨즈를 재사용할 수 있어 반도체 기억 소자의 회로 배치에 여유를 가질 수 있다. 나아가 퓨즈 옵션을 이용하여 불량이 발생한 리던던시 영역을 대체할 수 있으므로 생산성을 제고할 수 있다.

Claims (15)

  1. 반도체 기억 소자에 있어서,
    인가되는 어드레스 신호의 조합에 따라 인에이블되는 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부;
    리던던트 선택부;
    스페어 리던던트 선택부; 및
    상기 리던던시 인에이블 신호에 제어되고, 내부의 퓨즈 옵션에 따라 상기 리던던트 선택부를 제어하는 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택부를 제어하는 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 스페어 퓨즈 및 제어부
    를 포함하는 리던던시 회로.
  2. 제1항에 있어서, 상기 스페어 퓨즈 및 제어부는,
    외부에서 인가되는 퓨즈 제어신호에 의해 초기화되고, 내부의 퓨즈 옵션에 대응하는 논리 상태를 갖는 퓨즈 아웃 신호를 출력하기 위한 스페어 퓨즈부; 및
    상기 퓨즈 아웃 신호에 따라 상기 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 선택 제어기
    를 포함하는 리던던시 회로.
  3. 제2항에 있어서, 상기 스페어 퓨즈부는,
    상기 퓨즈 제어신호에 제어되어 내부의 퓨즈 연결상태에 대응하는 논리상태를 출력하기 위한 복수의 스페어 퓨즈 출력부;
    상기 복수의 스페어 퓨즈 출력부로부터 출력되는 출력신호를 디코딩하여 복수의 퓨즈 아웃 신호를 출력하기 위한 디코더; 및
    상기 퓨즈 제어신호에 제어되어 상기 디코더를 인에이블시키기 위한 디코더 인에이블 신호 발생부
    를 포함하는 리던던시 회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 리던던트 선택부는 상기 리던던트 선택 제어신호와 외부에서 인가되는 선택 제어 신호를 논리결합하여 리던던트 선택신호를 출력하고,
    상기 스페어 리던던트 선택부는 상기 스페어 리던던트 선택 제어신호와 상기 선택 제어 신호를 논리결합하여 스페어 리던던트 선택신호를 출력하는 리던던시 회로.
  6. 반도체 기억 소자에 있어서,
    인가되는 어드레스 신호의 조합에 따라 인에이블되는 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부;
    리던던트 선택신호를 출력하기 위한 리던던트 선택부;
    스페어 리던던트 선택신호를 출력하기 위한 스페어 리던던트 선택부; 및
    상기 리던던시 인에이블 신호에 제어되어 인에이블되고, 정상 모드시 내부 퓨즈 옵션에 따라, 테스트 모드시 상기 리던던트 선택 신호에 대응하는 소정의 어드레스 신호에 따라, 상기 리던던트 선택부를 제어하는 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택부를 제어하는 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 스페어 퓨즈 및 제어부
    를 포함하는 리던던시 회로.
  7. 제6항에 있어서, 상기 스페어 퓨즈 및 제어부는,
    외부에서 인가되는 퓨즈 제어신호에 의해 초기화되고, 내부의 퓨즈 옵션에 대응하는 논리 상태를 갖는 복수의 퓨즈 아웃 신호를 출력하기 위한 퓨즈부; 및
    정상 모드시 상기 복수의 퓨즈 아웃 신호에 따라, 테스트 모드시 상기 리던던트 선택 신호에 대응하는 소정의 어드레스 신호에 따라, 상기 리던던트 선택 제어신호 혹은 상기 스페어 리던던트 선택 제어신호를 인에이블시키기 위한 선택 제어기
    를 포함하는 리던던시 회로.
  8. 제7항에 있어서, 상기 스페어 퓨즈부는,
    상기 퓨즈 제어신호에 제어되어 내부의 퓨즈 연결상태에 대응하는 논리상태를 출력하기 위한 복수의 스페어 퓨즈 출력부;
    상기 복수의 스페어 퓨즈 출력부로부터 출력되는 출력신호를 디코딩하여 복수의 퓨즈 아웃 신호를 출력하기 위한 디코더; 및
    상기 퓨즈 제어신호에 제어되어 상기 디코더를 인에이블시키기 위한 디코더 인에이블 신호 발생부
    를 포함하는 리던던시 회로.
  9. 제7항 또는 제8항에 있어서, 상기 선택 제어기는,
    정상 모드시, 상기 리던던시 인에이블 신호와 상기 복수의 퓨즈 아웃 신호를 이용하여 복수의 노말 선택 제어신호 및 스페어 선택 제어신호 중 어느 하나를 인에이블시키기 위한 노말 선택부;
    테스트 모드시, 인에이블되는 상기 리던던트 선택 신호에 대응하는 소정의 어드레스 신호에 따라 복수의 테스트 모드 선택 제어신호 및 테스트 모드 스페어 선택 제어신호 중 어느 하나를 인에이블시키기 위한 테스트 모드 선택부; 및
    상기 복수의 노말 선택 제어신호와 복수의 테스트 모드 선택 제어신호를 논리합하여 리던던트 선택 제어신호로 출력하고, 상기 스페어 선택 제어신호와 테스트 모드 스페어 선택 제어신호를 논리합하여 스페어 리던던트 선택 제어신호로 출력하기 위한 신호선 결합부
    를 포함하는 리던던시 회로.
  10. 삭제
  11. 제9항에 있어서, 상기 테스트 모드 선택부는,
    병렬 입력되는 상기 소정의 어드레스 신호와 상기 리던던시 테스트 신호를 각각 논리곱하여, 상기 복수의 테스트 모드 선택 제어신호 및 상기 테스트 모드 스페어 선택 제어신호를 생성하는 제1 내지 5 앤드게이트
    를 포함하는 리던던시 회로.
  12. 제9항에 있어서, 상기 신호선 결합부는,
    제1 내지 제4 노말 선택 제어신호와 제1 내지 제4 테스트 모드 선택 제어신호를 각각 논리합하여 제1 내지 제4 리던던트 선택 제어신호로 출력하기 위한 제1 내지 제4 오아게이트; 및
    상기 스페어 선택 제어신호와 상기 테스트 모드 스페어 선택 제어신호를 논리합하여 스페어 리던던트 선택 제어신호로 출력하기 위한 제5 오아게이트
    를 포함하는 리던던시 회로.
  13. 반도체 기억 소자에 있어서,
    인가되는 어드레스 신호의 조합에 따라 인에이블되는 복수의 리던던시 인에이블 신호를 출력하기 위한 퓨즈 세트 및 제어부;
    내부의 스페어 퓨즈 옵션에 대응하는 논리 상태를 갖는 복수의 퓨즈 아웃 신호를 출력하기 위한 스페어 퓨즈부;
    외부에서 인가되는 선택 제어신호에 제어되어 상기 복수의 리던던시 인에이블 신호를 복수의 노말 선택 제어신호로 출력하기 위한 리던던트 선택기; 및
    상기 복수의 퓨즈 아웃 신호와 상기 복수의 노말 선택 제어신호에 응답하여, 선택적으로 인에이블되는 복수의 리던던트 선택신호 및 스페어 리던던트 선택신호를 생성하는 멀티플렉서
    를 포함하는 리던던시 회로.
  14. 제13항에 있어서, 상기 스페어 퓨즈부는,
    외부에서 입력되는 퓨즈 제어신호에 제어되어 내부의 퓨즈 연결상태에 대응하는 논리상태를 출력하기 위한 복수의 스페어 퓨즈 출력부;
    상기 복수의 스페어 퓨즈 출력부로부터 출력되는 출력신호를 디코딩하여 복수의 퓨즈 아웃 신호를 출력하기 위한 디코더; 및
    상기 퓨즈 제어신호에 제어되어 상기 디코더를 인에이블시키기 위한 디코더 인에이블 신호 발생부
    를 포함하는 리던던시 회로.
  15. 삭제
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7603127B2 (en) * 2001-10-12 2009-10-13 Airvana, Inc. Boosting a signal-to-interference ratio of a mobile station
US20070140218A1 (en) * 2005-12-16 2007-06-21 Nair Girish R Managing backhaul connections in radio access networks
CN101377959B (zh) * 2007-08-30 2012-01-04 晶豪科技股份有限公司 冗余位线修复的选择方法及其装置
US8112681B2 (en) * 2008-01-29 2012-02-07 Arm Limited Method and apparatus for handling fuse data for repairing faulty elements within an IC
KR101009337B1 (ko) * 2008-12-30 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치
KR101869751B1 (ko) * 2012-04-05 2018-06-21 에스케이하이닉스 주식회사 안티 퓨즈 회로
KR20140078292A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 퓨즈 리페어 장치 및 그 방법
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR102160598B1 (ko) 2014-08-05 2020-09-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR20160029378A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치
US9748003B2 (en) * 2014-09-12 2017-08-29 Qualcomm Incorporated Efficient coding for memory redundancy
CN104979004B (zh) * 2015-07-10 2018-12-14 北京兆易创新科技股份有限公司 资料存储型闪存优化译码使能装置
TWI658471B (zh) * 2017-05-16 2019-05-01 華邦電子股份有限公司 快閃記憶體儲存裝置及其操作方法
CN110867205B (zh) * 2018-08-27 2021-10-08 华邦电子股份有限公司 存储器装置以及存储器周边电路
KR102754271B1 (ko) * 2019-03-05 2025-01-14 에스케이하이닉스 주식회사 결함구제회로
CN110095977B (zh) * 2019-04-29 2023-06-16 重庆川仪控制系统有限公司 冗余设备、主从模块判定方法、拓扑系统及通信决策方法
CN114255814A (zh) * 2020-09-24 2022-03-29 晶豪科技股份有限公司 电子熔丝电路
CN115378422B (zh) * 2022-10-20 2022-12-20 成都市硅海武林科技有限公司 一种反熔丝fpga开发者模式电路及用户编程方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177407B1 (ko) * 1996-04-04 1999-04-15 문정환 리던던시 재 리페어 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04254998A (ja) * 1991-02-06 1992-09-10 Nec Ic Microcomput Syst Ltd 半導体メモリ用冗長回路
KR0158484B1 (ko) * 1995-01-28 1999-02-01 김광호 불휘발성 반도체 메모리의 행리던던씨
JPH11110996A (ja) * 1997-09-30 1999-04-23 Fujitsu Ltd 半導体記憶装置
US6041000A (en) * 1998-10-30 2000-03-21 Stmicroelectronics, Inc. Initialization for fuse control
JP2001143494A (ja) * 1999-03-19 2001-05-25 Toshiba Corp 半導体記憶装置
JP3908418B2 (ja) * 1999-08-31 2007-04-25 株式会社東芝 半導体記憶装置
JP3594891B2 (ja) * 2000-09-12 2004-12-02 沖電気工業株式会社 半導体記憶装置およびその検査方法
TW594775B (en) * 2001-06-04 2004-06-21 Toshiba Corp Semiconductor memory device
JP2003045194A (ja) * 2001-07-31 2003-02-14 Sony Corp 半導体記憶装置
KR100465597B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
KR100516735B1 (ko) * 2001-12-08 2005-09-22 주식회사 하이닉스반도체 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
DE10261571B4 (de) * 2001-12-28 2015-04-02 Samsung Electronics Co., Ltd. Halbleiterspeicherbauelement und Reparaturverfahren

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177407B1 (ko) * 1996-04-04 1999-04-15 문정환 리던던시 재 리페어 회로

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