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KR100712985B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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KR100712985B1
KR100712985B1 KR1020010006244A KR20010006244A KR100712985B1 KR 100712985 B1 KR100712985 B1 KR 100712985B1 KR 1020010006244 A KR1020010006244 A KR 1020010006244A KR 20010006244 A KR20010006244 A KR 20010006244A KR 100712985 B1 KR100712985 B1 KR 100712985B1
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Abstract

트렌치 산화막 구조를 하부영역보다 상부영역이 작은 구조로 형성함으로써, 소자 활성영역을 증가시켜 웨이퍼 당 총 다이(die)의 수가 증가되는 것이 가능할 뿐만 아니라, 필드 트랜지스터의 이펙티브(effective) 채널 길이의 증가로 인한 소자분리 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막 및 감광막 패턴을 순차적으로 형성하는 단계와, 실리콘 기판에 트렌치를 형성한 후, 산화막을 증착하여 트렌치를 매립하는 단계와, 패드질화막의 상부까지 산화막을 식각하고, 패드산화막과 패드질화막을 제거하는 단계와, 노출된 산화막의 상부와 측면에 등방성 식각공정을 진행하는 단계, 및 노출된 산화막의 높이까지 실리콘 기판을 선택적으로 성장시키는 단계를 포함하여 이루어진다.
트렌치, 등방성 식각

Description

반도체 소자의 소자분리막 형성방법{Method for forming the Isolation Layer in Semiconductor Device}
도 1a 내지 도 1c는 종래 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘 기판 110 : 패드산화막
120 : 패드질화막 130 : 감광막
140 : 트렌치 형성부위 150 : 산화막
160 : 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 트렌치 산화막 구조를 하부영역보다 상부영역이 작은 구조로 형성함으로써, 소자 활성 영역을 증가하여 웨이퍼 당 총 다이(die)의 수가 증가되는 것이 가능할 뿐만 아니라, 필드 트랜지스터의 이펙티브(effective) 채널 길이를 증가시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성한 후, 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
도 1a 내지 도 1c는 종래에 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(1) 상에 패드질화막(3)을 적층한 후 감광막(5)을 적층하여서 소자분리막이 형성될 부위에 감광막(5)의 패턴을 형성하도록 한다.
그리고, 도 1b에 도시된 바와 같이, 상기 감광막(5) 패턴을 통하여 패드질화막(3)과 실리콘기판(1)을 일정 깊이로 식각한 후 그 트렌치(7) 내부에 트렌치 산화 막(9)을 매립하도록 한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물을 전체적으로 평탄화하여서 소자분리막(10)을 형성하도록 한다.
그런데, 종래에는 반도체 소자의 크기가 작아짐에 따라 누설전류가 증가를 막기 위해 소자분리막 형성에 많은 영역을 할당함으로써, 웨이퍼 당 총 다이(die)의 수를 증가시키는 데 영역이 부족한 문제점이 있었다.
또한, 상기 트렌치 매립 물질에 의한 특성으로 인해 매립물질 치밀화 공정이 추가되는 문제점이 있었으며, 상기 평탄화 실시에 의한 디슁 효과를 감소 시키기 위해 노광 공정이 추가되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 트렌치를 이용한 소자분리막 형성 공정에 있어서, 트렌치 산화막 구조를 하부영역보다 상부영역이 작은 구조로 형성함으로써, 소자 활성 영역을 증가하여 웨이퍼 당 총 다이(die)의 수가 증가되는 것이 가능할 뿐만 아니라, 필드 트랜지스터의 이펙티브(effective) 채널 길이의 증가로 인한 소자분리 특성을 향상시키는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 패드산화막과 패드질화막 및 감광막 패턴을 순차적으로 형성하는 단계와, 실리콘 기판에 트렌치를 형성한 후, 산화막을 증착하여 트렌치를 매립하는 단계와, 패드질화막의 상부까지 산화막을 식각하고, 패드산화막과 패드질화막을 제거하는 단계와, 노출된 산화막의 상부와 측면에 등방성 식각공정을 진행하는 단계, 및 노출된 산화막의 높이까지 실리콘 기판을 선택적으로 성장시키는 단계를 포함하여 이루어진다.
상기 패드 산화막은 300∼2000Å 범위의 두께로, 패드 질화막은 1000∼3000Å 범위의 두께로 증착할 수 있다.
상기 트렌치는 실리콘 기판 표면을 기준으로 1500∼4000Å 정도의 깊이로 형성할 수 있다.
그리고, 상기 산화막은 6000∼8000Å 범위의 두께로 증착할 수 있다.
삭제
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다
도 2a에 도시된 바와 같이, 실리콘 기판(100) 상에 패드산화막(110)과 패드질화막(120)을 각각 패드산화막(110)은 300∼2000Å 범위의 두께로, 패드질화막(120)은 1000∼3000Å 범위의 두께로 하여 순차적으로 증착한다.
그리고, 상기 패드질화막(120) 상부에 트렌치가 형성될 부위(140)를 제외한 영역에 감광막 패턴(130)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(130)을 식각마스크로 사용한 식각공정을 진행하여 상기 실리콘 기판(100) 표면을 기준으로 1500∼4000Å 정도의 깊이로 트렌치(미도시함)를 형성한 후, 패드질화막(120)이 충분히 덮이도록 산화막(150)을 6000∼8000Å 범위의 두께로 증착하여 트렌치를 매립한다.
그리고, 도 2c에 도시된 바와 같이, 상기 패드질화막(120) 상부까지 건식식각을 통하여 산화막(150)을 식각한 후, 패드질화막(120)과 패드산화막(110)을 차례로 제거하여 소자분리 역할을 할 산화막(150)을 노출시킨다.
이어서, 도 2d에 도시된 바와 같이, 상기 노출된 산화막(150)의 상부와 측면에 등방성 식각공정을 진행하여 소자분리막(160)을 형성한다.
이때, 상기 트렌치 하부 영역의 소자분리막(160)은 처음 형성된 크기로 유지하며, 트렌치 하부영역에서 트렌치 상부영역으로 갈수록 소자분리막(160)의 두께가 감소되도록 식각한다.
계속하여, 도2e에 도시된 바와 같이, 상기 소자분리막(160)의 높이까지 실리콘 기판(100)을 선택적으로 성장시킨다.
그러면, 상기 소자분리막(160)의 구조가 하부영역보다 상부영역의 두께가 작은 구조로 형성된다.
상기한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 이용하게 되면, 트렌치 산화막 구조를 하부영역보다 상부영역이 작은 구조로 형성함으로써, 소자 활성영역을 증가시켜 웨이퍼 당 형성되는 총 다이(die)의 수를 증가시키는 것이 가능할 뿐만 아니라, 필드 트랜지스터의 이펙티브(effective) 채널 길이를 증가시킴으로써 소자분리 특성을 향상시킬 수 있다.

Claims (4)

  1. 실리콘 기판 상에 패드산화막과 패드질화막 및 감광막 패턴을 순차적으로 형성하는 단계;
    상기 실리콘 기판에 트렌치를 형성한 후, 산화막을 증착하여 트렌치를 매립하는 단계;
    상기 패드질화막의 상부까지 상기 산화막을 식각하고, 패드산화막과 패드질화막을 제거하는 단계;
    상기 노출된 산화막의 상부와 측면에 등방성 식각공정을 진행하는 단계; 및
    상기 노출된 산화막의 높이까지 실리콘 기판을 선택적으로 성장시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 패드 산화막은 300∼2000Å 범위의 두께로, 패드 질화막은 1000∼3000Å 범위의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 트렌치는 실리콘 기판 표면을 기준으로 1500∼4000Å 정도의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 산화막은 6000∼8000Å 범위의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR950021367A (ko) * 1993-12-27 1995-07-26 김주용 반도체 소자의 소자분리막 제조방법
KR970018383A (ko) * 1995-09-27 1997-04-30 김주용 트랜치 소자분리막 제조방법
KR980006083A (ko) * 1996-06-29 1998-03-30 김주용 반도체 소자의 소자분리막 형성방법

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