[go: up one dir, main page]

KR100706829B1 - 반도체 메모리의 파워 업 신호 생성장치 및 방법 - Google Patents

반도체 메모리의 파워 업 신호 생성장치 및 방법 Download PDF

Info

Publication number
KR100706829B1
KR100706829B1 KR1020050098569A KR20050098569A KR100706829B1 KR 100706829 B1 KR100706829 B1 KR 100706829B1 KR 1020050098569 A KR1020050098569 A KR 1020050098569A KR 20050098569 A KR20050098569 A KR 20050098569A KR 100706829 B1 KR100706829 B1 KR 100706829B1
Authority
KR
South Korea
Prior art keywords
power
signal
output
voltage level
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050098569A
Other languages
English (en)
Inventor
정덕주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050098569A priority Critical patent/KR100706829B1/ko
Priority to US11/544,003 priority patent/US7890785B2/en
Application granted granted Critical
Publication of KR100706829B1 publication Critical patent/KR100706829B1/ko
Priority to US12/572,549 priority patent/US8112653B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches

Landscapes

  • Dram (AREA)

Abstract

소자의 특성변화 및 환경조건의 변동에 상관없이 정상적인 파워 업 신호 생성이 가능하도록 한 반도체 메모리의 파워 업 신호 생성장치 및 방법에 관한 것으로, 반도체 메모리에 공급되는 전원전압 레벨과 제 1 설정전압 레벨의 비교에 따라 활성화되는 제 1 파워 업 신호를 생성하는 제 1 파워 업 신호 생성부, 및 상기 전원전압 레벨과 제 2 설정전압 레벨의 비교에 따라 기 설정시간 지연 후 활성화되는 제 2 파워 업 신호를 생성하는 제 2 파워 업 신호 생성부를 포함하므로 반도체 메모리의 동작 신뢰성을 극대화시킬 수 있다.
파워 업, 지연

Description

반도체 메모리의 파워 업 신호 생성장치 및 방법{Apparatus and Method for Generating Power up Signal of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 파워 업 신호 생성장치의 구성을 나타낸 회로도,
도 2는 본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치의 구성을 나타낸 회로도,
도 3a는 도 2의 제 1 파워 업 신호 생성부의 출력파형을 나타낸 타이밍도,
도 3b는 도 2의 제 2 파워 업 신호 생성부의 출력파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
20: 제 1 파워 업 신호 생성부 21: 비교부
22: 신호 생성부 30: 제 2 파워 업 신호 생성부
31: 비교부 32: 펄스 발생부
33 ~ 35: 제 1 내지 제 3 지연부 40: 제 3 파워 업 신호 생성부
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 파워 업 신호 생성장치 및 방법에 관한 것이다.
반도체 메모리에서 파워 업(Power up) 신호는 동작 초기에 외부 전원(Vext)이 인가될 때 해당 전원의 레벨이 메모리의 정상적인 동작을 위한 레벨에 도달하였는지를 판단하여 내부에 알리는 신호이다. 그렇지 않을 경우 즉, 전원 레벨이 메모리의 정상적인 동작을 위한 레벨에 도달하기 전에 전원을 사용할 경우 반도체 메모리가 비정상적으로 동작할 수 있기 때문이다. 이때 파워 업 신호는 활성화될 경우, 하이 레벨 또는 로우 레벨이 될 수 있으며, 이하의 설명에서는 하이 레벨인 것으로 가정한다.
따라서 반도체 메모리에는 상기 파워 업 신호를 생성하여 반도체 메모리 동작을 위한 각 구성들에 공급하는 파워 업 신호 생성장치가 필수적으로 구비되어 있다.
이하, 종래의 기술에 따른 반도체 메모리의 파워 업 신호 생성장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
종래의 기술에 따른 반도체 메모리의 파워 업 신호 생성장치는 도 1에 도시된 바와 같이, 전원단(Vext)과 접지단 사이에 연결된 저항 어레이(R1 ~ R4), 일단이 전원단과 연결된 제 1 트랜지스터 어레이(P1 ~ P3), 및 일단이 상기 제 1 트랜지스터 어레이(P1 ~ P3)의 타단과 연결되고 타단이 접지단과 연결된 제 2 트랜지스터 어레이(N1 ~ N3), 및 상기 제 1 트랜지스터 어레이(P1 ~ P3)와 제 2 트랜지스터 어레이(N1 ~ N3)의 연결 노드에 연결된 인버터(11 ~ 13)를 포함하여 구성된다.
상기 제 1 트랜지스터 어레이(P1 ~ P3)의 모든 트랜지스터의 게이트가 접지단에 공통연결된다. 그리고 상기 저항 어레이(R1 ~ R4)의 중간 노드가 상기 제 2 트랜지스터 어레이(N1 ~ N3)의 각 트랜지스터의 게이트에 공통연결된다.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.
먼저, 초기 전원 인가시 제 1 트랜지스터 어레이(P1 ~ P3)는 P형으로서, 각 트랜지스터의 게이트가 접지단에 연결되어 있으므로 온 상태이고, 제 2 트랜지스터 어레이(N1 ~ N3)는 전원전압 레벨이 상승중인 상태이므로 오프 상태이다. 따라서 노드 A는 하이 레벨이고, 인버터(11 ~ 13)에 의해 로우 레벨로 변환되므로 결국, 파워 업 신호는 비활성화 상태이다.
한편, 전원이 상기 저항 어레이(R1 ~ R4)에 의해 분압되고 제 2 트랜지스터 어레이(N1 ~ N3)의 모든 트랜지스터의 게이트에 인가된다. 그리고 전원전압이 상승함에 따라 제 2 트랜지스터 어레이(N1 ~ N3)의 모든 트랜지스터가 오프 상태에서 온 상태로 전환되고, 상기 노드 A는 로우 레벨로 변하게 된다. 따라서 상기 노드 A의 로우 레벨이 인버터(11 ~ 13)를 경유하여 하이 레벨로 출력됨으로써, 파워 업 신호가 활성화된다.
즉, 제 1 트랜지스터 어레이(P1 ~ P3)와 제 2 트랜지스터 어레이(N1 ~ N3)의 사이즈 비율과, 제 2 트랜지스터 어레이(N1 ~ N3)의 문턱전압에 따라 노드 A의 레벨이 변하여 파워 업 신호의 활성화가 결정되는 것이다.
그러나 종래의 기술은 파워 업 신호를 생성하는 구성이 저항과 트랜지스터의 비율에 의해 결정되므로, 공정변화에 따른 트랜지스터 특성변화, 온도 등의 조건에 따라 파워 업 신호가 생성되지 못하거나, 정상적으로 생성되지 못하는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 소자의 특성변화 및 환경조건의 변동에 상관없이 정상적인 파워 업 신호 생성이 가능하도록 한 반도체 메모리의 파워 업 신호 생성장치 및 방법을 제공함에 그목적이 있다.
본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치는 반도체 메모리에 공급되는 전원전압 레벨과 제 1 설정전압 레벨의 비교에 따라 활성화되는 제 1 파워 업 신호를 생성하는 제 1 파워 업 신호 생성부, 및 상기 전원전압 레벨과 제 2 설정전압 레벨의 비교에 따라 기 설정시간 지연 후 활성화되는 제 2 파워 업 신호를 생성하는 제 2 파워 업 신호 생성부를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 파워 업 신호 생성방법은 전원전압을 제 1 설정전압과 비교하고 그 결과에 따라 제 1 파워 업 신호를 활성화시키는 단계, 전원전압을 제 2 설정전압과 비교하고 그 결과에 따라 제 2 파워 업 신호를 기 설정시간동안 지연시켜 활성화시키는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치의 구성을 나타낸 회로도, 도 3a는 도 2의 제 1 파워 업 신호 생성부의 출력파형을 나타낸 타이밍도, 도 3b는 도 2의 제 2 파워 업 신호 생성부의 출력파형을 나타낸 타이밍도이다.
삭제
본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치는 도 2에 도시된 바와 같이, 반도체 메모리에 공급되는 전원전압(Vext) 레벨과 제 1 설정전압 레벨의 비교에 따라 활성화되는 제 1 파워 업 신호(POWERUP1)를 생성하는 제 1 파워 업 신호 생성부(20), 상기 전원전압 레벨과 제 2 설정전압 레벨의 비교에 따라 기 설정시간 지연 후 활성화되는 제 2 파워 업 신호(POWERUP2)를 생성하는 제 2 파워 업 신호 생성부(30), 및 상기 제 1 파워 업 신호 생성부(20)와 제 2 파워 업 신호 생성부(30)의 출력에 따라 제 3 파워 업 신호(POWERUP3)를 생성하는 제 3 파워 업 신호 생성부(40)를 포함하여 구성된다.
상기 제 1 파워 업 신호 생성부(20)는 전원전압 레벨을 제 1 설정전압 레벨과 비교하는 비교부(21), 및 상기 비교부(21)의 출력에 따라 제 1 파워 업 신호(POWERUP1)를 생성하는 신호 생성부(22)를 포함한다. 이때 비교부(21)는 전원단과 접지단 사이에 연결된 저항 어레이(R1 ~ R4), 일단이 전원단과 연결된 제 1 트랜지스터 어레이(P1 ~ P3), 및 일단이 상기 제 1 트랜지스터 어레이(P1 ~ P3)의 타단과 연결되고 타단이 접지단과 연결된 제 2 트랜지스터 어레이(N1 ~ N3)를 포함한다. 이때 상기 제 1 트랜지스터 어레이(P1 ~ P3)의 모든 트랜지스터의 게이트가 접지단에 공통연결된다. 그리고 상기 저항 어레이(R1 ~ R4)의 중간 노드가 상기 제 2 트랜지스터 어레이(N1 ~ N3)의 각 트랜지스터의 게이트에 공통연결된다. 그리고 신호 생성부(22)는 상기 제 1 트랜지스터 어레이(P1 ~ P3)와 제 2 트랜지스터 어레이(N1 ~ N3)의 연결 노드에 연결되고 상기 비교부(21)의 출력을 반전시켜 제 1 파워 업 신호(POWERUP1)를 생성하는 복수개의 인버터(22-1 ~ 22-3)를 포함한다.
상기 제 2 파워 업 신호 생성부(30)는 전원전압 레벨을 제 2 설정전압 레벨과 비교하는 비교부(31), 상기 비교부(31)의 출력에 따라 제 2 파워 업 신호(POWERUP2)의 활성화 타이밍을 알리기 위한 기준 펄스를 생성하는 펄스 발생부(32), 및 상기 기준 펄스를 각각에 설정된 시간 만큼 지연시켜 제 2 파워 업 신호(POWERUP2)를 활성화시키는 제 1 내지 제 3 지연부(33 ~ 35)를 포함한다. 이때 제 1 내지 제 3 지연부(33 ~ 35)와 같이 3개의 지연부로 구성한 것은 하나의 예일 뿐, 지연부의 수는 설계시 얼마든지 변경이 가능하다. 그리고 비교부(31)는 전원단에 연결된 트랜지스터 어레이(N4 ~ N6), 및 커패시터로 동작하는 트랜지스터(N7)를 포함한다. 그리고 펄스 발생부(32)는 상기 비교부(31)의 출력을 입력받는 인버터 어레이(32-1 ~ 32-4), 상기 인버터 어레이(32-1 ~ 32-4)의 출력과 상기 인버터 어레이(32-1 ~ 32-4)의 인버터 중에서 최초 인버터(32-1)의 출력을 입력받는 낸드 게이트(32-5)를 포함한다. 그리고 상기 제 1 지연부(33)는 상기 펄스 발생부(32)의 출력을 소정시간 지연시키는 지연소자(33-1), 상기 펄스 발생부(32)의 출력과 상기 지연소자(33-1)에 의해 지연된 펄스 발생부(32)의 출력을 입력받는 낸드 게이트(33-2), 및 상기 낸드 게이트(33-2)의 출력을 반전시키는 인버터(33-3)를 포함한다.
또한 본 발명은 상기 제 2 파워 업 신호 생성부(30)를 2개 이상 구성하는 것 도 가능하다.
상기 제 3 파워 업 신호 생성부(40)는 상기 제 1 파워 업 신호(POWERUP1)와, 제 2 파워 업 신호(POWERUP2)를 입력받는 낸드 게이트(41), 및 상기 낸드 게이트(41)의 출력을 반전시키는 인버터(42)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치의 실시예의 동작을 설명하면 다음과 같다.
제 1 파워 업 생성부(20)는 초기 전원전압(Vext) 인가시 비교부(21)의 제 1 트랜지스터 어레이(P1 ~ P3)가 P형으로서, 각 트랜지스터의 게이트가 접지단과 연결되어 있으므로 온(ON) 상태이고, 제 2 트랜지스터 어레이(N1 ~ N3)는 전원전압 레벨이 상승중인 상태이므로 오프(OFF) 상태이다. 따라서 도 3a와 같이, 노드 A는 하이 레벨이고, 상기 노드 A의 하이 레벨이 신호 생성부(22)의 인버터(22-1 ~ 22-3)에 의해 로우 레벨로 변환되므로 결국, 제 1 파워 업 신호(POWERUP1)는 비활성화 상태이다.
이어서 상기 전원전압(Vext)이 상기 비교부(21)의 저항 어레이(R1 ~ R4)에 의해 분압되고 제 2 트랜지스터 어레이(N1 ~ N3)의 모든 트랜지스터의 게이트에 인가된다. 그리고 전원전압 레벨이 상승함에 따라 제 2 트랜지스터 어레이(N1 ~ N3)의 모든 트랜지스터가 오프 상태에서 온 상태로 전환되고, 상기 노드 A는 로우 레벨로 변하게 된다. 따라서 도 3a와 같이, 상기 노드 A의 로우 레벨이 신호 생성부(22)의 인버터(22-1 ~ 22-3)를 경유하여 하이 레벨로 출력됨으로써, 제 1 파워 업 신호(POWERUP1)가 활성화된다.
한편, 제 2 파워 업 신호 생성부(30)는 초기 전원전압(Vext) 인가시 그 레벨이 낮아 비교부(31)의 트랜지스터 어레이(N4 ~ N6)가 오프 상태이므로 도 3b와 같 이, 노드 B가 로우 레벨이다.
그리고 상기 전원전압(Vext) 레벨이 상승함에 따라 비교부(31)의 트랜지스터 어레이(N4 ~ N6)가 온 되므로 도 3b와 같이 노드 B가 하이 레벨로 변하게 된다.
이어서 도 3b와 같이, 펄스 발생부(32)의 낸드 게이트(32-5)의 동작에 따라 펄스 발생부(32)의 출력단 즉, 노드 C를 통해 로우 펄스가 발생된다. 즉, 낸드 게이트(32-5)에 입력되는 인버터(32-1)의 출력이 로우 레벨에서 하이 레벨로 변하고, 인버터(32-4)의 출력이 하이 레벨에서 로우 레벨로 변하는데, 두 신호가 천이되는 과정에서 소정시간 하이 레벨을 유지하므로 낸드 게이트가 그 시간동안 로우 레벨을 출력하여 로우 펄스가 생성되는 것이다.
그리고 제 1 내지 제 3 지연부(33 ~ 35)가 상기 펄스 발생부(32)에서 출력된 로우 펄스를 도 3b에 도시된 바와 같이, 각각 자신의 지연시간(T1 ~ T3)만큼 지연시켜 로우 레벨을 유지시킨 후, 하이 레벨로 출력하여 제 2 파워 업 신호(POWERUP2)를 활성화시킨다. 즉, 제 2 파워 업 신호 생성부(30)는 파워 업 신호를 충분한 대기시간후 활성화시킴으로서, 안정적인 전원공급이 이루어질 수 있도록 한다. 또한 제 1 파워 업 신호 생성부(20)에서 정상적인 파워 업 신호가 발생되지 않을 경우에도 대비한다.
한편, 제 3 파워 업 신호 생성부(40)는 제 1 파워 업 신호(POWERUP1)와 제 2 파워 업 신호(POWERUP2)가 활성화된 경우에만 제 3 파워 업 신호(POWERUP3)를 활성화시켜 출력한다. 즉, 제 1 및 제 2 파워 업 신호 생성부(20)(30)가 모두 안정적으로 파워 업 신호를 생성할 경우에만 제 3 파워 업 신호를 생성하도록 하여, 파워 업 신호의 안정성을 더욱 향상시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 파워 업 신호 생성장치 및 방법은 소자의 특성변화 및 환경조건의 변동에 상관없이 항상 정상적인 파워 업 신호 생성이 가능하므로 반도체 메모리의 동작 신뢰성을 극대화시킬 수 있는 효과가 있다.

Claims (20)

  1. 반도체 메모리에 공급되는 전원전압 레벨과 제 1 설정전압 레벨의 비교에 따라 활성화되는 제 1 파워 업 신호를 생성하는 제 1 파워 업 신호 생성부; 및
    상기 전원전압 레벨과 제 2 설정전압 레벨의 비교에 따라 기 설정시간 지연 후 활성화되는 제 2 파워 업 신호를 생성하는 제 2 파워 업 신호 생성부를 포함하는 반도체 메모리의 파워 업 신호 생성장치.
  2. 제 1 항에 있어서,
    상기 제 1 파워 업 신호 생성부는 전원전압 레벨을 제 1 설정전압 레벨과 비교하는 비교부, 및
    상기 비교부의 출력에 따라 제 1 파워 업 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  3. 제 2 항에 있어서,
    상기 비교부는 전원단과 접지단 사이에 연결되는 저항 어레이,
    일단이 상기 전원단과 연결된 제 1 트랜지스터 어레이, 및
    일단이 상기 제 1 트랜지스터 어레이의 타단과 연결되고 타단이 접지단과 연결된 제 2 트랜지스터 어레이를 포함하며, 상기 저항 어레이의 소정 노드가 상기 제 2 트랜지스터 어레이의 각 트랜지스터의 게이트에 공통연결됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터 어레이에 의해 상기 제 1 설정전압 레벨이 결정됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  5. 제 2 항에 있어서,
    상기 신호 생성부는 상기 비교부의 출력을 반전시켜 제 1 파워 업 신호를 생성하는 적어도 하나 이상의 인버터로 구성됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  6. 제 1 항에 있어서,
    상기 제 2 파워 업 신호 생성부는 상기 전원전압 레벨을 제 2 설정전압 레벨과 비교하는 비교부,
    상기 비교부의 출력에 따라 제 2 파워 업 신호의 활성화 타이밍을 알리기 위한 기준 펄스를 생성하는 펄스 발생부, 및
    상기 기준 펄스를 상기 설정시간 동안 지연시켜 제 2 파워 업 신호를 활성화시키는 적어도 하나의 지연부를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  7. 제 6 항에 있어서,
    상기 비교부는 전원단이 연결된 트랜지스터 어레이로 구성됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  8. 제 7 항에 있어서,
    상기 트랜지스터 어레이에 의해 상기 제 2 설정전압 레벨이 결정됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  9. 제 6 항에 있어서,
    상기 펄스 발생부는 상기 비교부의 출력을 입력받는 인버터 어레이,
    상기 인버터 어레이의 출력과 상기 인버터 어레이의 인버터 중에서 최초 인버터의 출력을 입력받는 논리소자를 포함하여 구성됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  10. 제 9 항에 있어서,
    상기 논리소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  11. 제 6 항에 있어서,
    상기 지연부는 상기 펄스 발생부의 출력을 소정시간 지연시키는 지연소자,
    상기 펄스 발생부의 출력과 상기 지연소자에 의해 지연된 펄스 발생부의 출력을 입력받는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  12. 제 11 항에 있어서,
    상기 논리소자는
    상기 펄스 발생부의 출력과 상기 지연소자에 의해 지연된 펄스 발생부의 출력을 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력을 입력받는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  13. 제 1 항에 있어서,
    상기 제 2 파워 업 신호 생성부를 적어도 하나 이상 구비함을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  14. 제 1 항에 있어서,
    상기 제 1 파워 업 신호 생성부와 제 2 파워 업 신호 생성부의 출력에 따라 제 3 파워 업 신호를 생성하는 제 3 파워 업 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  15. 제 14 항에 있어서,
    상기 제 3 파워 업 신호 생성부는 상기 제 1 파워 업 신호와, 제 2 파워 업 신호를 입력받는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  16. 제 15 항에 있어서,
    상기 논리소자는 상기 제 1 파워 업 신호와, 제 2 파워 업 신호를 입력받는 낸드 게이트 및 상기 낸드 게이트의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성장치.
  17. 반도체 메모리의 파워 업 신호 생성방법에 있어서,
    (a)전원전압을 제 1 설정전압과 비교하고 그 결과에 따라 제 1 파워 업 신호를 활성화시키는 단계; 및
    (b)전원전압을 제 2 설정전압과 비교하고 그 결과에 따라 제 2 파워 업 신호를 기 설정시간동안 지연시켜 활성화시키는 단계를 포함하는 반도체 메모리의 파워 업 신호 생성방법.
  18. 제 17 항에 있어서,
    상기 (b)단계는 전원전압을 제 2 설정전압과 비교하고 그 결과에 따라 펄스를 생성하는 단계, 및
    상기 펄스를 지연시켜 제 2 파워 업 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성방법.
  19. 제 17 항에 있어서,
    상기 제 1 파워 업 신호와 제 2 파워 업 신호의 논리 조합에 의해 제 3 파워 업 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리의 파워 업 신호 생성방법.
  20. 제 19 항에 있어서,
    상기 제 3 파워 업 신호는 상기 제 1 파워 업 신호와 제 2 파워 업 신호가 모두 활성화된 경우에만 활성화됨을 특징으로 하는 반도체 메모리의 파워 업 신호 생성방법.
KR1020050098569A 2005-10-19 2005-10-19 반도체 메모리의 파워 업 신호 생성장치 및 방법 Expired - Fee Related KR100706829B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050098569A KR100706829B1 (ko) 2005-10-19 2005-10-19 반도체 메모리의 파워 업 신호 생성장치 및 방법
US11/544,003 US7890785B2 (en) 2005-10-19 2006-10-06 Apparatus and method of generating power-up signal of semiconductor memory apparatus
US12/572,549 US8112653B2 (en) 2005-10-19 2009-10-02 Apparatus and method of generating power-up signal of semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050098569A KR100706829B1 (ko) 2005-10-19 2005-10-19 반도체 메모리의 파워 업 신호 생성장치 및 방법

Publications (1)

Publication Number Publication Date
KR100706829B1 true KR100706829B1 (ko) 2007-04-13

Family

ID=37947601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050098569A Expired - Fee Related KR100706829B1 (ko) 2005-10-19 2005-10-19 반도체 메모리의 파워 업 신호 생성장치 및 방법

Country Status (2)

Country Link
US (2) US7890785B2 (ko)
KR (1) KR100706829B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019991B1 (ko) 2009-09-30 2011-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
KR20120044073A (ko) * 2010-10-27 2012-05-07 에스케이하이닉스 주식회사 파워업신호 생성회로

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115962A (ja) * 2014-12-11 2016-06-23 日本電信電話株式会社 ＰＯＮ（ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ）システム及び通信装置
US11502679B2 (en) * 2020-08-13 2022-11-15 Macronix International Co., Ltd. Robust power-on-reset circuit with body effect technique

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990012250A (ko) * 1997-07-28 1999-02-25 윤종용 반도체 메모리 장치의출력 드라이버 제어회로
KR100224666B1 (ko) 1996-12-05 1999-10-15 윤종용 반도체장치의 전원제어회로
KR20030047026A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 파워-업 신호 발생 장치
KR20030049186A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 파워업신호 발생장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754462A (en) * 1988-12-09 1998-05-19 Dallas Semiconductor Corporation Microprocessor auxiliary with ability to be queried re power history
US5203000A (en) * 1988-12-09 1993-04-13 Dallas Semiconductor Corp. Power-up reset conditioned on direction of voltage change
US5249298A (en) * 1988-12-09 1993-09-28 Dallas Semiconductor Corporation Battery-initiated touch-sensitive power-up
US5781490A (en) 1996-07-03 1998-07-14 Micron Technology, Inc. Multiple staged power up of integrated circuit
KR100232892B1 (ko) 1996-12-31 1999-12-01 김영환 파우어-업 신호 발생회로
JPH11202968A (ja) * 1998-01-20 1999-07-30 Mitsubishi Electric Corp マイクロコンピュータ
FR2804761B1 (fr) * 1999-10-01 2003-02-21 Schlumberger Technologies Inc Methode de test et appareil aux signaux synchrones de source
JP2002042459A (ja) 2000-07-26 2002-02-08 Mitsubishi Electric Corp 半導体集積回路装置
US6542427B2 (en) 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up
JP2005510899A (ja) * 2001-08-09 2005-04-21 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 電子装置及びパワーアップ方法
KR100422588B1 (ko) * 2002-05-20 2004-03-16 주식회사 하이닉스반도체 파워 업 신호 발생 장치
JP3978744B2 (ja) 2002-07-25 2007-09-19 パイオニア株式会社 デジタルアナログ変換器
US7013396B2 (en) * 2002-09-26 2006-03-14 Intel Corporation Circuit for enabling dual mode safe power-on sequencing
KR100516694B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
US7475267B1 (en) * 2004-03-31 2009-01-06 Google, Inc. Systems and methods for delay in startup of multiple components
US7053681B2 (en) * 2004-06-09 2006-05-30 Infineon Technologies Ag Comparator and method for amplifying an input signal
US7290128B2 (en) * 2005-04-04 2007-10-30 Dell Products L.P. Fault resilient boot method for multi-rail processors in a computer system by disabling processor with the failed voltage regulator to control rebooting of the processors
US7469353B2 (en) * 2005-09-30 2008-12-23 Intel Corporation Power sequencing
JP4664222B2 (ja) * 2006-03-24 2011-04-06 富士通セミコンダクター株式会社 許容値算出方法及び検証方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224666B1 (ko) 1996-12-05 1999-10-15 윤종용 반도체장치의 전원제어회로
KR19990012250A (ko) * 1997-07-28 1999-02-25 윤종용 반도체 메모리 장치의출력 드라이버 제어회로
KR20030047026A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 파워-업 신호 발생 장치
KR20030049186A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 파워업신호 발생장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019991B1 (ko) 2009-09-30 2011-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
US8274316B2 (en) 2009-09-30 2012-09-25 SK Hynix Inc. Semiconductor apparatus and method for controlling the same
KR20120044073A (ko) * 2010-10-27 2012-05-07 에스케이하이닉스 주식회사 파워업신호 생성회로
KR101710548B1 (ko) * 2010-10-27 2017-02-28 에스케이하이닉스 주식회사 파워업신호 생성회로

Also Published As

Publication number Publication date
US20100023794A1 (en) 2010-01-28
US7890785B2 (en) 2011-02-15
US8112653B2 (en) 2012-02-07
US20070085578A1 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
US6914462B2 (en) Power-on reset circuit and method
US5469099A (en) Power-on reset signal generator and operating method thereof
KR100562501B1 (ko) 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치
US8643358B2 (en) Oscillator
KR0133164B1 (ko) 반도체 소자의 입력 전이 검출회로
US6204703B1 (en) Power on reset circuit with power noise immunity
US6285222B1 (en) Power-on reset circuit, and semiconductor device
KR19990030295A (ko) 전력 오프의 매우 빠른 검출을 사용하는 전력 온 검출 및인에이블링 회로
US6335646B1 (en) Power-on reset circuit for generating a reset pulse signal upon detection of a power supply voltage
US20010038303A1 (en) Signal transition accelerating driver circuit for promptly driving bus line and bus driving system using the same
KR100706829B1 (ko) 반도체 메모리의 파워 업 신호 생성장치 및 방법
US7295056B2 (en) Level shift circuit
US10763835B2 (en) Semiconductor apparatus
KR100723526B1 (ko) 단락 전류를 제어할 수 있는 출력 드라이버
US8432195B2 (en) Latch circuits with synchronous data loading and self-timed asynchronous data capture
KR0167680B1 (ko) 반도체 메모리 장치의 내부전원전압 발생회로
KR20100074385A (ko) 지연 회로
KR100267088B1 (ko) 반도체메모리장치의기준전압발생회로
US20110018602A1 (en) Edge-sensitive feedback-controlled pulse generator
US6075750A (en) Method and circuit for generating an ATD signal to regulate the access to a non-volatile memory
KR100203868B1 (ko) 파워-온 리셋회로
KR100714043B1 (ko) 파워-온 리셋 회로
KR20000067412A (ko) 모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치
KR19990046939A (ko) 반도체 메모리 장치
JPH1145581A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20051019

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060831

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070329

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070405

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070406

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100325

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110325

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120323

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee