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KR100705379B1 - Ｄｃ-ｄｃ 컨버터의 제어 회로 및 그 제어 방법 - Google Patents

Ｄｃ-ｄｃ 컨버터의 제어 회로 및 그 제어 방법 Download PDF

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KR100705379B1
KR100705379B1 KR1020050115398A KR20050115398A KR100705379B1 KR 100705379 B1 KR100705379 B1 KR 100705379B1 KR 1020050115398 A KR1020050115398 A KR 1020050115398A KR 20050115398 A KR20050115398 A KR 20050115398A KR 100705379 B1 KR100705379 B1 KR 100705379B1
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타카히로 요시노
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 입력 전압과 출력 전압에 따라 이득을 제어할 수 있는 디지털 오차 증폭기를 구비하고, 귀환 회로 등에 사용하는 고정밀도인 저항 및 커패시터가 불필요함으로써, 논리 회로 내에 내장할 수 있는 DC-DC 컨버터 제어 회로를 제공하는 것을 목적으로 한다.
Figure 112005069844796-pat00001
ΔAD 변환기형 오차 증폭기(10)는 연산기(20), 적분기(21), 1 비트 양자화기(22), D/A 변환기(23), 제1 카운터(24)를 구비한다. 연산기(20)는 출력 전압(Vout)과 평균 출력 전압(AV)을 차분한 차분 신호를 출력한다. 적분기(21)는 차분 신호를 적분한 적분 신호를 출력한다. 1 비트 양자화기(22)는 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력한다. D/A 변환기(23)는 1 비트 디지털 신호에 따라 DA 변환을 행한다. 디지털 PWM 회로(11)는 D/A 변환기(23)의 펄스 밀도에 따라 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정한다.
연산기, 적분기

Description

ＤＣ-ＤＣ 컨버터의 제어 회로 및 그 제어 방법{CONTROL CIRCUIT OF DC-DC CONVERTER AND ITS CONTROL METHOD}
도 1은 DC-DC 컨버터(1)의 회로도.
도 2는
Figure 112005069844796-pat00002
ΔAD 변환기형 오차 증폭기(10)의 회로도.
도 3은 디지털 PWM 회로(11)의 회로도.
도 4는 스위치드·커패시터형 연산기(20a)의 회로도.
도 5는
Figure 112005069844796-pat00003
ΔAD 변환기형 오차 증폭기(10b)의 회로도.
도 6은 DC-DC 컨버터(100)의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : DC-DC 컨버터 10, 10b :
Figure 112005069844796-pat00004
ΔAD 변환기형 오차 증폭기
11 : 한 쪽 디지털 값 20 : 연산기
21, 21b : 적분기 22, 22b : 1 비트 양자화기
23 : D/A 변환기 24 : 제1 카운터
31 : 레지스터 32 : 비교기
33 : 제2 카운터 AMP, AMP1 : 연산 증폭기
AV, AV1, AV2 : 평균 출력 전압 C11 : 커패시터
CK : 클록 신호 COMP, COMP1 : 전압 비교기
FET1 : 메인 스위칭 트랜지스터 FET2 : 동기 정류용 스위칭 트랜지스터
FF1 : 제1 플립플롭 FF2 : 제2 플립플롭
PD, PD1, PD2 : 펄스 밀도 e1 : 기준 전압
m1, m2 : 카운트 수
본 발명은 DC-DC 컨버터의 제어에 관한 것이며, 특히, 논리 회로 내에 간단히 구성할 수 있는 DC-DC 컨버터의 제어 회로 및 그 제어 방법에 관한 것이다.
아날로그형 오차 증폭기를 구비하는 동기 정류형의 스위칭 방식 DC-DC 컨버터 제어용 회로에서는 아날로그형 오차 증폭기에는 귀환 회로로서 저항이나 커패시터 등이 구비되어 있다. 이 때, DC-DC 컨버터 입력 전압의 변동이나 DC-DC 컨버터 출력 전압의 가변 제어가 행해지는 경우에 있어서도, 오차 증폭기(ERA1)가 발진을 일으키지 않아야 한다. 따라서, 귀환 회로의 위상에 여유가 있는 이득 설정이 되도록 DC-DC 컨버터 회로 설계시의 입출력 전압의 관계로부터 귀환 회로의 위상 보상 설계를 해야 한다. 즉 이득을 정적으로 제어해야 하였다.
또한, 그 밖의 관련 기술로서 특허 문헌 1, 2가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평성 제9-154275호 공보
[특허 문헌 2] 일본 특허 공개 평성 제10-323026호 공보
그러나 미리 귀환 회로의 위상에 여유가 있는 이득 설정을 행하고자 하면, 설계 마진이 좁아지기 때문에, 귀환 회로나 이득 설정에 사용하는 저항이나 커패시터에는 높은 정밀도가 필요하게 된다. 그렇게 하면, 이들의 저항이나 커패시터를 반도체 회로 내에 내장할 수 없고, DC-DC 컨버터의 제어 회로를 논리 회로 내에 내장할 수 없다. 그 결과, 임의의 전원 전압으로 효율적으로 동작 가능한 LSI를 구성할 수 없기 때문에 문제가 된다.
또한, 아날로그 회로 설계 및 그것에 수반하는 귀환 회로의 위상 보상 설계, 오차 증폭기의 이득 보상 설계가 불필요하기 때문에, DC-DC 컨버터의 제어부를 디지털화하는 것을 생각할 수 있다. 그러나 DC-DC 컨버터의 출력 전압과 기준 전압의 오차 증폭을 단순히 디지털화하면, 입력 전압과 출력 전압의 관계를 고려하기 위한 이득 설정이 필요해진다. 그렇게 하면, 이득 설정용 DSP 처리 회로 등의 대규모 회로가 필요해지며, 회로 규모의 증대 및 소비 전류의 증가 등이 발생하기 때문에 문제가 된다.
본 발명은 상기 배경 기술의 과제 중 적어도 하나를 해소하기 위해 이루어진 것이며, 입력 전압과 출력 전압에 따라 이득을 제어하는, 소위 이득의 동적 제어를 행할 수 있는 디지털 오차 증폭기를 구비하고, 귀환 회로나 이득 설정에 사용하는 고정 밀도인 저항이나 커패시터가 불필요해짐으로써 논리 회로 내에 내장할 수 있는 DC-DC 컨버터의 제어 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로는 입력 전압으로부터 기준 전압에 따른 출력 전압을 생성하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로로서, 출력 전압과 귀환 신호를 차분한 차분 신호를 출력하는 연산부와, 기준 전압이 비반전 입력에 입력되고 상기 차분 신호가 반전 입력에 입력되는 차전압 증폭기와, 일단이 상기 차전압 증폭기의 반전 입력 단자에 접속되고, 타단이 차전압 증폭기의 출력 단자에 접속되는 커패시터를 구비하며, 차분 신호를 적분한 적분 신호를 출력하는 적분부와, 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력하는 양자화부와, 입력되는 상기 1 비트 디지털 신호에 따라 입력 전압 또는 접지 전압을 상기 귀환 신호로서 상기 연산부에 출력하는 귀환부와, 양자화부의 펄스 밀도에 따라 상기 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정하는 PWM부를 구비하는 것을 특징으로 한다.
연산부, 적분부, 양자화부, 귀환부에 의해 소위
Figure 112005069844796-pat00005
ΔAD 변환기가 구성된다. 그리고 본 발명에 따른
Figure 112005069844796-pat00006
ΔAD 변환기에서는 DC-DC 컨버터의 출력 전압이
Figure 112005069844796-pat00007
ΔAD 변환기의 연산부에 입력되고, DC-DC 컨버터의 입력 전압이 귀환부에 입력되며, DC-DC 컨버터의 기준 전압이 차전압 증폭기의 비반전 입력에 입력된다.
연산부는 출력 전압과 귀환 신호를 차분한 차분 신호를 출력한다. 귀환 신호는 후술하는 귀환부로부터 출력되는 아날로그 신호이다. 차분을 연산하기 위해서는 전류 또는 전압 중 어느 하나를 이용하여도 행할 수 있다.
적분부는 차전압 증폭기와 커패시터를 구비한다. 차전압 증폭기의 비반전 입력에는 DC-DC 컨버터의 기준 전압이 입력되고, 반전 입력에는 차분 신호가 입력 된다. 커패시터의 일단은 차전압 증폭기의 반전 입력 단자에 접속되며, 타단이 차전압 증폭기의 출력 단자에 접속된다. 적분부는 차분 신호를 적분한 적분 신호를 출력한다.
양자화부는 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력한다. 귀환부는 입력되는 1 비트 디지털 신호에 따라 입력 전압 또는 접지 전압을 귀환 신호로 하여 연산부에 출력함으로써 DA 변환을 행한다. 예컨대, 로우 레벨 신호가 입력되는 경우에는 입력 전압을 출력하고, 하이 레벨 신호가 입력되는 경우에는 접지 전압을 출력하는 구성을 취할 수 있다.
PWM부에는 1 비트 디지털 신호가 입력된다. 그리고 양자화부의 펄스 밀도(일정 시간 내에 발생하는 '1' 또는 '0'의 신호 펄스 수)에 따라 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정한다.
이상으로부터 출력 전압과, 귀환부로부터 출력되는 평균 출력 전압을 연산부에서 연산한 결과가, 모두 기준 전압이 될 때에, 귀환부에 입력되는 1 비트 디지털 신호의 펄스 밀도를 AD 변환 결과로 하는
Figure 112005069844796-pat00008
ΔAD 변환기가 생긴다. 그리고 이 AD 변환기는 DC-DC 컨버터의 출력 전압과 기준 전압의 차를 증폭하는 디지털 오차 증폭기로서 작용한다. 그리고 디지털 오차 증폭기로부터 출력되는 오차 증폭 결과 인 디지털 값에 따라 PWM부에 있어서 메인 스위칭 소자의 온듀티 제어를 행함으로써 DC-DC 컨버터의 출력 전압을 기준 전압으로 레귤레이트할 수 있다.
그리고, 디지털 오차 증폭기에 이용하는 귀환부에 DC-DC 컨버터의 입력 전압을 사용함으로써, 입력 전압과 출력 전압에 따라 디지털 오차 증폭기의 이득을 제 어하는, 소위 이득의 동적 제어를 행할 수 있다. 즉 디지털 오차 증폭기에서는 기준 전압과 출력 전압의 관계뿐만 아니라, 기준 전압과 입력 전압과의 관계를 고려하여, 오차 증폭을 행하는 것이 가능해진다. 따라서, 평형 상태시(출력 전압과 귀환부의 평균 출력 전압이 동일하고, 연산부의 입력 신호 레벨차가 제로일 때)의 오차 증폭 결과로서, 메인 스위칭 소자의 온듀티의 변화량만큼을 출력하는 것이 아니고, 실제의 온듀티를 출력할 수 있다.
이것에 의해, 디지털 오차 증폭기에서는 입력 전압과 출력 전압의 관계에 의해 차전압 증폭기의 이득을 미리 결정할 필요가 없게 되었다. 그렇게 하면, 귀환 회로나 이득 설정에 사용하는 고정밀도인 저항이나 커패시터가 불필요해지기 때문에, 본 발명에 따른 DC-DC 컨버터의 제어 회로를 논리 회로 내에 내장하는 것이 가능해지며, 그 결과, 임의의 전원 전압으로 효율적으로 동작 가능한 논리(LSI)를 구성할 수 있게 된다.
또한, 본 발명에 따른 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 방법은 입력 전압으로부터 기준 전압에 따른 출력 전압을 생성하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 방법으로서, 출력 전압과 귀환 신호를 차분한 차분 신호를 출력하는 단계와, 차분 신호를 적분한 적분 신호를 출력하는 단계와, 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력하는 단계와, 입력되는 1 비트 디지털 신호에 따라 입력 전압 또는 접지 전압을 귀환 신호로서 출력하는 단계와, 귀환 신호의 펄스 밀도에 따라 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정하는 단계를 구비하는 것을 특징으로 한다.
출력 전압과 귀환 신호를 차분한 차분 신호를 출력하는 단계와, 차분 신호를 적분한 적분 신호를 출력하는 단계와, 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력하는 단계와, 입력 전압 또는 접지 전압을 귀환 신호로서 출력하는 단계로부터, 소위
Figure 112005069844796-pat00009
ΔAD 변환 동작이 행해진다. 이
Figure 112005069844796-pat00010
ΔAD 변환 동작에 의해, DC-DC 컨버터의 출력 전압과 기준 전압의 오차 증폭이 행해진다. 그리고 오차 증폭 결과인 귀환 신호의 펄스 밀도에 따라 메인 스위칭 소자의 온듀티 제어를 행함으로써 DC-DC 컨버터의 출력 전압을 기준 전압으로 레귤레이트할 수 있다.
이하, 본 발명에 따른 디지털형 오차 증폭기를 구비하는 DC-DC 컨버터의 제어 회로에 대해서 구체화한 실시형태를 도 1 내지 도 6에 기초하여 도면을 참조하면서 상세히 설명한다. 우선 도 6에 있어서, 아날로그형 오차 증폭기를 구비하는 동기 정류형 스위칭 방식의 DC-DC 컨버터(100)를 설명한다. DC-DC 컨버터의 출력 전압(Vout)은 제어부(109)의 단자(FB1)에 입력된다. 단자(FB1)와 접지 전압(Vss) 사이에는 저항(R1)과 저항(R2)이 직렬 접속되고, 출력 전압(Vout)을 분압한다. 오차 증폭기(ERA1)의 비반전 입력에는 기준 전압(e1)이 입력되고, 반전 입력에는 출력 전압(Vout)의 분압 전압이 입력된다. 또한 오차 증폭기(ERA1)의 반전 입력 단자와 출력 단자 사이에는 귀환 회로로서 저항(R3)과 커패시터(C2)가 접속된다. 또한, 저항(R3)과 커패시터(C2)의 직렬 임피던스를 귀환 저항(Z)으로 한다. 오차 증폭기(ERA1)의 출력 전압(VE)은 PWM 비교기(111)의 비반전 입력에 입력된다. 또한, 삼각파 발진기(112)의 출력 전압(VC)은 PWM 비교기(111)의 반전 입력에 입력된다. 삼각파 발진기의 출력 전압은 1.0∼2.0(V) 사이에서 가변이 된다. PWM 비교기 (111)의 비반전 출력은 단자(Q1)를 통해 메인 스위칭 트랜지스터(FET1)의 게이트에 접속되고, 반전 출력은 단자(*Q1)를 통해 동기 정류용 스위칭 트랜지스터(FET2)의 게이트에 접속된다.
동작을 설명한다. 저항(R1, R2)에 의해 출력 전압(Vout)을 분압하고, 그 분압 전압과 기준 전압(e1)의 차를 오차 증폭기(ERA1)에 의해 증폭하여, PWM 비교기(111)에 입력한다. PWM 비교기(111)는 오차 증폭기(ERA1)의 출력 전압에 비례한 펄스 폭의 펄스를 출력한다. 이 때 일반적으로, 출력 전압(Vout)은 하기식(1)으로 주어진다.
Vout＝Ton/T×Vin … 식(1)
여기서, 시간(Ton)은 메인 스위칭 트랜지스터(FET1)가 도통되고 있는 시간, 시간(Toff)은 메인 스위칭 트랜지스터(FET1)가 비도통되어 있는 시간이다. 또한 시간(T)은 시간(Ton)과 시간(Toff)을 더한 시간이며, DC-DC 컨버터(100)의 1 동작 주기의 시간이다.
이와 같이, PWM 제어 방식의 DC-DC 컨버터(100)에서는 메인 스위칭 트랜지스터(FET1)의 시간(Ton)과 시간(Toff)의 비를 제어함으로써, 출력 전압(Vout)을 기준 전압(e1)으로 레귤레이트 제어하는 것이 가능해진다.
여기서, 귀환 회로의 설계의 필요성을 설명한다. 예컨대, 기준 전압(e1)이 입력 전압(Vin)의 1/2 전압으로 설정되어 있을 때는, 메인 스위칭 트랜지스터 (FET1)의 온듀티가 50%이다. 따라서 평형시에 있어서, 오차 증폭기(ERA1)의 출력 전압(VE)이 삼각파 발진기(112)의 출력 전압(VC)의 1/2인 1.5(V)가 되도록 저항 (R1, R2) 및 귀환 저항(Z)의 임피던스가 결정된다. 마찬가지로, 기준 전압(e1)이 입력 전압(Vin)의 1/4 전압으로 설정되어 있을 때는 메인 스위칭 트랜지스터(FET1)의 온듀티가 25%이기 때문에, 평형시에 있어서 출력 전압(VE)이 출력 전압(VC)의 1/4인 1.25(V)가 되도록 저항(R1, R2) 및 귀환 저항(Z)의 임피던스가 결정된다.
이와 같이, 입력 전압(Vin)과 출력 전압(Vout)의 관계로 오차 증폭기(ERA1)의 이득을 결정해야 한다. 이 때, DC-DC 컨버터(100) 설계시의 입출력 전압의 관계로부터 이득 설정을 행하고, 입력 전압의 변동이나 출력 전압을 가변 제어하여도 오차 증폭기(ERA1)가 발진을 일으키지 않도록, 미리 귀환 회로의 위상에 여유가 있는 이득 설정을 해야 했다. 즉 이득을 정적으로 제어해야 했다. 그렇게 하면, 귀환 회로나 이득 설정에 사용하는 저항(R3)이나 커패시터(C2)에 고정밀도인 것을 요구하기 때문에, 저항(R3)이나 커패시터(C2)를 반도체 회로에 내장할 수 없었다.
도 1은 본 발명에 따른 DC-DC 컨버터(1)의 회로도이다. DC-DC 컨버터(1)는 파워부(8), 제어부(9)를 구비한다. 제어부(9)는
Figure 112005069844796-pat00011
ΔAD 변환기형 오차 증폭기(10)와 디지털 PWM 회로(11)를 구비한다.
파워부(8)는 메인 스위칭 트랜지스터(FET1), 동기 정류용 스위칭 트랜지스터(FET2), 초크 코일(L1), 평활 콘덴서(C1)를 구비한다. 메인 스위칭 트랜지스터(FET1)의 입력 단자에 입력 전압(Vin)이 접속되고, 메인 스위칭 트랜지스터(FET1)의 출력 단자에 초크 코일(L1)의 입력 단자가 접속된다. 초크 코일(L1)의 출력 단자와 접지 전압(Vss) 사이에는 평활 콘덴서(C1)가 구비된다. 또한 초크 코일(L1)의 출력 단자로부터는 DC-DC 컨버터(1)의 출력 전압(Vout)이 출력된다. 또한 메인 스위칭 트랜지스터(FET1)의 제어 단자에는 제어부(9)의 출력 단자(Q1)가 접속된다. 동기 정류용 스위칭 트랜지스터(FET2)의 입력 단자는 그라운드에 접지되고, 출력 단자는 초크 코일(L1)의 입력 단자에 접속된다. 또한 동기 정류용 스위칭 트랜지스터(FET2)의 제어 단자에는 제어부(9)의 출력 단자(*Q1)가 접속된다. 그리고 DC-DC 컨버터(1)의 출력 전압(Vout)은 제어부(9)의 FB1 단자에 입력된다.
제어부(9)는
Figure 112005069844796-pat00012
ΔAD 변환기형 오차 증폭기(10), 디지털 PWM 회로(11), 발진기(OSC)를 구비한다.
Figure 112005069844796-pat00013
ΔAD 변환기형 오차 증폭기(10)는 연산기(20), 적분기(21), 1 비트 양자화기(22), D/A 변환기(23), 제1 카운터(24)를 구비한다. 연산기(20)에는 출력 전압(Vout)과 D/A 변환기(23)의 출력 신호(AS1)가 입력된다. 연산기(20)로부터는 연산 결과로서 신호(SS)가 출력된다. 적분기(21)에는 신호(SS) 및 기준 전압(e1)이 입력되고, 출력 전압(VA)이 출력된다. 1 비트 양자화기(22)에는 출력 전압(VA) 및 기준 전압(e1)이 입력되고, 신호(DS)가 출력된다. D/A 변환기(23)에는 신호(DS) 및 입력 전압(Vin)이 입력된다.
Figure 112005069844796-pat00014
ΔAD 변환기형 오차 증폭기(10)의 상세 회로를 도 2에 설명한다. 연산기(20)는 저항(R11, R12)을 구비한다. 저항(R12)의 입력 단자는 D/A 변환기(23)의 출력 단자에 접속된다. 저항(R11)의 입력 단자는 단자(FB1)에 접속된다. 저항(R11과 R12)의 출력 단자는 노드(N1)에서 공통으로 접속된 후에, 연산 증폭기(AMP)의 반전 입력 단자 및 커패시터(C11)의 일단에 접속된다.
적분기(21)는 연산 증폭기(AMP)와 커패시터(C11)를 구비한다. 커패시터(C11)의 타단은 연산 증폭기(AMP)의 출력 단자에 접속된다. 연산 증폭기(AMP)의 비반전 입력에는 기준 전압(e1)이 입력된다.
1 비트 양자화기(22)는 전압 비교기(COMP) 및 제1 플립플롭(FF1)을 구비한다. 전압 비교기(COMP)의 비반전 입력 단자에는 연산 증폭기(AMP)의 출력 전압(VA)이 입력되고, 반전 입력 단자에는 기준 전압(e1)이 입력된다. 전압 비교기(COMP)의 출력은 제1 플립플롭(FF1) 및 제1 카운터(24)에 입력된다. 제1 플립플롭(FF1)의 단자(D)에는 전압 비교기(COMP)의 출력 단자가 접속되고, 단자(CLK)에는 발진기(OSC)의 출력 단자가 접속된다. 제1 플립플롭(FF1)의 반전 출력 단자(*Q)는 D/A 변환기(23)에 접속된다. 제1 플립플롭(FF1)은 클록 동기형의 플립플롭이며, 전압 비교기(COMP)의 출력을 샘플링하고, 샘플링 결과를 클록 신호(CK)에 동기하여 출력한다.
D/A 변환기(23)는 PMOS 트랜지스터인 트랜지스터(SW1) 및 NMOS 트랜지스터인 트랜지스터(SW2)를 구비한다. 트랜지스터(SW1)의 소스 단자는 제어부(9)의 단자 (IN1)에 접속되고, 입력 전압(Vin)이 입력된다. 트랜지스터(SW2)의 소스 단자는 접지되고, 접지 전압(Vss)이 입력된다. 트랜지스터(SW1, SW2)의 드레인 단자는 공통 접속된 후에, 연산기(20)의 저항(R12)에 접속된다. 트랜지스터(SW1, SW2)의 게이트에는 제1 플립플롭(FF1)의 반전 출력 단자(*Q)가 접속된다.
D/A 변환기(23)는 1 비트 양자화기(22)로부터 출력되는 1/0의 디지털 데이터를 아날로그 전압으로 변환하는 1 비트의 DA 컨버터이다. 디지털 1 이 1 비트 양자화기(22)로부터 D/A 변환기(23)에 입력되면, 트랜지스터(SW2)가 도통하고, D/A 변환기(23)는 아날로그 전압 0(V)을 출력한다. 한편, 디지털 값 0이 1 비트 양자 화기(22)로부터 입력되면, 트랜지스터(SW1)가 도통하고, D/A 변환기(23)는 아날로그 전압으로서 입력 전압(Vin)(V)을 출력한다. 이것에 의해 D/A 변환기(23)는 1 비트의 디지털 입력에 대하여 1 클록 기간만큼 Vin(V), 또는 0(V)를 출력하는 동작을 행한다.
제1 카운터(24)의 단자(UP)에는 전압 비교기(COMP)의 출력 단자가 접속되고, 단자(CLK)에는 발진기(OSC)의 출력 단자가 접속된다. 또한, 단자(RT)에는 디지털 PWM 회로(11)로부터 출력되는 신호(AS2)가 입력된다. 여기서, DC-DC 컨버터(1)의 1동작 주기 사이에, 발진기(OSC)로부터 출력되는 클록 신호(CK)의 클록 사이클 수를 소정 클록 사이클 수(n)로 한다. 소정 클록 사이클 수(n)의 값은 DC-DC 컨버터(1)의 1 동작 주기 길이 및 분해능에 따라 정해지는 값이다. 제1 카운터(24)의 단자 (RT)에는 소정 클록 사이클 수(n)마다 하이 레벨의 신호(AS2)가 입력된다.
제1 카운터(24)는 클록 신호(CK)에 따라 전압 비교기(COMP) 출력'(1')의 입력 횟수를 카운트한다. 그리고 제1 카운터(24)의 카운트 횟수는 소정 클록 사이클 수(n)마다 제로로 리셋된다. 이 때, 소정 클록 사이클 수(n) 중 '1'이 입력된 클록 수를 카운트 수(m)로 한다. 후술하는 바와 같이, 카운트 수(m)는
Figure 112005069844796-pat00015
ΔAD 변환기형오차 증폭기(10)의 AD 변환 결과이다. 또한, 소정 클록 사이클 수(n)에 대한 카운트 수(m)의 비율(m/n)을 펄스 밀도(PD)로 한다. 그리고, 소정 클록 사이클 수(n) 사이에 D/A 변환기(23)로부터 출력되는 평균 출력 전압(AV)은 펄스 밀도(PD)에 비례하여 이하의 식으로 나타낸다.
AV＝Vin×m/n [V] … 식(2)
디지털 PWM 회로(11)의 상세 회로를 도 3에 설명한다. 디지털 PWM 회로(11)는 레지스터(31), 비교기(32), 제2 카운터(33), AND 회로(AD1 및 AD2), 제2 플립플롭(FF2)을 구비한다. 레지스터(31)의 입력 단자에는 제1 카운터(24)의 출력 단자가 접속되며, 또한 로드 단자(L)에는 AND 회로(AD2)의 출력 단자가 접속된다. 제2 카운터(33)의 클록 단자에는 발진기(OSC)의 출력 단자가 접속된다. 비교기(32)의 클록 단자에는 발진기(OSC)의 출력 단자가 접속된다. 또한 비교기(32)에는 레지스터(31)의 출력 신호(RS)와, 제2 카운터(33)의 출력 신호(CS2)가 입력된다. AND 회로(AD1)에는 비교기(32)의 출력 신호(OS)와 클록 신호(CK)가 입력되며, 신호(AS1)가 출력된다. AND 회로(AD2)에는 제2 카운터(33)의 출력 신호(ZS)와 클록 신호(CK)가 입력되고, 신호(AS2)가 출력된다. 신호(AS2)는 레지스터(31)의 로드 단자(L), 제2 플립플롭(FF2)의 세트 단자(S), 제1 카운터(24)의 단자(RT)에 입력된다. 제2 플립플롭(FF2)의 리셋 단자(R)에는 신호(AS1)가 입력되고, 세트 단자(S)에는 신호(AS2)가 입력된다. 제2 플립플롭(FF2)의 비반전 출력 단자(Q2)는 제어부(9)의 단자(Q1)(도 1)에 접속되고, 반전 출력 단자(*Q2)는 제어부(9)의 단자(*Q1)에 접속된다.
제2 카운터(33)는 클록 신호(CK)에 동기하여 0부터 (n-1)까지를 세는 사이클릭 카운터이다. 레지스터(31)는 제1 카운터(24)로부터 신호(CS1)로서 입력되는 카운트 수(m)를 유지한다. 비교기(32)는 레지스터(31)의 출력 신호(RS)와 제2 카운터(33)의 출력 신호(CS2)를 비교한다.
DC-DC 컨버터(1)의 동작을 설명한다. 도 2의 회로에 있어서, 우선, 출력 전 압(Vout)이 기준 전압(e1)과 동일하게 되어 있는 평형 상태를 생각한다. 평형 상태에 있어서의 소정 클록 사이클 수(n) 사이에 제1 카운터(24)에 디지털 입력('1')이 입력되는 횟수를 카운트 수(m1)로 한다. 이 때, 평형 상태에 있어서의 펄스 밀도(PD1)는 (m1/n)이 된다. 따라서, 평형 상태로 있어서 소정 클록 사이클 수(n) 사이에 D/A 변환기(23)로부터 출력되는 평균 출력 전압(AV1)은 하기식으로 나타낸다.
AV1＝Vin×m1/n(V) … 식(3)
그리고, 평형 상태에서는 적분기(21)의 저항(R12)에 입력되는 평균 출력 전압(AV1)과, 저항(R11)에 입력되는 출력 전압(Vout)은 모두 기준 전압(e1)이 된다.
다음에, 평형 상태로부터 출력 전압(Vout)이 전압(ΔV) 저하된 상태로 천이한 경우를 생각한다. 단자(FB1)에는 출력 전압(Vout)(＝e1-ΔV)이 인가되고, 입력 저항(R11)에 전류가 흐른다. 저항(R11)이 흐르는 전류는 연산 증폭기(AMP)의 반전 입력에는 흐르지 않기 때문에, 커패시터(C11)로부터 저항(R11)의 방향으로 흐른다. 그렇게 하면, 커패시터(C11)로부터 전하가 방출되고, 노드(N1)의 전위가 저하하기 때문에, 연산 증폭기(AMP)의 출력 전압(VA)이 상승한다. 따라서, 전압 비교기(COMP)의 비반전 입력 단자에 입력되는 출력 전압(VA)이 참조 전압인 기준 전압(e1)보다도 높아지기 때문에 전압 비교기(COMP)는 '1'을 출력한다.
전압 비교기(COMP)에서 출력된 하이 레벨 신호('1')는 제1 플립플롭(FF1)의 단자(D)에 입력된다. 따라서 제1 플립플롭(FF1)의 반전 출력 단자(*Q)에서는 전압 비교기(COMP)로부터 출력되는 '1'에 따라 클록 신호(CK)의 1 클록 사이클 주기만큼 '0'이 출력되고, D/A 변환기(23)에 입력된다.
D/A 변환기(23)에 '0'이 입력되면, 트랜지스터(SW1)가 도통, 트랜지스터(SW2)가 비도통 상태가 된다. 따라서 D/A 변환기(23)로부터는 클록 신호(CK)에 따라 입력 전압(Vin)(V)이 출력된다. D/A 변환기(23)로부터 출력된 입력 전압(Vin)은 연산기(20)의 저항(R12)의 입력 단자에 인가된다. DC-DC 컨버터(1)는 강압형이며 │Vin│≥ Vout의 관계이기 때문에, 노드(N1)로부터 저항(R11)을 통해 단자(FB1)로 유출되는 전류보다도, D/A 변환기(23)로부터 저항(R12)을 통해 노드(N1)로 유입되는 전류량 쪽이 커진다. 따라서 적분기인 연산 증폭기(AMP)의 커패시터(C11)에 전류가 유입된다.
이와 같이 하여, 제1 플립플롭(FF1)의 반전 출력 단자(*Q)로부터 1 클록 사이클 주기의 기간만큼 '0'이 출력될 때마다 커패시터(C11)에 전류가 유입된다. 그리고 커패시터(C11)에 충분한 전하가 축적되고, 연산 증폭기(AMP)의 반전 입력 단자의 전압이 기준 전압(e1)보다 높아지면, 연산 증폭기(AMP)의 출력 전압(VA)이 하강한다. 그렇게 하면, 전압 비교기(COMP)에 있어서, 비반전 입력에 입력되는 출력 전압(VA)이 참조 전압인 기준 전압(e1)보다도 낮아지기 때문에, 전압 비교기(COMP)가 '0'을 출력한다. 제1 플립플롭(FF1)으로부터 D/A 변환기(23)로는 전압 비교기(COMP)의 출력('0')에 따라 클록 신호(CK)의 1 클록 사이클 주기만큼 '1'이 출력된다. 그렇게 하면, D/A 변환기(23)에서는 트랜지스터(SW2)가 도통, 트랜지스터(SW1)가 비도통 상태가 되기 때문에, D/A 변환기(23)로부터는 아날로그 전압(0)(V)이 출력된다. 그 후는 평형 상태가 되고, 매크로 상태에서의 커패시터(C11)에 흐 르는 전류가 '0'이 된다.
여기서, 출력 전압(Vout)이 전압(ΔV) 저하된 상태에 있어서, 제1 카운터(24)에서의 카운트 수를 카운트 수(m2)로 한다. 전술한 바와 같이 카운트 수(m2)는 평형 상태에 있어서의 카운트 수(m1)로부터 차전압(ΔV)에 따른 카운트 수만큼 커진다. 또한, 이 때의 펄스 밀도를 PD2＝(m2/n)으로 하면, 펄스 밀도(PD2)도 평형 상태에 있어서의 펄스 밀도 PD1＝(m1/n)로부터 차전압(ΔV)에 따라 커진다. 또한, 소정 클록 사이클 수(n) 사이에 D/A 변환기(23)로부터 출력되는 평균 출력 전압(AV2)은 하기식으로 나타낸다.
AV2＝Vin×m2/n(V) … 식(4)
따라서 식(3)(4)으로부터, 평균 출력 전압(AV2)은 평균 출력 전압(AV1)으로부터 차전압(ΔV)에 따른 양만큼 커지는 것을 알 수 있다.
카운트 수(m2)는 제1 카운터(24)로부터 디지털 PWM 회로(11)의 레지스터(31)(도 3)로 신호(CS1)로서 입력된다. 그리고 디지털 PWM 회로(11)에 의해서, 카운트 수(m2)에 따라 메인 스위칭 트랜지스터(FET1)의 온듀티를 제어함으로써, 출력 전압(Vout)을 (기준 전압 e1-ΔV)로부터 기준 전압(e1)으로 레귤레이트하는 동작이 행해진다. 이하에 설명한다.
도 3은 도 1에 있어서의 디지털 PWM 회로(11)의 상세한 내용을 도시하는 도면이다. 제2 카운터(33)는 초기 상태(카운트 수가 0인 상태)에 있어서는 하이 레벨의 출력 신호(ZS)를 출력한다. AND 회로(AD2)는 하이 레벨의 출력 신호(ZS)가 입력되면, 클록 신호(CK)에 동기하여 하이 레벨의 신호(AS2)를 출력한다. 제2 플 립플롭(FF2)은 하이 레벨의 신호(AS2)가 세트 단자(S)에 입력됨에 따라서, 세트 상태로 이행하여 하이 레벨 신호를 비반전 출력 단자(Q2)로부터 출력한다. 따라서, 메인 스위칭 트랜지스터(FET1)가 온 상태로 된다. 또한, 레지스터(31)는 하이 레벨의 신호(AS2)가 로드 단자(L)에 입력됨에 따라 제1 카운터(24)로부터 출력되는 카운트 수(m2)를 유지한다. 또한, 동시에 제1 카운터(24)는 하이 레벨의 신호(AS2)가 단자 (RT)에 입력됨에 따라 카운트 수를 제로로 리셋한다. 따라서, 제1 카운터(24)와 레지스터(31)에 의해 DC-DC 컨버터(1)의 1 동작 주기마다 동작하는 시프트 레지스트가 구성된다.
비교기(32)는 레지스터(31)의 출력 신호(RS)와 제2 카운터(33)의 출력 신호(CS2)를 비교한다. 사이클릭 카운터인 제2 카운터(33)의 카운트 수[출력 신호(CS2)]가 제1 카운터(24)의 카운트 수(m2)[출력 신호(RS)]보다도 작은 기간 중에 있어서는 비교기(32)로부터는 로우 레벨의 출력신호(OS)가 출력된다. 그렇게 하면, AND 회로(AD1)의 출력 신호(AS1)는 로우 레벨이 유지되기 때문에, 제2 플립플롭(FF2)은 세트 상태가 유지된다. 따라서 클록 신호(CK)에 따라 메인 스위칭 트랜지스터(FET1)가 온 제어되며, 초크 코일(L1)에 에너지가 축적된다.
그 후 클록이 진행되어 제2 카운터(33)의 카운트 수[출력 신호(CS2)]가 제1 카운터(24)의 카운트 수(m2)[출력 신호(RS)] 이상의 값이 되면, 비교기(32)로부터는 하이 레벨의 출력 신호(OS)가 출력된다. 그렇게 하면, AND 회로(AD1)로부터는 하이 레벨의 클록 신호(CK)에 따라 하이 레벨의 출력 신호(AS1)가 출력된다. 따라서 제2 플립플롭(FF2)은 리셋되고, 로우 레벨 신호를 비반전 출력 단자(Q2)로부터 출력한다. 따라서 메인 스위칭 트랜지스터(FET1)는 오프 상태로 되고, 동기 정류용 스위칭 트랜지스터(FET2)가 클록 신호(CK)에 따라 온 제어됨으로써, 초크 코일(L1)로부터는 에너지가 방출된다. 그리고 클록이 더 진행되면, 사이클릭 카운터인 제 2 카운터(33)가 초기 상태[카운트 수(0)]로 되돌아간다. 이 후, 이 동작이 반복된다.
이상의 동작에 의해, 디지털 PWM 회로(11)는 소정 클록 사이클 수(n) 사이에 카운트 수(m2)만큼 메인 스위칭 트랜지스터(FET1)를 온으로 한다. 즉 디지털 PWM 회로(11)는 펄스 밀도 PD2(m2/n)에 따라 메인 스위칭 트랜지스터(FET1)의 온듀티를 정하는 동작을 행한다.
이상의 동작에 의해, 출력 전압(Vout)이 기준 전압(e1)으로부터 (기준 전압 e1-ΔV)로 저하되면, 적분기(21)에서는 전압(ΔV)의 오차 증폭이 행해진다. 그리고, 제1 카운터(24)의 카운트 수는 전압(ΔV)에 따라 카운트 수 m1에서 m2로 증가한다. 따라서 메인 스위칭 트랜지스터(FET1)의 온듀티는 전압(ΔV)에 따라 (m1/n)에서 (m2/n)으로 상승한다. 이것에 의해, 출력 전압(Vout)은 (기준 전압 e1-ΔV)에서 기준 전압(e1)을 향하여 상승함으로써 레귤레이트 동작이 행해진다.
다음에, DC-DC 컨버터(1)의 출력 전압(Vout)이 기준 전압(e1)으로 레귤레이트되어 평형 상태에 도달한 경우를 생각한다. 또한, 여기서의 평형 상태란, 실동작에 있어서의 매크로(macro) 상태에서의 평형이다. 매크로 상태에서의 평형이란, 출력 전압(Vout)의 시간 평균치와 평균 출력 전압(AV)이 기준 전압(e1)과 동일한 상태로 되어 있는 상태이며, 적분기(21)의 커패시터(C11)에 흐르는 전류는 제로가 된다. 한편, 미크로 상태에서 보면, 커패시터(C11)에는 매 클록 사이클마다 전류가 유입 또는 유출되고 있기 때문에, 전압 비교기(COMP)는 클록 신호(CK)마다 '1' 또는 '0'을 출력하고 있다.
평형 상태에 있어서는
Figure 112005069844796-pat00016
ΔAD 변환기형 오차 증폭기(10)에 입력되는 출력 전압(Vout)과 평균 출력 전압(AV)이 동일하기 때문에 오차가 제로이다. 이 평형 상태에 있어서, 소정 클록 사이클 수(n) 중에 제1 카운터(24)에 '1'이 입력된 횟수를 카운트 수(m1)로 한다. 이 때, 평균 출력 전압(AV)은 기준 전압(e1)과 같기 때문에, 카운트 수(m1)는 하기식(5)으로 나타낸다.
m1＝e1×n/Vin … 식(5)
즉
Figure 112005069844796-pat00017
ΔAD 변환기형 오차 증폭기(10)는 오차가 제로의 경우에 있어서도, 식(5)으로 나타내는 소정치의 카운트 수(m1)를 출력하는 특징을 갖는 것을 알 수 있다.
카운트 수(m1)는 제1 카운터(24)를 통해 디지털 PWM 회로(11)로 입력된다. 디지털 PWM 회로(11)에서는 사이클릭 카운터인 제2 카운터(33)의 카운트 수[출력 신호(CS2)]가 제1 카운터(24)의 카운트 수(m1)[출력 신호(RS)]보다도 작은 기간 중에 있어서 비교기(32)로부터는 로우 레벨의 출력 신호(OS)가 출력된다. 그렇게 하면, 클록 신호(CK)에 따라 메인 스위칭 트랜지스터(FET1)가 온 제어된다. 클록이 진행되어 제2 카운터(33)의 카운트 수[출력 신호(CS2)]가 제1 카운터(24)의 카운트 수(m2)[출력 신호(RS)] 이상의 값이 되면, 비교기(32)로부터는 하이 레벨의 출력 신호(OS)가 출력된다. 그렇게 하면, AND 회로(AD1)로부터는 하이 레벨의 출력 신 호(AS1)가 출력되고, 제2 플립플롭(FF2)은 리셋되며 메인 스위칭 트랜지스터(FET1)는 오프 상태가 된다.
이상의 동작에 의해, 디지털 PWM 회로(11)는 소정 클록 사이클 수(n) 사이에 카운트 수(m1) 만큼 메인 스위칭 트랜지스터(FET1)를 온으로 한다. 즉 디지털 PWM 회로(11)는 펄스 밀도(PD1)(m1/n)에 따라 메인 스위칭 트랜지스터(FET1)의 온듀티를 정함으로써, DC-DC 컨버터의 출력 전압(Vout)을 기준 전압(e1)으로 유지하는 동작을 행한다.
이상 설명한 바와 같이, 본 실시형태에 따른 DC-DC 컨버터(1)의 제어 회로에 의하면, 적분기(21), 1 비트 양자화기(22), D/A 변환기(23)에 의해 구성되는
Figure 112005069844796-pat00018
ΔAD 변환기에 있어서, 적분기(21)의 입력 아날로그 신호로서 출력 전압(Vout)을 입력하고, 연산 증폭기(AMP)의 참조 전압에 기준 전압(e1)을 이용하여, D/A 변환기(23)에 입력 전압(Vin)을 입력하는 형태를 채용한다. 이것에 의해, 단자(FB1)에 입력되는 출력 전압(Vout)과, D/A 변환기(23)로부터 출력되는 평균 출력 전압(AV)의 오차 증폭 결과를, D/A 변환기(23)에 입력되는 펄스 밀도(일정 시간 내에 발생하는 '1' 또는 '0'의 신호 펄스 수)로 하여 출력하는
Figure 112005069844796-pat00019
ΔAD 변환기형 오차 증폭기(10)를 구성할 수 있다. 그리고
Figure 112005069844796-pat00020
ΔAD 변환기형 오차 증폭기(10)로부터 출력되는 오차증폭 결과인 디지털 값에 따라 메인 스위칭 트랜지스터(FET1)의 온듀티 제어를 행함으로써 DC-DC 컨버터(1)의 출력 전압(Vout)을 기준 전압(e1)으로 레귤레이트한다. 따라서
Figure 112005069844796-pat00021
ΔAD 변환기형 오차 증폭기(10)를 이용하여, 입력 전압(Vin)으로부 터 기준 전압(e1)에 따른 출력 전압(Vout)을 생성하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로를 구성할 수 있다.
그리고,
Figure 112005069844796-pat00022
ΔAD 변환기형 오차 증폭기(10)에 이용하는 D/A 변환기(23)의 기준 전압으로 하여 DC-DC 컨버터의 입력 전압(Vin)을 사용함으로써, 입력 전압(Vin)과 출력 전압(Vout)에 따라
Figure 112005069844796-pat00023
ΔAD 변환기형 오차 증폭기(10)의 이득을 제어하는, 소위 이득의 동적 제어를 행할 수 있다. 즉
Figure 112005069844796-pat00024
ΔAD 변환기형 오차 증폭기(10)에서는 기준 전압(e1)과 출력 전압(Vout)의 관계뿐만 아니라, 기준 전압(e1)과 입력 전압(Vin)의 관계도 고려하여, 오차 증폭을 행할 수 있게 된다. 따라서, 평형 상태시[출력 전압(Vout)과 D/A 변환기(23)의 평균 출력 전압(AV)이 동일하고, 적분기(21)의 입력 신호 레벨차가 제로일 때]의 오차 증폭 결과로서, 메인 스위칭 트랜지스터(FET1) 온듀티의 변화량((m2-m1)/n) 만큼을 출력하는 것뿐만 아니라, 실제의 온듀티(m1/n)를 출력할 수 있다.
이것에 의해,
Figure 112005069844796-pat00025
ΔAD 변환기형 오차 증폭기(10)에서는 입력 전압(Vin)과 출력 전압(Vout)의 관계에 의해 연산 증폭기(AMP)의 이득을 미리 결정할 필요가 없게 된다. 따라서, 도 6의 DC-DC 컨버터(100)에 있어서의 커패시터(C2)나 저항(R3)과 같은 귀환 회로를 구비할 필요가 없어진다. 그렇게 하면, 귀환 회로나 이득 설정에 사용하는 고정밀도인 저항이나 커패시터가 불필요해지기 때문에, DC-DC 컨버터의 제어 회로를 논리 회로 내에 내장하는 것이 가능해지며, 그 결과, 임의의 전원 전압으로 효율적으로 동작 가능한 논리(LSI)를 구성하는 것이 가능해진다.
또한 디지털 오차 증폭기를 구성하는 데 있어서, 종래의 아날로그 오차 증폭기로 이용되고 있었던 귀환 회로에 해당하는 처리를 행하기 위한 복잡한 회로가 불필요해지기 때문에, DC-DC 컨버터 제어 회로의 축소화를 도모할 수 있게 되며, 비용 저감에 기여할 수 있다.
또한, 본 발명에 따른
Figure 112005069844796-pat00026
ΔAD 변환기형 오차 증폭기(10)에서는 절대적으로 고정밀도인 저항이나 커패시터를 필요로 하는 귀환 회로나 이득 설정용 회로가 불필요하다. 또한, 연산기(20)를 구성하는 저항(R11과 R12)은 상대적 정밀도가 있으면 좋고, 절대적인 고정밀도는 요구되지 않는다. 또한, 커패시터(C11)는 전류가 흐르는 방향을 검출하는 소자이기 때문에, 정밀도는 요구되지 않는다. 이것에 의해
Figure 112005069844796-pat00027
ΔAD 변환기형 오차 증폭기(10)에서는 각 구성 소자에 아날로그적인 높은 정밀도를 필요로 하지 않고, 고정밀도인 디지털 오차 증폭을 행할 수 있다는 것을 알 수 있다. 따라서,
Figure 112005069844796-pat00028
ΔAD 변환기형 오차 증폭기(10)를 구비하는 DC-DC 컨버터 제어 회로의 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 물론 가능하다. 도 2의 연산 기(20)에서는 저항(R11과 R12)에 의해 가산 회로를 구성하고 있다. 그리고 출력 전압(Vout)과 D/A 변환기(23)의 평균 출력 전압(AV)을 전압-전류 변환한 후에 연산처리를 행하고 있지만, 이 형태에 한정되지 않는다. 예컨대, 도 4에 도시하는 스위치드·커패시터형의 연산기(20a)와 같이 저항(R11과 R12) 대신 커패시터(C12) 를 구비하여도 좋다.
연산기(20a)는 스위치(SW3과 SW4)를 구비한다. 스위치(SW3)는 단자(T1 및 T2)를 구비한다. 단자(T1)에는 출력 전압(Vout)이 입력되고, 단자(T2)에는 평균 출력 전압(AV)이 입력된다. 스위치(SW4)는 단자(T3 및 T4)를 구비한다. 단자(T3)는 연산 증폭기(AMP)의 비반전 입력 단자에 접속되고, 단자(T4)는 반전 입력 단자에 접속된다. 그리고 스위치(SW3과 SW4)는 클록 신호(CK)에 따라 단자(T1과 T3)를 선택하는 상태와, 단자(T2와 T4)를 선택하는 상태를 교대로 반복한다.
단자(T1과 T3)가 선택되어 있는 경우에는, 출력 전압(Vout)과 기준 전압(e1)의 차전압이 커패시터(C12)에 축적된다. 그 후, 단자(T2와 T4)가 선택됨에 따라 D/A 변환기(23)의 평균 출력 전압(AV)을 커패시터(C12)로 대비함으로써 가산기의 동작을 행하게 한다. 커패시터(C12)의 전압은 커패시터(C11)를 통해 적분기인 연산 증폭기(AMP)의 출력을 변화시킨다. 이상 설명한 바와 같이, 스위치드·커패시터형의 연산기(20a)를 이용함으로써도 본 발명에 따른
Figure 112005069844796-pat00029
ΔAD 변환기형 오차 증폭기(10)를 구성할 수 있다.
또한 도 5에 DC-DC 컨버터 기동시 혹은 정지시의 출력 전압 램프 경사 제어가 가능한
Figure 112005069844796-pat00030
ΔAD 변환기형 오차 증폭기(10b)를 도시한다.
Figure 112005069844796-pat00031
ΔAD 변환기형 오차 증폭기(10b)는 적분기(21b) 및 1 비트 양자화기(22b)를 구비한다. 적분기(21b)는 제1 및 제2 비반전 입력 단자를 갖는 연산 증폭기(AMP1)를 구비한다. 연산 증폭기(AMP1)의 제1 비반전 입력 단자는 스위치(SW5)에 접속되는 동시에, 외부 부착 소자로서 접속되는 커패시터(CS)를 통해 접지된다. 스위치(SW5)는 커패시터(CS)를 단 자(T5, T6) 중 어느 하나에 접속한다. 단자(T5)에는 정전류(I)를 공급하는 전류원(PS)이 접속된다. T6 단자는 저항(RL)을 통해 접지된다. 또한, 제2 비반전 입력 단자에는 기준 전압(e1)이 입력된다.
연산 증폭기(AMP1)는 제1 및 제2 비반전 입력 단자에의 입력 전압 중 보다 저레벨의 입력 전압과, 반전 입력 단자의 입력 전압의 전위차에 기초하는 출력 전압을 출력한다.
1 비트 양자화기(22b)는 제1 및 제2 반전 입력 단자를 갖는 전압 비교기 (COMP1)를 구비한다. 전압 비교기(COMP1)의 제1 반전 입력 단자는 스위치(SW5) 및 커패시터(CS)에 접속된다. 또한, 제2 반전 입력 단자에는 기준 전압(e1)이 입력된다. 전압 비교기(COMP1)는 제1 및 제2 반전 입력 단자에의 입력 전압 중 보다 저레벨의 입력 전압과, 반전 입력 단자의 입력 전압을 비교한다. 그 밖의 구성은 도 2에 도시하는
Figure 112005069844796-pat00032
ΔAD 변환기형 오차 증폭기(10)와 동일하기 때문에 여기서는 설명을 생략한다.
Figure 112005069844796-pat00033
ΔAD 변환기형 오차 증폭기(10b)를 탑재한 DC-DC 컨버터의 기동시 동작을 설명한다. DC-DC 컨버터의 기동에 따라 스위치(SW5)는 전류원(PS)을 커패시터(CS)에 접속한다. 그렇게 하면, 전류원(PS)과 커패시터(CS)의 시상수에 의해, 커패시터(CS)의 출력 전압 레벨이 서서히 상승한다. 그렇게 하면 커패시터(CS)의 출력 전압레벨이 기준 전압(e1)보다도 낮은 동안에는 연산 증폭기(AMP1)는 출력 전압(Vout)과 커패시터(CS)의 출력 전압의 비교에 기초하여 동작하고, 전압 비교기(COMP1)는 연산 증폭기(AMP1)의 출력 전압(VA1)과 커패시터(CS)의 출력 전압의 비 교에 기초하여 동작한다. 그리고 전압 비교기(COMP1)는 비반전 입력 단자에 입력되는 출력 전압(VA1)이 커패시터(CS)의 출력 전압보다도 높아지는 경우에, 하이 레벨 신호('1')를 출력한다. 따라서, 커패시터(CS)의 출력 전압 레벨의 상승에 따라 카운트 수(m) 및 펄스 밀도(PD)도 서서히 증가하기 때문에, 메인 스위칭 트랜지스터(FET1)의 온듀티도 커패시터(CS)의 출력 전압 레벨의 상승에 따라 서서히 높아진다. 이것에 의해, 메인 스위칭 트랜지스터(FET1)의 온듀티가 현격히 커지지 않으며, DC-DC 컨버터의 출력 전압(Vout)을 가변 제어할 수 있다는 것을 알 수 있다. 이상으로부터, 본 발명에 따른
Figure 112005069844796-pat00034
ΔAD 변환기형 오차 증폭기를 이용하는 경우만으로도, 출력 전압램프 경사 제어를 행할 수 있다는 것을 알 수 있다.
또한, D/A 변환기(23)는 귀환부의 일례, 저항(R11)은 제1 저항 소자의 일례, 저항(R12)은 제2 저항 소자의 각각 일례이다.
본 발명에 의하면, 스위칭 레귤레이터 방식 DC-DC 컨버터에 있어서, DC-DC 컨버터의 출력 전압과 기준 전압의 차를 증폭하는 디지털 오차 증폭기로서
Figure 112005069844796-pat00035
ΔAD 변환기를 이용하여,
Figure 112005069844796-pat00036
ΔAD 변환기로부터 출력되는 오차 증폭 결과인 디지털 값에 따라 메인 스위칭 소자의 온듀티 제어를 행함으로써, DC-DC 컨버터의 출력 전압을 기준 전압으로 레귤레이트할 수 있다. 그리고, 디지털 오차 증폭기에 이용되는 귀환부에 DC-DC 컨버터의 입력 전압을 사용함으로써, 입력 전압과 출력 전압에 따라 디지털 오차 증폭기의 이득을 제어하는, 소위 이득의 동적 제어를 행할 수 있다. 이것에 의해 귀환 회로나 이득 설정에 사용하는 고정밀도인 저항이나 커패시터가 불필요해지기 때문에, 논리 회로 내에 내장 가능한 DC-DC 컨버터의 제어 회로를 제공하는 것이 가능해진다.

Claims (7)

  1. 입력 전압으로부터 기준 전압에 따른 출력 전압을 생성하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로로서,
    상기 출력 전압과 귀환 신호를 차분한 차분 신호를 출력하는 연산부와,
    상기 기준 전압이 비반전 입력에 입력되고 상기 차분 신호가 반전 입력에 입력되는 차전압 증폭기와, 일단이 상기 차전압 증폭기의 반전 입력 단자에 접속되고, 타단이 상기 차전압 증폭기의 출력 단자에 접속되는 커패시터를 구비하며, 상기 차분 신호를 적분한 적분 신호를 출력하는 적분부와,
    상기 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력하는 양자화부와,
    입력되는 상기 1 비트 디지털 신호에 따라 상기 입력 전압 또는 접지 전압을 상기 귀환 신호로서 상기 연산부에 출력하는 귀환부와,
    상기 양자화부의 펄스 밀도에 따라 상기 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정하는 PWM부
    를 구비하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로.
  2. 제1항에 있어서, 상기 연산부는,
    상기 출력 전압의 입력 단자와 상기 적분부의 입력 단자 사이에 접속되는 제1 저항 소자와,
    상기 귀환부의 출력 단자와 상기 적분부의 입력 단자 사이에 접속되는 제2 저항 소자
    를 구비하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로.
  3. 제1항에 있어서, 상기 양자화부는,
    상기 적분 신호와 참조 전압의 대소를 비교하는 비교기와,
    이 비교기의 출력과 클록 신호가 입력되고, 이 클록 신호에 동기하여 상기 비교기의 출력 신호를 상기 귀환부에 출력하는 플립플롭
    을 구비하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로.
  4. 제1항에 있어서, 상기 양자화부는 클록 신호에 따라 상기 1 비트 디지털 신호를 출력하고,
    상기 펄스 밀도는 상기 DC-DC 컨버터의 동작 주기인 동작 주기 클록 사이클 수를 차지하는 상기 적분부의 하이 레벨 출력에 따른 상기 1 비트 디지털 신호가 출력되는 출력 클록 사이클 수의 비율인 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로.
  5. 제4항에 있어서, 상기 PWM부는,
    상기 적분부의 하이 레벨 출력에 따른 상기 1 비트 디지털 신호가 출력되는 횟수를 카운트하는 제1 카운터와,
    상기 동작 주기 클록 사이클 수를 반복 카운트하는 제2 카운터와,
    상기 제2 카운터의 카운트 수에 따라 상기 동작 주기마다 상기 제1 카운터의 카운트 수를 취득하는 레지스터와,
    상기 제2 카운터의 카운트 수와 상기 레지스터에 유지되는 상기 제1 카운터의 카운트 수를 비교하는 카운트 수 비교기를 구비하고,
    상기 제2 카운터의 카운트 수가 상기 제1 카운터의 카운트 수보다도 작은 기간에 있어서는 상기 메인 스위칭 소자에 도통 제어를 행하며,
    상기 제2 카운터의 카운트 수가 상기 제1 카운터의 카운트 수 이상인 기간에 있어서는 상기 메인 스위칭 소자에 비도통 제어를 행하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 회로.
  6. 제1항에 기재한 DC-DC 컨버터의 제어 회로와,
    이 DC-DC 컨버터의 제어 회로에 의해 온듀티가 제어되는 메인 스위칭 소자 및 동기 정류용 스위칭 소자와,
    초크 코일
    을 구비하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터.
  7. 입력 전압으로부터 기준 전압에 따른 출력 전압을 생성하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 방법으로서,
    상기 출력 전압과 귀환 신호를 차분한 차분 신호를 출력하는 단계와,
    이 차분 신호를 적분한 적분 신호를 출력하는 단계와,
    상기 적분 신호에 양자화 처리를 실시하여 1 비트 디지털 신호를 출력하는 단계와,
    입력되는 상기 1 비트 디지털 신호에 따라 상기 입력 전압 또는 접지 전압을 상기 귀환 신호로서 출력하는 단계와,
    상기 귀환 신호의 펄스 밀도에 따라 상기 DC-DC 컨버터의 메인 스위칭 소자의 온듀티를 정하는 단계
    를 구비하는 것을 특징으로 하는 스위칭 레귤레이터 방식 DC-DC 컨버터의 제어 방법.
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