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KR100702834B1 - Input protection circuit - Google Patents

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KR100702834B1 KR1020000074113A KR20000074113A KR100702834B1 KR 100702834 B1 KR100702834 B1 KR 100702834B1 KR 1020000074113 A KR1020000074113 A KR 1020000074113A KR 20000074113 A KR20000074113 A KR 20000074113A KR 100702834 B1 KR100702834 B1 KR 100702834B1
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Abstract

개시되는 본 발명은 반도체 장치의 입/출력 단자의 정전방전(ESD: Electrostatic Discharge) 개선을 위한 회로에 관한 것으로, 특히 래치-업(Latch-up) 특성 개선을 위한 입력 보호 회로에 관한 것이다. 이를 위하여 본 발명에 따른 반도체 장치 입/출력단의 입력 보호 회로는: 패드; 상기 패드 전단에 위치하며, 접지전원과 연결되는 계층과, 웰 바이어스로 인가되는 전원이 상기 패드와 연결되는 웰 계층과, 상기 패드와 상기 접지전원 사이의 트랜지스터에 연결되는 계층을 구비하는 실리콘 제어 정류 구조;로 이루어짐을 특징으로 한다.
The present invention relates to a circuit for improving electrostatic discharge (ESD) of an input / output terminal of a semiconductor device, and more particularly to an input protection circuit for improving latch-up characteristics. To this end, the input protection circuit of the semiconductor device input / output stage according to the present invention includes: a pad; Located in front of the pad, silicon controlled rectification including a layer connected to the ground power supply, a well layer to which the power applied by the well bias is connected to the pad, and a layer connected to the transistor between the pad and the ground power supply Structure; characterized by consisting of.

반도체, 실리콘 제어 정류, 정전방전, 패드, 입/출력단, 입력 보호 회로Semiconductor, Silicon Controlled Rectifier, Electrostatic Discharge, Pad, I / O Terminal, Input Protection Circuit

Description

입력 보호 회로{INPUT PROTECTION CIRCUIT} Input Protection Circuit {INPUT PROTECTION CIRCUIT}             

도 1은 종래 입/출력단의 정전방전 구조를 도시한 도면1 is a view showing an electrostatic discharge structure of a conventional input / output terminal

도 2는 종래 입/출력단의 입력 보호 회로의 구성도2 is a configuration diagram of an input protection circuit of a conventional input / output terminal

도 3은 본 발명에 따른 입/출력단의 정전방전 구조를 도시한 도면3 is a diagram illustrating an electrostatic discharge structure of an input / output terminal according to the present invention.

도 4는 본 발명에 따른 입/출력단의 입력 보호 회로의 구성도
4 is a configuration diagram of an input protection circuit of an input / output terminal according to the present invention;

본 발명은 반도체 장치의 입/출력 단자의 정전방전(ESD: Electrostatic Discharge) 개선을 위한 회로에 관한 것으로, 특히 래치-업(Latch-up) 특성 개선을 위한 입력 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for improving electrostatic discharge (ESD) of input / output terminals of a semiconductor device, and more particularly to an input protection circuit for improving latch-up characteristics.

반도체 장치가 제조되고, 세대가 진전됨에 따라 집적 용량이 증가하여 옥사이드(Oxide)나 정션(Junction)의 브레이크 다운(Break Down) 전압이 낮아졌으며, 특히 입력 단자(Input Pin)와 출력 단자(Output Pin)는 정전기에 의해 파괴될 확률이 높아졌다. 정전기에 의한 정전방전(ESD)에는 크게 두 가지 종류가 있다. 첫째가 머신 모드(Machine Mode)로 불리는 정전방전으로, 패키지(Package)로 어셈블리(Assembly)된 후에 제품 출하 테스트시에 핸들링 영역(Handler Lane)을 반도체 장치가 통과할 때 발생하는 정전기 형태로 전압은 약 250V로 낮으나 임피던스(Impedance)가 작아서 전하량은 상대적으로 많다. 두 번째가 휴먼 바디 모드(Human body Mode)로 불리는 정전방전으로, 반도체 장치가 사용자의 손에 닿을 때 인체에 유기되어 있던 정전기가 방전되는 형태로 약 200V의 고전압이나 큰 임피던스를 통해서 방전된다. 이러한 정전기의 유입에 따른 파괴로부터 반도체 장치를 보호하기 위해 반도체 내부에는 다양한 입력 보호 회로가 그라운드나 전원 라인과 같이 다량의 메탈 라인(Metal Line)을 갖는 배선을 통해 뽑아내는 방법을 이용한다.As semiconductor devices are manufactured and generations have advanced, the integrated capacity has increased, leading to lower breakdown voltages for oxides and junctions, especially input and output pins. ) Is more likely to be destroyed by static electricity. There are two main types of electrostatic discharge (ESD) by static electricity. The first is an electrostatic discharge called the machine mode, which is a form of static electricity generated when a semiconductor device passes through a handling lane during assembly test after being assembled into a package. Although low at about 250V, the impedance is small, so the amount of charge is relatively large. The second is an electrostatic discharge called a human body mode, which discharges static electricity that has been induced in the human body when the semiconductor device touches a user, and is discharged through a high voltage of about 200V or a large impedance. In order to protect the semiconductor device from destruction due to the inflow of static electricity, various input protection circuits inside the semiconductor use a method of extracting a wire having a large amount of metal lines such as ground or power lines.

종래 반도체 장치에 이용되던 입력 보호 회로가 도 1 및 도 2에 도시되어 있다. 도 1은 종래 입/출력단의 SCR(실리콘 제어 정류: Silicon Controlled Rectifier) 정전방전 구조를 도시한 도면이며, 도 2는 종래 입/출력단의 입력 보호 회로의 구성도이다. 종래 입/출력단의 입력 보호 회로는 트랜지스터 D1, D2와, 웰(Well) 저항 R1, 서브(Substrate) 저항 R2로 구성된다. 각 계층에 형성되는 종래 입력 보호 회로의 연결관계를 설명한다. 웰(Nwell)의 N+ 층에는 Vdd2가 연결되고, P+ 층(11과 15)은 패드(Pad)와 연결된다. P+ 층(12)과 N+ 층(14), N + 층(19)과 P+ 층(18)에는 그라운드 전원인 Vss2가 연결된다. 또한 트랜지스터 D1은 N- 층(1)에 연 결되고, 다른 트랜지스터 D2는 P- 층(3)에 연결된다. 상기 저항 R1과 R2는 입력단에 고전압이 인가될 때 딜레이에 의한 피크 값 감소를 가져오는 로우 패스 필터(Low Pass Filter)로 동작한다. 이와 같은 종래 입/출력단의 입력 보호 회로는 웰 바이어스(Well bias)로 인가되는 전원이 Vdd2로 연결되어 있어서 패드(Pad)에서는 상기 N+ 층으로 연결되는 경로(Path)가 없다. 따라서, 상기 Vdd2 전원에 대해서 (-) 방향으로의 정전류 방전 경로가 없어 이에 의한 반도체 장치의 피해가 우려되었다.
An input protection circuit used in a conventional semiconductor device is shown in FIGS. 1 and 2. FIG. 1 is a diagram illustrating an SCR (Silicon Controlled Rectifier) electrostatic discharge structure of a conventional input / output stage, and FIG. 2 is a block diagram of an input protection circuit of a conventional input / output stage. The input protection circuit of the conventional input / output stage is composed of transistors D1 and D2, a well resistor R1, and a substrate resistor R2. The connection relationship of the conventional input protection circuit formed in each layer is demonstrated. Vdd2 is connected to the N + layer of the well, and P + layers 11 and 15 are connected to the pad Pad. The ground power supply Vss2 is connected to the P + layer 12 and the N + layer 14, and the N + layer 19 and the P + layer 18. In addition, the transistor D1 is N - is connected to the layer (1), the other transistor D2 is P - is connected to the layer (3). The resistors R1 and R2 operate as low pass filters that reduce peak values due to delay when a high voltage is applied to the input terminal. In the input protection circuit of the conventional input / output terminal, since a power applied as a well bias is connected to Vdd2, there is no path connected to the N + layer in the pad. Accordingly, there is no concern about the damage of the semiconductor device due to the absence of the constant current discharge path in the negative direction with respect to the Vdd2 power supply.

따라서, 본 발명의 목적은 반도체 장치의 입/출력단에 발생할 수 있는 정전방전을 보다 효과적으로 보호할 수 있는 입력 보호 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an input protection circuit that can more effectively protect the electrostatic discharge that may occur in the input / output terminal of the semiconductor device.

본 발명의 다른 목적은 반도체 장치의 입/출력단에 적용되는 입력 보호 회로의 래치-업(Latch-up) 특성 개선을 위한 입력 보호 회로를 제공함에 있다.Another object of the present invention is to provide an input protection circuit for improving latch-up characteristics of an input protection circuit applied to an input / output terminal of a semiconductor device.

상기의 목적을 해결하기 위하여 본 발명의 제1견지에 따른 반도체 장치 입/출력단의 입력 보호 회로는: 패드; 상기 패드 전단에 위치하며, 접지전원과 연결되는 계층과, 웰 바이어스로 인가되는 전원이 상기 패드와 연결되는 웰 계층과, 상기 패드와 상기 접지전원 사이의 트랜지스터에 연결되는 계층을 구비하는 실리콘 제어 정류 구조;로 이루어짐을 특징으로 한다.In order to solve the above object, an input protection circuit of a semiconductor device input / output terminal according to the first aspect of the present invention includes: a pad; Located in front of the pad, silicon controlled rectification including a layer connected to the ground power supply, a well layer to which the power applied by the well bias is connected to the pad, and a layer connected to the transistor between the pad and the ground power supply Structure; characterized by consisting of.

본 발명의 제2견지에 따른 실리콘 제어 정류 구조의 입력 보호 회로는 상기 패드와 접지전원 사이에 연결되어 저항으로 사용되는 계층들을 포함함을 특징으로 한다.The input protection circuit of the silicon controlled rectifying structure according to the second aspect of the present invention is characterized in that it comprises a layer connected between the pad and the ground power supply used as a resistor.

본 발명의 제3견지에 따라 패드 전단에 실리콘 제어 정류 구조를 형성하는 반도체 장치의 입/출력단 입력 보호 회로는: 일단이 피엔피 트랜지스터(D1)의 에미터단에 연결되고, 타단이 제2웰-서브 바이어스 저항 계층(R4)에 연결되는 웰 저항 계층(R1)과; 일단이 제1웰-서브 바이어스 저항 계층(R3)에 연결되고, 타단이 엔피엔 트랜지스터(D1)의 에미터단에 연결되는 서브 저항 계층(R2)과; 일단이 상기 서브 저항 계층(R2)의 일단에 연결되고, 타단이 상기 피엔피 트랜지스터(D2)의 컬렉터단에 연결되는 제1웰-서브 바이어스 저항 계층(R3)과; 일단이 상기 웰 저항 계층(R1)의 타단과 연결되고, 타단이 상기 엔피엔 트랜지스터(D1)의 컬렉터단에 연결되는 제2웰-서브 바이어스 저항 계층(R4)과; 베이스단이 상기 웰 저항 계층(R1)과 상기 제2웰-서브 바이어스 저항 계층의 연결노드 사이에 연결되는 상기 피엔피 트랜지스터(D2); 베이스단이 상기 제1웰-서브 바이어스 저항 계층(R3)과 상기 서브 저항 계층(R2)의 연결노드 사이에 연결되는 상기 엔피엔 트랜지스터(D1); 상기 서브 저항 계층(R2)과 상기 엔피엔 트랜지스터(D1)의 엔미터단의 연결노드 사이에 연결되는 그라운드 전원(Vss2); 웰 바이어스로 인가되는 전원 계층과 상기 피엔피 트랜지스터(D2)의 에미터단에 연결되는 계층이 상기 패드와 연결되는 웰 계층(20);으로 구성됨을 특징으로 한다.According to the third aspect of the present invention, an input / output terminal input protection circuit of a semiconductor device forming a silicon controlled rectifying structure at a front end of a pad includes: one end is connected to the emitter end of the PNP transistor D1, and the other end thereof is the second well- A well resistance layer R1 connected to the sub bias resistance layer R4; A sub-resistance layer R2 having one end connected to the first well-sub bias resistor layer R3 and the other end connected to the emitter terminal of the NP transistor D1; A first well-sub bias resistor layer R3 having one end connected to one end of the sub-resistance layer R2 and the other end connected to the collector end of the PNP transistor D2; A second well-sub bias resistor layer R4 having one end connected to the other end of the well resistance layer R1 and the other end connected to the collector end of the NP transistor D1; A PNP transistor (D2) having a base end connected between the well resistance layer (R1) and a connection node of the second well-sub bias resistor layer; An NPI transistor (D1) having a base terminal coupled between the first well-sub bias resistor layer (R3) and a connection node of the sub-resistance layer (R2); A ground power supply (Vss2) connected between the sub-resistance layer (R2) and a connection node of an emitter terminal of the NP transistor (D1); And a power layer applied with a well bias and a layer connected to the emitter terminal of the PNP transistor D2 are well layers 20 connected to the pads.

이하 본 발명에 따라 반도체 장치의 입/출력단에 적용되는 입력 보호회로를 도 3 및 도 4를 통해 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, an input protection circuit applied to an input / output terminal of a semiconductor device according to the present invention will be described in detail with reference to FIGS. 3 and 4. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

상기 도 3은 본 발명에 따른 반도체 장치 입/출력단의 SCR(실리콘 제어 정류: Silicon Controlled Rectifier) 정전방전 구조를 도시한 도면이며, 도 4는 본 발명에 따른 반도체 장치 입/출력단의 입력 보호 회로의 구성도이다.3 is a diagram illustrating an SCR (Silicon Controlled Rectifier) electrostatic discharge structure of a semiconductor device input / output terminal according to the present invention, and FIG. 4 is an input protection circuit of the semiconductor device input / output terminal according to the present invention. It is a block diagram.

본 발명에 따른 반도체 장치 입/출력단에 적용되는 입력 보호 회로도 역시 SCR 정전방전 구조를 이룬다. 회로의 구성은 트랜지스터 D1, D2와, 웰(Well) 저항 R1, 서브(Substrate) 저항 R2 및 R3, R4로 구성된다. 각 계층에 형성되는 종래 입력 보호 회로의 연결관계를 설명한다. 웰(Nwell)의 N+ 층(25)과, P+ 층(24 및 26)은 패드(Pad)와 연결된다. 그리고, P+ 층(21)와 N+ 층(22), N+ 층(28)과 P+ 층(29)에는 그라운드 전원인 Vss2가 연결된다. 또한 npn 트랜지스터 D1은 N- 층(31)에 연결되고, pnp 트랜지스터 D2가 P- 층(34)에 연결된다. 즉, 본 발명에 따른 반도체 장치 입력 보호 회로는 웰 바이어스로 인가되는 전원을 종래와 같이 Vdd2로 연결하지 않고 상기 패드로 직접 연결한 것이다.The input protection circuit applied to the semiconductor device input / output stage according to the present invention also forms an SCR electrostatic discharge structure. The circuit is composed of transistors D1 and D2, a well resistor R1, a substrate resistor R2, and R3 and R4. The connection relationship of the conventional input protection circuit formed in each layer is demonstrated. The N + layer 25 of the well and the P + layers 24 and 26 are connected to the pad Pad. In addition, a ground power supply Vss2 is connected to the P + layer 21, the N + layer 22, the N + layer 28, and the P + layer 29. Also npn transistor D1 is N - is connected to the layer 31, a pnp transistor P D2 - is connected to the layer 34. That is, in the semiconductor device input protection circuit according to the present invention, the power applied by the well bias is directly connected to the pad without connecting Vdd2 as in the related art.

회로 구성관계 및 동작을 보면;Circuit configuration and operation;

상기 pnp 트랜지스터 D2의 에미터단은 상기 웰 저항 R1의 일단에 연결되며, 상기 pnp 트랜지스터 D2의 컬렉터단은 상기 도 3의 N- 층(32)에 의한 웰-서브 바이어스 저항 R3의 일단이 연결되며, 상기 저항 R3의 타단은 서브 저항 R2의 일단에 연결되고, 상기 저항 R2의 타단은 npn 트랜지스터 D1의 에미터단에 연결되고, 상기 트랜지스터 D1의 컬렉터단은 N- 층(35)에 의한 웰-서브 바이어스 저항 R4의 일단에 연결되며, 상기 저항 R4는 상기 저항 R1의 타단에 연결된다. 그리고, 상기 트랜지스터 D2의 베이스단은 상기 저항 R1과 R4 사이에 연결되며, 상기 트랜지스터 D1의 베이스단은 상기 저항 R3과 R2 사이에 연결된다. 상기 저항 R2와 상기 트랜지스터 D1의 에미터단의 연결 노드는 그라운드 전원 Vss2와 연결되며, 상기 저항 R1과 상기 트랜지스터 D2의 에미터단의 연결노드는 패드와 연결된다. 즉, 본 발명에 따른 반도체 장치 입/출력단의 입력 보호 회로는 웰 바이어스로 인가되는 전원을 Vdd2로 연결하지 않고, 패드로 직접 연결한 회로 구조를 이룬다. 이러한 입력 보호 회로는 상기 패드와 Vdd2 상호간에 정전기 경로를 만들어 주게 된다. 즉, 플로팅(Floating) 상태를 패드와 연결하여 정전기 경로를 만들어 회로의 래치-업 특성을 개선한다.The emitter terminal of the pnp transistor D2 is connected to one end of the well resistor R1, and the collector terminal of the pnp transistor D2 is connected to one end of the well-sub bias resistor R3 by the N − layer 32 of FIG. 3. the other end of the resistor R3 is connected to one end of the sub-resistors R2 and the other end of the resistor R2 is connected to the emitter teodan of npn transistor D1, the collector terminal of the transistor D1 is N-well by a layer (35) sub-bias It is connected to one end of the resistor R4, the resistor R4 is connected to the other end of the resistor R1. The base end of the transistor D2 is connected between the resistors R1 and R4, and the base end of the transistor D1 is connected between the resistors R3 and R2. The connection node of the resistor R2 and the emitter terminal of the transistor D1 is connected to the ground power supply Vss2, and the connection node of the resistor R1 and the emitter terminal of the transistor D2 is connected to the pad. That is, the input protection circuit of the semiconductor device input / output terminal according to the present invention forms a circuit structure in which a power source applied as a well bias is directly connected to a pad without being connected to Vdd2. This input protection circuit creates an electrostatic path between the pad and Vdd2. In other words, the floating state is connected to the pad to create an electrostatic path to improve the latch-up characteristics of the circuit.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.On the other hand, the detailed description of the present invention has been described with reference to specific embodiments, of course, various modifications are possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 반도체 장치 입/출력단의 입력 보호 회로의 구성시 웰 바이어스로 인가되는 전원을 패드로 직접 연결함으로써 반도체 장치 입/출력단의 정전방전을 보다 효과적으로 보호할 수 있으며, 입력 보호 회로의 래치-업 특성을 개선할 수 있는 이점이 있다.














As described above, the present invention can more effectively protect the electrostatic discharge of the semiconductor device input / output terminal by directly connecting the power applied by the well bias to the pad when the input protection circuit of the semiconductor device input / output terminal is configured, and the input protection circuit. There is an advantage to improve the latch-up characteristics of the.














Claims (3)

반도체 장치 입/출력단의 입력 보호 회로에 있어서,In the input protection circuit of the semiconductor device input / output terminal, 패드;pad; 상기 패드 전단에 위치하며, 접지전원과 연결되는 계층과, 웰 바이어스로 인가되는 전원이 상기 패드와 연결되는 웰 계층과, 상기 패드와 상기 접지전원 사이의 트랜지스터에 연결되는 계층을 구비하는 실리콘 제어 정류 구조;로 이루어진 입력 보호 회로.Located in front of the pad, silicon controlled rectification including a layer connected to the ground power supply, a well layer to which the power applied by the well bias is connected to the pad, and a layer connected to the transistor between the pad and the ground power supply Structure; an input protection circuit. 제 1항에 있어서,The method of claim 1, 상기 실리콘 제어 정류 구조는 상기 패드와 접지전원 사이에 연결되어 저항으로 사용되는 계층들을 포함함을 특징으로 하는 입력 보호 회로.And said silicon controlled rectifying structure comprises layers connected between said pad and a ground power source and used as resistors. 패드 전단에 실리콘 제어 정류 구조를 형성하는 반도체 장치의 입/출력단 입력 보호 회로에 있어서,In the input / output terminal input protection circuit of a semiconductor device forming a silicon controlled rectification structure in front of a pad, 일단이 피엔피 트랜지스터(D1)의 에미터단에 연결되고, 타단이 제2웰-서브 바이어스 저항 계층(R4)에 연결되는 웰 저항 계층(R1)과;A well resistance layer R1 having one end connected to the emitter terminal of the PNP transistor D1 and the other end connected to the second well-sub bias resistor layer R4; 일단이 제1웰-서브 바이어스 저항 계층(R3)에 연결되고, 타단이 엔피엔 트랜지스터(D1)의 에미터단에 연결되는 서브 저항 계층(R2)과;A sub-resistance layer R2 having one end connected to the first well-sub bias resistor layer R3 and the other end connected to the emitter terminal of the NP transistor D1; 일단이 상기 서브 저항 계층(R2)의 일단에 연결되고, 타단이 상기 피엔피 트랜지스터(D2)의 컬렉터단에 연결되는 제1웰-서브 바이어스 저항 계층(R3)과;A first well-sub bias resistor layer R3 having one end connected to one end of the sub-resistance layer R2 and the other end connected to the collector end of the PNP transistor D2; 일단이 상기 웰 저항 계층(R1)의 타단과 연결되고, 타단이 상기 엔피엔 트랜지스터(D1)의 컬렉터단에 연결되는 제2웰-서브 바이어스 저항 계층(R4)과;A second well-sub bias resistor layer R4 having one end connected to the other end of the well resistance layer R1 and the other end connected to the collector end of the NP transistor D1; 베이스단이 상기 웰 저항 계층(R1)과 상기 제2웰-서브 바이어스 저항 계층의 연결노드 사이에 연결되는 상기 피엔피 트랜지스터(D2);A PNP transistor (D2) having a base end connected between the well resistance layer (R1) and a connection node of the second well-sub bias resistor layer; 베이스단이 상기 제1웰-서브 바이어스 저항 계층(R3)과 상기 서브 저항 계층(R2)의 연결노드 사이에 연결되는 상기 엔피엔 트랜지스터(D1);An NPI transistor (D1) having a base terminal coupled between the first well-sub bias resistor layer (R3) and a connection node of the sub-resistance layer (R2); 상기 서브 저항 계층(R2)과 상기 엔피엔 트랜지스터(D1)의 엔미터단의 연결노드 사이에 연결되는 그라운드 전원(Vss2);A ground power supply (Vss2) connected between the sub-resistance layer (R2) and a connection node of an emitter terminal of the NP transistor (D1); 웰 바이어스로 인가되는 전원 계층과 상기 피엔피 트랜지스터(D2)의 에미터단에 연결되는 계층이 상기 패드와 연결되는 웰 계층(20);으로 구성됨을 특징으로 하는 입력 보호 회로.And a well layer (20) connected to the pad and a power layer applied by a well bias and a layer connected to an emitter terminal of the PNP transistor (D2).
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