KR100699852B1

KR100699852B1 - Ｈｐｍｏｓ를 이용한 불휘발성 메모리 장치의 워드라인디코더

Info

Publication number: KR100699852B1
Application number: KR1020050063763A
Authority: KR
Inventors: 이호길; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2005-07-14
Filing date: 2005-07-14
Publication date: 2007-03-27
Anticipated expiration: 2025-07-14
Also published as: US7289387B2; JP2007026640A; US20070014184A1; KR20070009848A

Abstract

불휘발성 메모리 장치의 워드라인 디코더가 개시된다. 본 발명에 따른 워드라인 디코더는 불휘발성 메모리 장치의 구동 전압이 낮아지면서 발생되는 누설 전류 문제를 방지하기 위해, 디플리션 트랜지스터의 문턱 전압을 낮췄다. 또한, VPP 전압을 종래에 비해 낮게 설정하더라도 셀프 부스팅을 통해 종래와 같은 블록 워드라인 신호의 전압 레벨을 얻을 수 있게 한다.

플래시, 로우 디코더, 오토 부스팅

Description

ＨＰＭＯＳ를 이용한 불휘발성 메모리 장치의 워드라인 디코더{Word line decoder of non-volatile memory device using HPMOS}

도 1은 종래의 플래쉬 메모리 장치를 설명하는 도면이다.

도 2는 HPMOS를 사용한 디코딩부(122)의 블록 워드라인 구동 신호(BLKWL)를 발생하는 구체적인 회로 다이어그램이다.

도 3은 본 발명에 따른 HPMOS를 사용한 디코딩부의 블록 워드라인 구동 신호(BLKWL)를 발생하는 예시적인 회로 다이어그램이다.

도 4는 도 3의 디코딩부와 블록 워드라인 신호에 연결된 워드라인 구동부 및 메모리 셀을 도시한 회로도이다.

도 5 선택된 워드라인의 전압 변화와 선택되지 않은 워드라인의 전압 변화를 나타낸 그래프이다.

도 6은 본 발명의 다른 실시예에 따른 디코딩부를 나타낸 회로도이다.

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 반도체 메모리 장치의 워드라인 디코더에 관한 것이다.

일반적으로, 반도체 메모리 장치는, 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리(static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도면 에서는 빠르지만 외부 전원 공급이 중단되면 메모리 셀에 저장된 내용이 소실되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory; MROM), 프로그래머블 리드 온리 메모리(programmable read only memory; PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory; EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory; EEPROM) 등으로 분류된다.

상기의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀 내에 그 내용이 영구적으로 보존될 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는 데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM 의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거하거나 재프로그램하는 것이 용이하지 않다. 이와 달리, EEPROM 의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있다.

한편, EEPROM 중 하나인 플래쉬 메모리 장치는 드레인 영역과 인접한 채널 영역으로부터 플로팅 게이트(floating gate)로의 핫 일렉트론 주입(hot electron injection)을 이용하여 프로그램을 행한다. 프로그램하기 위해서는 소스 영역과 기판영역을 접지 시키고 컨트롤 게이트(control gate)에 약 9V의 고전압을 인가함과 동시에 드레인 영역에는 핫 일렉트론을 발생시킬 수 있는 정도의 전압 약 5V를 인가한다. 이와 같이 프로그램된 메모리 셀에서는 플로팅게이트에 음 전하가 축적되기 때문에 메모리 셀의 문턱전압을 상승시킨다. 반대로 소거(erasure) 시에는, 컨트롤 게이트에 -9V 정도의 음의 고전압을 인가하고 벌크(bulk) 영역에는 약 9V를 인가하여 플로팅 게이트에 축적된 음의 전하들이 벌크 영역으로 방출된다(Fouler-Nordheim Tunneling). 소거된 메모리 셀의 문턱전압은 그렇지 않은 것보다 낮아진다. 독출 동작은 드레인영역에 약1V의 전압을 인가하고 컨트롤게이트에는 프로그램된 문턱전압보다 낮은 전압을 인가하고 소스영역에는 0V를 인가함으로써 이루어지는데, 프로그램된 메모리 셀은 "오프셀(off-cell)"로 판별되고 소거된 메모리 셀은 "온셀(on-cell)"로 판별된다.

프로그램되거나 소거된 메모리 셀에 대한 독출동작이 수행하는 때에는, 프로그램된 메모리 셀의 문턱전압과 소거된 메모리 셀의 문턱전압 사이의 전압(이하 "독출전압")을 선택된 메모리 셀에 연결된 워드라인(worldline)에 인가하여야 한다.

한편, 낸드형 플래쉬 메모리 장치는, 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인과 소스 라인 사이에 직렬로 연결된 구조를 가지며, 이러한 메모리 스트링들이 다수 개로 배열되어 메모리 셀 어레이를 구성한다.

도 1은 종래의 플래쉬 메모리 장치를 설명하는 도면이다. 이를 참조하면, 플래쉬 메모리 장치(100)는 블록 메모리 셀 어레이(110)와 워드 라인 디코더(120)를 포함한다. 플래쉬 메모리 장치(100)는 다수개의 블록 메모리 셀 어레이들을 포함할 수 있는 데, 단위 블록 메모리 셀 어레이들에 대응하여 워드라인 디코더들이 일 대 일로 배치된다. 설명의 편의를 위하여, 본 명세서는 단위 블록 메모리 셀 어레이(110)에 대응되는 하나의 워드라인 디코더(120)에 대하여 설명한다.

블록 메모리 셀 어레이(110)는 n개의 비트 라인들(BL0,BL1,…, BLn-1)에 연결된 메모리 스트링들(CS)로 구성된다. 메모리 스트링들(CS)은 소스 라인(CSL)에 공통으로 연결된다. 메모리 스트링(CS)의 메모리 셀들(M0~M15)의 게이트들은 워드 라인들(WL0~WL15)에 각각 연결된다. 메모리 스트링들(CS)을 각각 비트 라인들(BL0,BL1,…, BLn-1)에 연결시키는 스트링 선택 트랜지스터(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 메모리 스트링들(CS)을 공통 소스 라인(CSL)에 연결시키는 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다.

워드 라인 디코더(120)는 메모리 셀 어레이(110)의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WL15)을 선택적으로 활성화시킨다. 워드 라인 디코더(120)는 어드레스 신호들(ADDR)을 수신하여, 블록 워드라인 구동 신호(BLKWL), 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 발생하는 디코딩부(122)와, 블록 워드라인 구동 신호(BLKWL)에 응답하여, 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압 (VGSL)을 워드 라인들(WL0-WL15), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 전달하는 워드 라인 구동부(124)를 포함한다.

디코딩부(122)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여, 프로그램 동작, 소거 동작, 또는 독출 동작에서 스트링 선택 라인(SSL), 워드 라인들(WL0~WL15) 및 접지 선택 라인(GSL)으로 해당되는 구동 전압들, 예컨대 프로그램 전압(Vpgm), 소거 전압(Verase), 또는 독출 전압(Vread)을 제공한다. 그리고, 디코딩부(122)는 블록 워드라인 구동 신호(BLKWL)로 고전압(VPP)을 제공한다.

워드 라인 구동부(124)는 스트링 선택 전압(VSSL), 워드 라인 구동 신호들(S0~S15), 접지 선택 전압(VGSL) 및 공통 소스 라인 전압(VCSL) 각각과 스트링 선택 라인(SSL), 워드 라인들(WL0-WL15), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL) 각각 사이에 연결되는 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)을 포함한다. 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)의 게이트들은 서로 연결되어, 블록 워드라인 구동 신호(BLKWL)에 연결된다.

한편, 일반적으로 디코딩부(122)에는 HVNMOS를 사용하였다. HVNMOS는 일반적인 트랜지스터가 5~6V 의 브레이크 다운(break down) 전압을 갖는데 비해, 25~30V 정도의 높은 브레이크 다운 전압을 갖는 NMOS 이다. 하지만, 플래시 메모리의 디코딩부(122)에 HVNMOS를 사용하는 경우에는 워드라인으로 전압을 인가시키기 위한 제어 신호가 많이 존재하고, 이에 따라 제어 방법 또한 복잡한 문제점이 있다.

따라서, 상술한 HVNMOS를 이용한 디코딩부의 사용 시 발생하는 복잡한 제어 문제를 해결하기 위해 HPMOS를 사용하여 디코딩부를 구성하는 기술이 개발되었다.

도 2를 참조하면, 디코딩부(122)는 블록 선택 신호(BLKi)에 응답하여 블록 워드라인 구동 신호(BLKWL)로 고전압(VPP)을 제공한다. 블록 선택 신호(BLKi)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여 발생되는, 블록 메모리 셀 어레이(110)를 선택하는 신호이다.

블록 선택 신호(BLKi)는 제1 인버터(201)로 입력된다. 제1 인버터(201)의 출력은 제2 인버터(202)로 입력되고, 제2 인버터(202)의 출력은 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)를 통하여 블록 워드라인 구동 신호(BLKWL)로 출력된다. 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)의 게이트들은 전원 전압(VDD)에 연결된다. 그리고, 제1 및 제2 인버터들(201, 202)도 전원 전압(VDD)으로 구동된다.

디코딩부(122)는 고전압(VPP)과 블록 워드라인 구동 신호(BLKWL) 사이에 직렬 연결되는 제2 디플리션 트랜지스터(205)와 피모스 트랜지스터(206)를 더 포함한다. 제2 디플리션 트랜지스터(205)의 게이트는 블록 워드라인 구동 신호(BLKWL)에 연결되고, 피모스 트랜지스터(206)의 게이트는 제1 인버터(201)의 출력에 연결된다.

이러한 디코딩부(122)는 플래쉬 메모리 장치의 낮은 동작 전압화 경향에 따라, 전원 전압(VDD) 레벨이 1.8V 정도로 낮아지면, 전력 소모를 증가시키는 부적절 한 전류 경로(A)가 형성된다.

제1 및 제2 디플리션 트랜지스터들(204, 205)의 문턱 전압(Vth)이 -2.2.V 정도라고 가정하고, 고전압(VPP) 레벨은 20V 내지 25V 정도라고 가정하자. 블록 선택 신호(BLKi)의 로직 로우에 응답하여, 제1 인버터(201)의 출력은 로직 하이가 되고, 제2 인버터(202)의 출력은 로직 로우가 된다. 로직 로우의 제2 인버터(202)의 출력은 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)를 통해 로직 로우의 블록 워드라인 구동 신호(BLKWL)로 발생된다.

여기에서, 피모스 트랜지스터(206)는 로직 하이의 제1 인버터(201) 출력에 의해 턴오프되어져야 한다. 그런데, 전원 전압(VDD) 레벨이 낮아짐에 따라 피모스 트랜지스터(206)는 턴온 상태로 변한다.

디코딩부(122)는, 전원 전압이 낮은 상태에서 블록 워드라인 구동 신호(BLKWL)가 접지 전압(GND) 레벨로 발생되면, 제2 디플리션 트랜지스터(205), 피모스 트랜지스터(206), 제1 디플리션 트랜지스터(204), 엔모스 트랜지스터(203), 그리고 제2 인버터(202)의 엔모스 트랜지스터(미도시)를 통하는 고전압(VPP)에서 접지 전압(VSS)으로의 DC 전류 경로(A)가 형성된다. 이러한 DC 전류 경로(A)에 의해 전력 소모가 커지는 문제점이 발생한다.

그러므로, 전력 소모를 줄이기 위하여, 전원 전압(VDD)이 낮아지더라도 부적절한 전류 경로 형성을 방지할 수 있는 워드라인 디코더의 존재가 필요하다.

본 발명이 이루고자 하는 기술적 과제는, HPMOS를 이용한 불휘발성 메모리의 워드라인 디코더를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, HPMOS를 이용하면서도 저전압에서도 누설 전류 없이 정상 동작 가능한 불휘발성 메모리의 워드라인 디코더를 제공하는 것이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 불휘발성 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더는, 블록 선택 신호를 입력하고 이를 반전하여 제1 노드로 출력하는 제1 인버터;

상기 제1 노드의 신호를 입력받고 이를 반전하여 제2 노드로 출력하는 제2 인버터, 그 게이트들이 전원 전압에 연결되고, 상기 제2 노드와 제3 노드 사이에 직렬로 연결되어 상기 제2 노드의 신호를 상기 제3 노드로 전달하는 제1 및 제2 트랜지스터, 상기 제3 노드와 제4 노드 사이에 연결되고 그 게이트가 상기 제3 노드에 연결되는 제3 트랜지스터, 고전압 단자와 제5 노드 사이에 연결되어, 고전압이 소스에 연결되고, 그 게이트가 상기 제3 노드에 연결되는 제4 트랜지스터, 및 상기 제5 노드와 상기 제3 노드 사이에 연결되고 게이트가 상기 제1 노드에 연결된 제 5 트랜지스터를 구비한다.

본 발명의 다른 특징에 의하면, 불휘발성 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더는, 블록 선택 신호를 입력하고 이를 반전하여 제1 노드로 출력하는 제1 인버터, 상기 제1 노드의 신호를 입력받고 이를 반전하여 제2 노드로 출력하는 제2 인버터, 그 게이트들이 전원 전압에 연결되고, 상기 제2 노드와 제3 노드 사이에 직렬로 연결되어 상기 제2 노드의 신호를 상기 제3 노드로 전달하는 제1 및 제2 트랜지스터, 상기 제3 노드와 제4 노드 사이에 연결되고 그 게이트가 상기 제3 노드에 연결되는 제3 트랜지스터, 고전압 단자와 제5 노드 사이에 연결되어, 고전압이 소스에 연결되고, 그 게이트가 상기 제3 노드에 연결되는 제4 트랜지스터, 상기 제5 노드와 상기 제3 노드 사이에 연결되고 게이트가 상기 제1 노드에 연결된 제 5 트랜지스터, 상기 고전압 단자와 상기 제4 노드 사이에 연결되고 게이트가 상기 제4 노드에 연결되는 제6 트랜지스터, 및 상기 제5 노드와 그라운드 사이에 연결되고 게이트에는 그라운드 선택 신호가 인가되는 제7 트랜지스터를 구비한다.

바람직하게는, 상기 제1 및 제2 트랜지스터들 중 한 트랜지스터는, 디플리션 NMOS 트랜지스터이며, 다른 한 트랜지스터는 NMOS 트랜지스터이다.

또한, 상기 제3 트랜지스터는, NMOS 트랜지스터이며, 상기 제4 트랜지스터는, 디플리션 NMOS 트랜지스터이며, 상기 제5 트랜지스터는 PMOS 트랜지스터이다. 또한, 상기 제6 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터이다.

바람직하게는, 상기 제4 트랜지스터의 문턱 전압은 상기 워드라인 디코더의 구동전압보다 낮게 설정된다.

더욱 바람직하게는, 상기 VPP 레벨은 상기 블록 워드라인 구동 신호의 인에이블 전압과 실질적으로 같은 전압으로 설정된다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 본 발명에 따른 디코딩부(300)는 도 1의 워드라인 디코더(120) 내에 포함된다. 디코딩부(300)는 블록 선택 신호(BLKi)를 입력받고 이를 반전하여 제1 노드(N1)로 출력하는 제1 인버터(301), 제1 노드(N1)의 신호를 입력받아 이를 반전하여 제2 노드(N2)로 출력하는 제2 인버터(302), 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고 게이트에는 전원전압(VDD)이 연결된 NMOS 트랜지스터(303), 제3 노드(N3)와 제4 노드(N4) 사이에 연결되고 게이트에는 전원전압(VDD)이 연결된 제1 디플리션 트랜지스터(304), 제4 노드(N4)와 제5 노드(N5) 사이에 연결되고 게이트는 제4 노드(N4)에 연결된 HVNMOS 트랜지스터(307), 고전압(VPP) 단자와 제6 노드(N6) 사이에 연결되고 게이트는 제4 노드(N4)에 연결된 제2 디플리션 트랜지스터(305), 및 제6 노드(N6)와 제4 노드(N4) 사이에 연결되고 게이트는 제1 노드(N1)에 연결된 HPMOS 트랜지스터(306)를 포함한다. 그리고 제5 노드(N5)의 신호는 블록 워드라인 구동 신호(BLKWL)가 된다.

한편, 도 3에 도시된 본 발명의 디코딩부(300)로 입력되는 고전압(VPP)의 전압 레벨은 도 2에 도시된 디코딩부(122)의 고전압(VPP) 레벨보다 낮게 설정된다. 예를 들어, 도 2의 VPP 전압 레벨은 25V 라면, 도 3에서의 VPP 전압 레벨은 20V 이다. 또한, 본 발명에서의 제2 디플리션 트랜지스터(305)의 문턱전압은, 워드라인 디코더의 구동전압보다 낮도록, 즉, 문턱 전압을 -1.0V 정도로 낮게 설계한다.

디코딩부(300)의 동작은 다음과 같이 설명된다.

첫 번째로, 블록 선택 신호(BLKi)가 로직 로우인 경우를 살펴보면, 제1 및 제2 인버터(301, 302), NMOS 트랜지스터(303), 제1 디플리션 트랜지스터(304) 및 HVNMOS 트랜지스터(307)를 통해 블록 워드라인 신호(BLKWL)는 로직 로우로 발생된다. 이때, 제4 노드(N4)는 로직 로우 신호이고, 제2 디플리션 트랜지스터(305)의 문턱 전압이 -1.0V정도이므로, 약하게 턴 온된다. 이에 따라, 제6 노드(N6)의 전압은 1.0 V가 된다. 만일, 동작 전원 전압(VDD)의 레벨이 3.3 V 정도라면, HPMOS 트랜지스터(306)는 충분히 턴 오프되기 때문에 도 2에서와 같은 DC 전류 경로(A)가 형성되지 않는다. 또한, 동작 전원 전압(VDD)의 레벨이 1.8V 정도로 낮은 경우에도, 제2 디플리션 트랜지스터(305)의 문턱 전압을 -1.0V 정도로 설계하기 때문에 HPMOS 트랜지스터(306)는 충분히 턴 오프된 상태가 되어 도 2에서와 같은 DC 전류 경로(A)가 형성되지 않는다.

따라서, 본 발명에 따른 디코딩부(300)를 이용하면, 구동 전압이 1.8 V 이하인 휴대용 장치에 사용되는 플래시 메모리 장치의 경우에서도, 도 2에서와 같은 누설 전류가 발생하지 않게 되어, 전류 소모를 방지할 수 있고, 이러한 누설 전류에 따라 VPP 전압 레벨이 하강되어 오동작이 발생되는 문제를 해결할 수 있다.

두 번째로, 블록 선택 신호(BLKi)가 로직 하이인 경우를 살펴보면, 블록 선 택 신호(BLKi)의 로직 하이 신호에 응답하여, 제1 및 제2 인버터(301, 302) 및 NMOS 트랜지스터(303), 제1 디플리션 트랜지스터(304) 및 HVNMOS 트랜지스터(307)를 통해 블록 워드라인 신호(BLKWL)는 로직 하이로 발생된다. 제4 노드(N4)의 전압이 로직 하이가 되어 제2 디플리션 트랜지스터(305)는 턴 온 되고, 제1 노드(N1)의 전압은 로직 로우가 되어 HPMOS 트랜지스터(306)도 턴 온 된다. 따라서, 제4 노드(N4)는 VPP 레벨인 20V 까지 상승하고, 제5 노드(N5)는 HVNMOS 트랜지스터(307)를 통해 15V까지 상승한다. HVNMOS 트랜지스터(307)가 다이오드 기능을 하기 때문에, 제5 노드(N5)는 플로팅 상태가 되며, 제5 노드(N5)가 15V 까지 상승하면, 도 1의 워드라인 구동부(124)의 HVNMOS 트랜지스터의 소스에 인가되는 전압에 따라 제5 노드(N5)의 전압은 셀프 부스팅을 하게 된다. 즉, 제5 노드(N5)가 플로팅 상태이고, 블록 워드라인 신호(BLKWL)가 인가되는 게이트와 HVNMOS 트랜지스터들에 형성된 채널 사이의 커패시턴스가 따라 올라감에 따라 제5 노드(N5)의 전압도 20V 정도로 부스팅 하게 된다.

도 4 및 도 5를 참조하면, 만일 WL<1> 워드라인이 선택되었다고 가정하면, 선택 신호(S<1>)에 연결된 HVNMOS 트랜지스터(HV3)에는 20V 가 인가되고, 나머지 다른 선택 신호(S<0>, S<2> 내지 S<31>) 에 연결된 HVNMOS 트랜지스터(HV2, HV4 내 지 HV33) 에는 9V가 인가된다. 그러면, HVNMOS트랜지스터(HV3)에는 소스에 20V 가 인가되고 게이트에 15V의 블록 워드라인 구동 신호(BLKWL)가 인가되어, HVNMOS 트랜지스터(HV3) 내에 채널이 형성되고, 이에 따라 게이트 전압이 소스 전압에 따라 상승하여 제5 노드(N5)의 전압이 20V 까지 셀프 부스팅 하게 된다.

따라서, 도 2에 도시된 디코딩부(122)에서는 VPP 전압을 22V 내지 25V 정도로 가해줘야만 블록 워드라인 구동 신호(BLKWL)가 20V 까지 상승할 수 있지만, 본 발명에 따른 디코딩부(300)에 따르면, VPP 레벨을 20V까지 낮춰도 디코딩부(300) 내부의 셀프 부스팅 동작으로 블록 워드라인 구동신호로 VPP 레벨이 높을 때와 같은 동작 전압을 공급하는 게 가능하다.

도 6을 참조하면, 디코딩부(600)는 도 3의 디코딩부(300)와 비교하여, 제2 및 제3 HVNMOS 트랜지스터(601, 602)를 더 구비하는 것과 차이점이 있고 나머지 구성 요소들 및 이들의 연결관계는 거의 동일하다.

제2 HVNMOS 트랜지스터(601)는 VPP 전압 노드와 제5 노드(N5) 사이에 연결되고 게이트는 제5 노드(N5)에 연결되어 다이오드를 형성한다. 제3 HVNMOS 트랜지스터(602)는 제5 노드(N5)와 접지 전압 사이에 연결되고 게이트에는 접지전압 선택 신호(GND)에 연결된다.

제2 HVNMOS 트랜지스터(601)는 제5 노드(N5)가 과도하게 셀프 부스팅 되는 것을 방지하는 다이오드 기능을 한다. 즉, 제5 노드(N5)의 전압 레벨이 VPP 레벨보다 작으면, 제2 HVNMOS 트랜지스터(601)는 턴 오프되고, 제5 노드(N5)의 전압 레 벨이 VPP 레벨보다 같거나 높으면, 제2 HVNMOS 트랜지스터(601)는 턴 온 되어 제5 노드(N5)의 전하 일부를 VPP 노드로 방출하여 과도한 부스팅을 방지한다.

제3 HVNMOS 트랜지스터(602)는 블록 워드라인이 선택되지 않고 로직 로우 레벨을 유지할 때, 접지전압 선택 신호(GND)에 응답하여 제5 노드(N5)의 전하를 그라운드로 방출하기 위한 기능을 한다.

한편, 도 3, 도 4 및 도 6의 제1 인버터(301)는 블록 선택 신호(BLKi)가 다수개인 경우 NAND 게이트로 구성될 수도 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 불휘발성 반도체 메모리 장치의 워드라인 디코더에 의하면, 불휘발성 메모리 장치의 구동 전압이 낮은 경우에도 워드라인이 선택되지 않는 경우에 누설 전류가 발생하지 않아, 전류 소모를 방지할 수 있고, 이러한 누설 전류가 발생되지 않기 때문에 VPP 전압 레벨이 하강되어 오동작이 발생되는 문제가 생기지 않는다.

또한, 본 발명에 따른 불휘발성 반도체 메모리 장치의 워드라인 디코더에 의하면, VPP 레벨을 실질적인 블록 워드라인의 구동 전압과 같도록 공급하더라도, 종 래의 로우 디코더에서 더 높은 VPP 레벨을 인가해줘야 원하는 블록 워드라인의 구동 전압을 얻었던 때와 같은 전압 레벨을 얻을 수 있다.

또한, VPP 전압 레벨을 낮출 수 있어 더 높은 VPP 레벨을 얻기 위한 전력 낭비를 줄일 수 있다.

Claims

불휘발성 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더에 있어서,

블록 선택 신호를 입력하고 이를 반전하여 제1 노드로 출력하는 제1 인버터;

상기 제1 노드의 신호를 입력받고 이를 반전하여 제2 노드로 출력하는 제2 인버터;

그 게이트들이 전원 전압에 연결되고, 상기 제2 노드와 제3 노드 사이에 직렬로 연결되어 상기 제2 노드의 신호를 상기 제3 노드로 전달하는 제1 및 제2 트랜지스터들;

상기 제3 노드와 제4 노드 사이에 연결되고 그 게이트가 상기 제3 노드에 연결되는 제3 트랜지스터;

고전압 단자와 제5 노드 사이에 연결되어, 고전압이 소스에 연결되고, 그 게이트가 상기 제3 노드에 연결되는 제4 트랜지스터; 및

상기 제5 노드와 상기 제3 노드 사이에 연결되고 게이트가 상기 제1 노드에 연결된 제 5 트랜지스터를 구비하는 것을 특징으로 하는 워드라인 디코더.
제 1 항에 있어서,

상기 제1 및 제2 트랜지스터들 중 한 트랜지스터는, 디플리션 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 2 항에 있어서,

상기 제1 및 제2 트랜지스터들 중 다른 한 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 1 항에 있어서,

상기 제3 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 1 항에 있어서,

상기 제4 트랜지스터는, 디플리션 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 5 항에 있어서,

상기 제4 트랜지스터의 문턱 전압은 상기 워드라인 디코더의 구동전압보다 낮게 설정되는 것을 특징으로 하는 워드라인 디코더.
제 1 항에 있어서,

상기 제5 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 1 항에 있어서,

상기 VPP 레벨은 상기 블록 워드라인 구동 신호의 인에이블 전압과 실질적으로 같은 전압으로 설정되는 것을 특징으로 하는 워드라인 디코더.
불휘발성 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더에 있어서,

블록 선택 신호를 입력하고 이를 반전하여 제1 노드로 출력하는 제1 인버터;

상기 제1 노드의 신호를 입력받고 이를 반전하여 제2 노드로 출력하는 제2 인버터;

그 게이트들이 전원 전압에 연결되고, 상기 제2 노드와 제3 노드 사이에 직렬로 연결되어 상기 제2 노드의 신호를 상기 제3 노드로 전달하는 제1 및 제2 트랜지스터들;

상기 제3 노드와 제4 노드 사이에 연결되고 그 게이트가 상기 제3 노드에 연결되는 제3 트랜지스터;

고전압 단자와 제5 노드 사이에 연결되어, 고전압이 소스에 연결되고, 그 게이트가 상기 제3 노드에 연결되는 제4 트랜지스터;

상기 제5 노드와 상기 제3 노드 사이에 연결되고 게이트가 상기 제1 노드에 연결된 제 5 트랜지스터;

상기 고전압 단자와 상기 제4 노드 사이에 연결되고 게이트가 상기 제4 노드에 연결되는 제6 트랜지스터; 및

상기 제4 노드와 그라운드 사이에 연결되고 게이트에는 그라운드 선택 신호가 인가되는 제7 트랜지스터를 구비하는 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 제1 및 제2 트랜지스터들 중 한 트랜지스터는, 디플리션 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 10 항에 있어서,

상기 제1 및 제2 트랜지스터들 중 다른 한 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 제3 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 제4 트랜지스터는, 디플리션 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 13 항에 있어서,

상기 제4 트랜지스터의 문턱 전압은 상기 워드라인 디코더의 구동전압보다 낮게 설정되는 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 제5 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 VPP 레벨은 상기 블록 워드라인 구동 신호의 인에이블 전압과 실질적으로 같은 전압으로 설정되는 것을 특징으로 하는 워드라인 디코더.
제 9 항에 있어서,

상기 제6 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.