KR100698860B1

KR100698860B1 - Ｊｔａｇ 시험 방식

Info

Publication number: KR100698860B1
Application number: KR1020050060988A
Authority: KR
Inventors: 가츠야 이시카와
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-02-09
Filing date: 2005-07-07
Publication date: 2007-03-26
Anticipated expiration: 2025-07-07
Also published as: CN100554986C; US20060179373A1; TWI288324B; US7613968B2; TW200629056A; JP2006220515A; CN1818700A; KR20060090553A; JP4388903B2

Abstract

본 발명은 내부에 JTAG 비대응 입출력 단자를 갖는 반도체 장치를 포함하는 기판의 JTAG 시험을 가능하게 하는 것을 목적으로 한다.

1개의 디바이스를 논리적으로 2개의 디바이스, 즉 JTAG 대응 디바이스와 JTAG 비대응 디바이스로 나누어, 그 사이에 바운더리 스캔 FF을 삽입하고, 동일한 구성을 이루는 다른 1개의 디바이스와 합하여, 등가적으로 양 디바이스의 JTAG 비대응 부분을 합해서 1개의 JTAG 비대응 디바이스로 간주하여, JTAG 대응 디바이스 사이에 둔 구성으로 하여 JTAG 시험을 가능하게 한다.

Description

ＪＴＡＧ 시험 방식{DIVICE AND METHOD FOR JTAG TEST}

도 1은 본 발명의 원리 및 제1 실시예를 도시한 도면.

도 2는 제1 실시예의 JTAG 시험시의 구성을 도시한 도면.

도 3은 제1 실시예의 JTAG 시험시의 동작 파형을 도시한 도면.

도 4는 제2 실시예를 도시한 도면.

도 5는 제3 실시예를 도시한 도면.

도 6은 제4 실시예와 그 JTAG 시험시의 구성을 도시한 도면.

도 7은 제4 실시예의 JTAG 시험시의 동작 파형을 도시한 도면.

도 8은 디바이스간의 접속이 버스인 예를 도시한 도면.

도 9는 디바이스간의 접속이 차동 신호인 예를 도시한 도면.

도 10a는 고속 신호 단자가 JTAG 비대응으로 되어 있는 종래예를 도시한 도면.

도 10b는 테스트 액세스 포트(TAP)의 구성도.

도 11은 프린트 기판상의 JTAG 비대응 디바이스 시험 방법을 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 신호 단자

2 : 바운더리 스캔 플립플롭

3 : 고속 신호 단자

40 : 테스트 액세스 포트(TAP) 컨트롤러

41 : TAP 제어부

42 : 데이터 레지스터

43 : 바이패스 레지스터

44 : 명령 레지스터

45, 46 : 멀티플렉서

5 : 내부 로직

6 : 고속 입출력 회로

61, 62 : 고속 입출력 회로

63, 64 : 직렬 입출력 회로

11 : 신호 전송선

7 : 바운더리 스캔 플립플롭

71, 72 : 바운더리 스캔 플립플롭

8 : 셀렉터

91, 92 : 테스트 액세스 포트(TAP) 컨트롤러

10, 100 : 디바이스

210, 220 : JTAG 대응 디바이스

30 : 가상적인 JTAG 비대응 디바이스

300 : JTAG 비대응 디바이스

본 발명은 JTAG 시험 방식에 관한 것으로, 특히 일부에 JTAG 비대응 단자를 갖는 반도체 장치의 JTAG 시험 방식에 관한 것이다.

JTAG(Joint Test Action Group) 시험은 반도체 장치(집적 회로)의 모든 외부 입출력 핀을 순차적으로 주사하여 테스트 데이터의 입출력을 행하여, 반도체 장치의 내부 기능이나 실장되어 있는 프린트 기판의 테스트를 행하는 방법으로서, 그것을 위해 표준화된 규격이다. 하기 비특허 문헌에는 JTAG 시험에 대한 상세한 설명이 기재되어 있다.

최근에는 반도체 장치를 프린트 기판에 실장했을 때의 접속 시험, 보드의 디버그나 기록 가능 ROM의 프로그램 등을 위해 JTAG에 대응하는 반도체 장치가 증가하게 되었다. 그러나, 고속 신호를 입출력하는 단자는 JTAG 비대응으로 되어 있는 반도체 장치가 존재한다.

도 10a에 그와 같은 종래예를 도시한다. 도 10a에서는 전원, GND 단자는 생략되어 있고, 고속 신호 단자(3)를 제외한 모든 신호 단자(1)에 바운더리 스캔 플립플롭(FF)(2)이 삽입되어 있다. 그리고, JTAG 시험을 제어하는 테스트 액세스 포트(TAP) 컨트롤러(40)가 디바이스(100)에 탑재되어 있다.

도 10b에 도시된 것은 반도체 디바이스내의 회로 블록에 외부에서 액세스하여 JTAG 시험을 행하기 위한 포트로서, JTAG 대응의 반도체 디바이스상에 탑재되는 테스트 액세스 포트(TAP)이다. 데이터 레지스터(42)는 도 10a에 기재된 바운더리 스캔 FF에 해당하고, 도 10a에 기재된 TAP 컨트롤러(40)는 도 10b에 기재된 것 중, 데이터 레지스터(42) 이외의 TAP 제어부(41), 바이패스 레지스터(43), 명령 레지스터(44), 멀티플렉서(45, 46)를 포함하는 것으로서 기재되어 있다. 단자는 테스트 데이터 입력 TDI, 테스트 데이터 출력 TDO 및 컨트롤 단자인 테스트 리셋 TRST, 테스트 모드 선택 TMS, 테스트 클록 TCK로 구성된다.

디바이스(100)의 단자의 AC 특성은 제조상 상관이 없는 디바이스간의 데이터 전송에 관계하는 규격으로서, 동일한 클록 주기라면 디바이스 내부보다 셋업 등이 엄격해지기 때문에, 고속 신호 단자(3)는 바운더리 스캔 FF을 삽입하면 단자의 AC 타이밍을 만족할 수 없다고 하는 문제가 있었다.

그 때문에, 고속 신호를 입출력하는 단자를 제외하고 바운더리 스캔 FF을 삽입하여 체인을 구성하고 있었다. 예컨대 고속 신호를 입출력하는 단자로서는, 고속 I/O인 SSTL2 등을 사용하는 메모리 단자, 직렬로 데이터를 입출력하는 단자 등이 있다. 또한, 직렬로 데이터를 입출력하는 경우에는 내부의 논리보다 빠른 레이트로 데이터를 입출력할 필요가 있다.

또한, 하기 비특허 문헌에는 프린트 기판상에 JTAG 비대응의 디바이스를 포함하는 경우의 JTAG 시험 방법이 기재되어 있다. 그것에 대해서 도 11로 설명한다.

프린트 기판상에 JTAG 비대응 디바이스(300)가 존재하여도 그 JTAG 비대응 디바이스(300)의 내부 논리가 명확하면, 도 11에 도시된 바와 같이 JTAG 대응 디바이스(210, 220) 사이에 JTAG 비대응 디바이스(300)를 두는 구성으로 하여 시험을 행하면, JTAG 시험이 가능하다.

[비특허 문헌] 사카마끼 카즈미 「JTAG 테스트의 기초와 응용」 CQ 출판 주식회사

내부에 JTAG 비대응 입출력 단자를 갖는 반도체 장치를 포함하는 기판의 JTAG 시험을 가능하게 하는 것을 목적으로 한다.

(실시예)

본 발명은 논리적인 디바이스 경계를 물리적인 디바이스 경계와 일부 무관하게 설정함으로써, 논리적으로는 도 11에 도시한 구성과 동일한 구성을 채용하여 JTAG 시험의 적용 범위를 넓히는 것이다. 본 발명에 있어서는, JTAG 시험이 지원되지 않는 부분은 플립플롭(FF) 또는 버퍼로 구성될 수 있을 것이며, 그 부분의 논리(로직)는 명확히 파악할 수 있을 것이다. 그 부분에 셀렉터가 부가되는 경우에도 그 부분의 논리를 명확히 파악할 수 있을 것이다.

도 1은 1개의 디바이스에 주목한 본 발명의 원리를 도시한 도면인 동시에 제1 실시예를 도시한 도면이다. 도 2는 JTAG 비대응 부분을 시험하는 경우의 구성을 도시한다. 도 1에 도시한 디바이스(10)에 있어서는 내부 로직(5)과 고속 입출력 회로(6) 사이에 플립플롭(7)이 도시된 바와 같이 삽입되고, 바운더리 스캔 FF(2)과 체인을 구성하여 내부 로직(5)에 대한 바운더리 스캔 FF이 된다.

도 2에 있어서, 점선 안은 가상적인 JTAG 비대응 디바이스(30)를 나타낸다. 이 가상적 디바이스(30)는 앞서 설명한 바와 같이 그 입력과 출력의 논리는 용이하게 명확화할 수 있다.

다음에, 도 2와 도 3에 기재된 제1 실시예를 이용하여 본 발명의 동작예에 대해서 설명한다.

도 3은 도 2에 도시된 디바이스간의 접속 시험 중에 디바이스 1의 고속 입출력 회로(61)와 디바이스 2의 고속 입출력 회로(62)가 JTAG와 동일한 클록으로 동작하고, 지연이 각각 1 클록인 경우의 동작 파형을 나타낸다.

C 점의 데이터는 DATA_C(n)= DATA_A(n-3)가 되기 때문에, JTAG의 클록 3 클록분 지연되어 디바이스 1의 바운더리 스캔 FF(71)으로부터 디바이스 2의 바운더리 스캔 FF(72)에 데이터가 도달하기 때문에, 디바이스의 접속 불량이 있으면 디바이스 2측에서 검출할 수 있다.

또한, 디바이스간의 접속 시험 중에는 디바이스 1의 고속 입출력 회로(61)와 디바이스 2의 고속 입출력 회로(62)의 클록이 JTAG의 클록보다 충분히 빠른 경우, 즉 JTAG 클록의 상승에서 다음 상승까지 A의 데이터가 C로 전달될 정도로 빠른 경우, 고속 입출력 회로에 의한 지연은 무시할 수 있다. 이 경우, 디바이스 1과 디바이스 2 사이의 데이터 전송은 JTAG 클록에 관계없이 행해지지만, 소정의 지연 시간 이내에 전달되며, 데이터 도달 후에도 전송측의 데이터가 변할 때까지 동일한 데이터의 전송을 반복하기 때문에, 디바이스간의 접속 시험에 문제가 생기는 일은 없다.

또한, 디바이스 1과 디바이스 2의 고속 입출력 회로(61, 62)와 신호 전송선(11)으로 구성된 기판상의 전송로를 논리적인 1개의 디바이스로 간주하여 JTAG로 시험하는 것도 가능해진다.

도 4에 제2 실시예를 도시한다. 도 4에 도시된 구성에서는, 바운더리 스캔 체인에 셀렉터(8)가 들어가 있는 것이 특징이다. 이 셀렉터(8)는 본 발명의 구성을 사용할지 여부를 선택하기 위해서 사용한다. 본 발명을 적용한 디바이스의 고속 I/O 단자(3)가 연결되는 다른 디바이스의 대응하는 단자가 JTAG에 대응하지 않고 본 발명의 구성도 적용하지 않는 경우에, 고속 입출력 회로(6)와 다른 로직(5)간의 바운더리 스캔 FF(7)을 사용하지 않도록 하기 위함이다. 본 발명의 구성을 사용할지 여부는 외부로부터 공급되는 신호 SEL에 의해 제어된다. 또한, 가능하면 JTAG에 명령을 추가하여 신호 SEL을 대신하여도 좋다.

도 5에 제3 실시예를 도시한다. 도 5는 2개의 TAP 컨트롤러(91, 92)를 설치하여, 내부 로직(5)과 외부 단자 사이에 들어가는 바운더리 스캔 FF(2)과, 내부 로직(5)과 고속 입출력 회로(6) 사이에 들어가는 바운더리 스캔 FF(7)을 각각 별도의 스캔 체인으로 한 경우이다. TAP 컨트롤러(91)의 테스트 데이터 출력 TD0와 TAP 컨트롤러(92)의 테스트 데이터 입력 TDI가 접속되기 때문에, 도 4와 같이 셀렉터나 여분의 단자를 사용하지 않고서 본 발명의 구성을 사용할지 여부를 선택하는 것이 가능해진다.

즉, 바이패스 명령으로 TAP 컨트롤러(92)의 바이패스 레지스터의 출력을 선택함으로써, 본 발명의 구성을 사용하지 않는 것을 선택할 수 있다.

또한, TAP 컨트롤러(91)의 바이패스 레지스터를 사용하면 내부 로직(5)과 외부 단자(1) 사이에 들어가는 바운더리 스캔 FF(2)을 우회할 수 있기 때문에, 고속 I/O(3)에 내부 로직(5)의 프로그래머블 ROM 등이 연결되는 경우에는 JTAG을 사용한 ROM 등의 프로그램이 단시간에 가능해진다.

도 6에 제4 실시예를 도시하고, 도 7에 그 동작 파형을 도시한다. 도 6에 도시하는 것은 디바이스간의 데이터 전송을 직렬로 행하는 경우의 실시예이다. 이 경우, 고속 입출력 회로는 직렬 입출력 회로(63, 64)가 되어, 내부 회로와의 접속 신호선수보다 디바이스간의 신호선수가 적어지고 있다. 직렬 입출력 회로(63, 64)는 병렬 직렬 변환, 코드 변환, 직렬 병렬 변환을 행한다. 에러 정정 기능을 갖는 경우가 있지만, 디바이스간의 접속 불량이 있는 경우에는 수복 불가능한 정도의 에러로서 검출된다. 디바이스간의 데이터 전송은 통상 JTAG 클록 1개분보다 긴 레이턴시를 갖는 경우가 있지만, 최대 몇 클록 지연시킬지 고려한 상태에서 시험 프로그램 작성이 가능해진다. 이 때, 지연을 다소 크게 생각하는 것이 좋다. 제1 실시예와 마찬가지로 정확하게 전송된 후에도 동일한 데이터를 전송하기 때문에 접속 시험은 가능하다. 단, 직렬 입출력 회로나 직렬 입출력용 클록 발생 회로는 JTAG 시험 중에도 실사용시와 같은 동작을 수행할 필요가 있게 된다.

도 8에 디바이스간 접속이 버스인 예를 도시한다. 도 8에서는, 전송되는 신 호는 1 비트의 데이터 신호와 클록만으로 하고 있지만, 필요에 따라 증가시킬 수 있다. JTAG에 대응하는 버스 단자의 경우에는 1 단자 1개에 대하여 바운더리 스캔 FF이 2개 삽입되지만, 본 발명의 구성에서는 내부 로직과 고속 입출력 회로 사이가 입력용 라인과 출력용 라인으로 분리되어 있기 때문에 데이터 관계의 바운더리 스캔 FF의 수는 변하지 않는다. 도 8은 클록에 바운더리 스캔 FF을 삽입하지 않는 것을 예를 들고 있지만, 삽입하여도 좋다. 전송용 클록은 JTAG 시험 중에도 JTAG 클록과 달리 디바이스가 출력하는 예를 나타내고 있지만, 클록은 JTAG 클록과 동일하거나 또는 외부로부터의 입력이라도 좋다.

도 9에 디바이스간을 차동 신호로 전송하는 예를 도시한다. 도 9는 입출력 각각 1 비트로 하고 있지만, 필요에 따라 증가시킬 수 있다. 삽입하는 바운더리 스캔 FF은 디바이스간 접속 신호선수보다 적지만, 디바이스간의 접속 시험은 가능하다. 차동 신호는 일반적으로 진폭이 작기 때문에, 차동 신호의 한쪽 레벨을 고정하는 기능이 부가된 I/O 버퍼를 사용하는 경우에는 디바이스간 접속 시험시에 전송 클록을 지연시키는, 즉 출력 진폭을 크게 하는 등의 변경이 필요하게 되는 경우가 있다. 차동 신호의 한쪽 레벨을 고정하면, 차동 신호로서 보았을 때의 신호 진폭이 작아지기 때문이다.

이상 설명한 바와 같이, 1개의 디바이스를 논리적으로 2개의 디바이스, 즉 JTAG 대응 디바이스와 JTAG 비대응 디바이스로 나누어, 그 사이에 바운더리 스캔 FF을 삽입하고, 동일한 구성을 이루는 다른 1개의 디바이스와 합하여, 등가적으로 양 디바이스의 JTAG 비대응 부분을 합해서 1개의 JTAG 비대응 디바이스로 간주하 여, JTAG 대응 디바이스 사이에 둔 구성으로 함으로써, JTAG 대응으로 하면 단자의 AC 규격을 만족시키기 어려울 정도로 고속의 신호를 입출력하는 단자를 JTAG로 시험할 수 있게 된다. 특히, 디바이스간의 직렬 데이터 전송용 단자에 대해서도 JTAG 시험이 가능해진다.

(부기 1)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서, 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭을 구비한 것을 특징으로 하는 반도체 장치.

(부기 2)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 것을 특징으로 하는 반도체 장치.

(부기 3)

상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성할지, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성할지를 선택하 는 셀렉터를 구비한 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 4)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자를 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자를 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자를 접속한 것을 특징으로 하는 반도체 장치.

(부기 5)

상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운더리 스캔 플립플롭의 체인에 송출하고, 그 체인을 일주한 데이터를 받아들여 각각의 상기 데이터 출력 단자로부터 출력하는 것을 특징으로 하는 부기 4에 기재한 반도체 장치.

(부기 6)

상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자와 상기 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와, 각각의 상기 바운더리 스캔 플립플롭의 체인을 일주한 데이터와 상기 바이패스 레지스터의 데이터의 한쪽을 각각의 상기 출력 단자에 출력하는 선택 수단을 구비한 것을 특징으로 하는 부기 5에 기재한 반도체 장치.

(부기 7)

상기 고속 인터페이스용 외부 단자는 직렬 데이터 전송을 위한 것을 포함하고, 상기 고속 입출력 회로는 병렬 직렬 변환 회로와 직렬 병렬 변환 회로를 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.

(부기 8)

JTAG에 의한 반도체 장치간의 접속 시험 중에는 JTAG의 클록과 다른 클록으로 반도체 장치간의 직렬 데이터 전송을 행하고, 삽입된 바운더리 스캔용 플립플롭의 데이터를 항상 수신측 반도체 장치에 전송하는 것을 특징으로 하는 부기 7에 기재한 반도체 장치.

(부기 9)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 제1 반도체 장치와,

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 제2 반도체 장치가 탑재되며, 상기 제1 반도체 장치의 상기 고속 인터페이스용 외부 단자와 상기 제2 반도체 장치의 상기 고속 인터페이스용 외부 단자가 신호 전송선에 의해 접속된 기판의 시험 방법에 있어서,

상기 제1 반도체 장치의 내부 회로와 상기 제2 반도체 장치의 내부 회로를 가상적인 JTAG 대응 장치로 간주하고, 상기 제1 반도체 장치의 고속 입출력 회로 및 고속 인터페이스용 외부 단자와, 상기 제2 반도체 장치의 고속 입출력 회로 및 고속 인터페이스용 외부 단자와, 상기 신호 전송선을 포함하는 부분을 가상적인 JTAG 비대응 장치로 간주하여 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.

(부기 10)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 셀렉터를 구비하고, 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바 운더리 스캔용 체인을 형성할지 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성할지를 선택할 수 있는 제1 반도체 장치와,

상기 제1 반도체 장치의 고속 인터페이스용 외부 단자와 신호 전송선으로 접속되는 고속 인터페이스용 외부 단자와, 그 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, JTAG 대응의 외부 단자를 구비한 제2 반도체 장치를 탑재한 기판의 시험 방법에 있어서,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있는 경우에는 상기 제1 반도체 장치에 있어서 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성하는 것을 선택하고,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있지 않은 경우에는 상기 제1 반도체 장치에 있어서 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성하는 것을 선택하여 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.

(부기 11)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고 속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자가 접속되며, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운더리 스캔 플립플롭의 체인에 송출하여 그 체인을 일주한 데이터를 받아들이는 동시에 상기 입력된 데이터를 각각의 바이패스 레지스터에 기록하고, 각각의 상기 선택 수단에 의해 각각의 바운더리 플립플롭의 체인을 일주한 데이터와 각각의 상기 바이패스 레지스터에 기록된 데이터 중 어느 하나를 각각의 상기 데이터 출력 단자에 출력하는 제1 반도체 장치와,

상기 제1 반도체 장치의 고속 인터페이스용 외부 단자와 신호 전송선으로 접속되는 고속 인터페이스용 외부 단자와, 그 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, JTAG 대응의 외부 단자 를 구비한 제2 반도체 장치를 탑재한 기판의 시험 방법에 있어서,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있는 경우에는 상기 제1 컨트롤러의 상기 선택 수단과 상기 제2 컨트롤러의 상기 선택 수단은 모두 각각의 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 각각의 상기 데이터 출력 단자에 출력하고,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있지 않은 경우에는 상기 제1 컨트롤러의 상기 선택 수단은 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 상기 데이터 출력 단자에 출력하며, 상기 제2 컨트롤러의 상기 선택 수단은 상기 바이패스 레지스터에 기록된 데이터를 선택하여 상기 데이터 출력 단자에 출력함으로써 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.

(부기 12)

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터 를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자가 접속되며, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운더리 스캔 플립플롭의 체인에 송출하여 그 체인을 일주한 데이터를 받아들이는 동시에 상기 입력된 데이터를 각각의 바이패스 레지스터에 기록하고, 각각의 상기 선택 수단에 의해 각각의 바운더리 플립플롭의 체인을 일주한 데이터와 각각의 상기 바이패스 레지스터에 기록된 데이터 중 어느 하나를 각각의 상기 데이터 출력 단자에 출력하는 반도체 장치로서, 상기 내부 회로에 상기 고속 인터페이스용 외부 단자와 접속된 기억 회로를 갖는 반도체 장치의 그 기억 회로에 데이터를 기록하는 데이터 기록 방법에 있어서,

상기 제1 컨트롤러의 상기 선택 수단은 상기 바이패스 레지스터에 기록된 데이터를 선택하여 상기 데이터 출력 단자에 출력하고, 상기 제2 컨트롤러의 상기 선택 수단은 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 상기 데이터 출력 단자에 출력함으로써, 상기 제2 컨트롤러와 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 이용하여 상기 기억 회로에 데이터를 기록하는 것을 특징으로 하는 반도체 장치의 기억 회로에 데이터를 기록하는 데이터 기록 방법.

내부에 JTAG 비대응 입출력 단자를 갖는 반도체 장치를 포함하는 기판의 JTAG 시험이 가능해진다.

Claims

JTAG 비대응의 고속 인터페이스용 외부 단자;

JTAG 대응의 외부 단자; 및

상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서,

상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭을 구비한 것을 특징으로 하는 반도체 장치.
JTAG 비대응의 고속 인터페이스용 외부 단자;

JTAG 대응의 외부 단자; 및

상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서,

상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성할지, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성할지를 선택하는 셀렉터를 구비한 것을 특징으로 하는 반도체 장치.
JTAG 비대응의 고속 인터페이스용 외부 단자;

JTAG 대응의 외부 단자; 및

상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로를 갖는 반도체 장치에 있어서,

상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자를 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자를 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자를 접속한 것을 특징으로 하는 반도체 장치.
제4항에 있어서,

상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운더리 스캔 플립플롭의 체인에 송출하고, 그 체인을 일주한 데이터를 받아들여 각각의 상기 데이터 출력 단자로부터 출력하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서,

상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자와 상기 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와, 각각의 상기 바운더리 스캔 플립플롭의 체인을 일주한 데이터와 상기 바이패스 레지스터의 데이터의 한쪽을 각각의 상기 출력 단자에 출력하는 선택 수단을 구비한 것을 특징으로 하는 반도체 장치.
JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 제1 반도체 장치와,

JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 구비하고, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성한 제2 반도체 장치가 탑재되며, 상기 제1 반도체 장치의 상기 고속 인터페이스용 외부 단자와 상기 제2 반도체 장치의 상기 고속 인터페이스용 외부 단자가 신호 전송선에 의해 접속된 기판의 시험 방법에 있어서,

상기 제1 반도체 장치의 내부 회로와 상기 제2 반도체 장치의 내부 회로를 가상적인 JTAG 대응 장치로 간주하고, 상기 제1 반도체 장치의 고속 입출력 회로 및 고속 인터페이스용 외부 단자와, 상기 제2 반도체 장치의 고속 입출력 회로 및 고속 인터페이스용 외부 단자와, 상기 신호 전송선을 포함하는 부분을 가상적인 JTAG 비대응 장치로 간주하여 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.
JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 셀렉터를 구비하고, 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성할지 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성할지를 선택할 수 있는 제1 반도체 장치와,

상기 제1 반도체 장치의 고속 인터페이스용 외부 단자와 신호 전송선으로 접속되는 고속 인터페이스용 외부 단자와, 그 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, JTAG 대응의 외부 단자를 구비한 제2 반도체 장치를 탑재한 기판의 시험 방법에 있어서,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있는 경우에는 상기 제1 반도체 장치에 있어서 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭과 상기 삽입된 바운더리 스캔 플립플롭으로 바운더리 스캔용 체인을 형성하는 것을 선택하고,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있지 않은 경우에는 상기 제1 반도체 장치에 있어서 상기 셀렉터에 의해 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭만으로 바운더리 스캔용 체인을 형성하는 것을 선택하여 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.
JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자가 접속되며, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운 더리 스캔 플립플롭의 체인에 송출하여 그 체인을 일주한 데이터를 받아들이는 동시에 상기 입력된 데이터를 각각의 바이패스 레지스터에 기록하고, 각각의 상기 선택 수단에 의해 각각의 바운더리 플립플롭의 체인을 일주한 데이터와 각각의 상기 바이패스 레지스터에 기록된 데이터 중 어느 하나를 각각의 상기 데이터 출력 단자에 출력하는 제1 반도체 장치와,

상기 제1 반도체 장치의 고속 인터페이스용 외부 단자와 신호 전송선으로 접속되는 고속 인터페이스용 외부 단자와, 그 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, JTAG 대응의 외부 단자를 구비한 제2 반도체 장치를 탑재한 기판의 시험 방법에 있어서,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있는 경우에는 상기 제1 컨트롤러의 상기 선택 수단과 상기 제2 컨트롤러의 상기 선택 수단은 모두 각각의 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 각각의 상기 데이터 출력 단자에 출력하고,

상기 제2 반도체 장치의 상기 내부 회로와 상기 고속 입출력 회로 사이에 바운더리 스캔 플립플롭이 삽입되어 있지 않은 경우에는 상기 제1 컨트롤러의 상기 선택 수단은 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 상기 데이터 출력 단자에 출력하며, 상기 제2 컨트롤러의 상기 선택 수단은 상기 바이패스 레지스터에 기록된 데이터를 선택하여 상기 데이터 출력 단자에 출력함으로써 JTAG 시험을 행하는 것을 특징으로 하는 기판의 시험 방법.
JTAG 비대응의 고속 인터페이스용 외부 단자와, JTAG 대응의 외부 단자와, 상기 고속 인터페이스용 외부 단자와 내부 회로 사이의 신호 입출력을 실행하는 고속 입출력 회로와, 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭과, 상기 JTAG 대응의 외부 단자의 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제1 컨트롤러와, 상기 삽입된 바운더리 스캔 플립플롭용으로서 외부에서 데이터를 입력하는 데이터 입력 단자와 외부에 데이터를 출력하는 데이터 출력 단자와 상기 데이터 입력 단자와 데이터 출력 단자 사이를 단락하는 바이패스 레지스터와 선택 수단을 갖는 제2 컨트롤러를 구비하고, 상기 제1 컨트롤러의 상기 데이터 출력 단자와 상기 제2 컨트롤러의 상기 데이터 입력 단자 또는 상기 제1 컨트롤러의 상기 데이터 입력 단자와 상기 제2 컨트롤러의 상기 데이터 출력 단자가 접속되며, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 각각의 상기 데이터 입력 단자로부터 순차적으로 입력된 데이터를 각각의 상기 바운더리 스캔 플립플롭의 체인에 송출하여 그 체인을 일주한 데이터를 받아들이는 동시에 상기 입력된 데이터를 각각의 바이패스 레지스터에 기록하고, 각각의 상기 선택 수단에 의해 각각의 바운더리 플립플롭의 체인을 일주한 데이터와 각각의 상기 바이패스 레지스터에 기록된 데이터 중 어느 하나를 각각의 상기 데이터 출력 단자에 출력하는 반도체 장치로서, 상기 내부 회로에 상기 고속 인터페이스용 외부 단자와 접속된 기억 회로를 갖는 반도체 장치의 그 기억 회로에 데이터를 기록하는 데이터 기록 방법에 있어서,

상기 제1 컨트롤러의 상기 선택 수단은 상기 바이패스 레지스터에 기록된 데이터를 선택하여 상기 데이터 출력 단자에 출력하고, 상기 제2 컨트롤러의 상기 선택 수단은 상기 바운더리 플립플롭의 체인을 일주한 데이터를 선택하여 상기 데이터 출력 단자에 출력함으로써, 상기 제2 컨트롤러와 상기 내부 회로와 상기 고속 입출력 회로 사이에 삽입된 바운더리 스캔 플립플롭을 이용하여 상기 기억 회로에 데이터를 기록하는 것을 특징으로 하는 반도체 장치의 기억 회로에 데이터를 기록하는 데이터 기록 방법.