JP4022698B2 - 検査回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は検査回路基板に係り、とくに集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なうようにした検査回路基板に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）を含む電子回路装置においては、集積回路それ自身の検査や、この集積回路と外部ロジックとの接続の検査等を行なうために、バウンダリスキャンテストの機能を備えるようにしている。バウンダリスキャンテストはＬＳＩ、ＡＳＩＣ等の集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なうものである。
【０００３】
従ってこのような方法によるテストを行なうことができるようにするためには、回路基板上の必要とするデバイスがこのテスト手法をサポートする必要がある。なおこのようなバウンダリスキャンテストの機能を採用すると、制御線を含めた数本の専用線を必要とすることになる。そしてこのようなテストによって、上述の如くＩＣのデバイス自身の検証の他に、ＩＣと外部ロジックとの接続検証を行なうことが可能になる。
【０００４】
バウンダリスキャンテスト機能を有するバウンダリスキャン対応デバイスは、デバイス本来の機能を行なうための内部ロジックの他にＴＡＰ（テストアクセスポート）コントローラによって構成されるテストロジックをも内蔵することになる。そしてこの制御線を外部のホストコンピュータから制御することにより、バウンダリスキャンテストが実施されることになる。
【０００５】
図８は回路基板１上にバウンダリスキャン対応デバイスから成るＩＣ２、３をそれぞれマウントした構成を示している。これらのＩＣ２、３はそれぞれ対応する機能を行なうための内部ロジック４の他に、ＴＡＰコントローラ５が設けられている。従ってその制御線を外部のホストコンピュータ７から制御することにより、バウンダリスキャンテストが実施されることになり、これによってＩＣ２、３の検査や、これらのＩＣ２、３と外部のロジックとの接続の検査が行なわれることになる。
【０００６】
【発明が解決しようとする課題】
最近開発された新しいＩＣデバイスの多くはＴＡＰコントローラを内蔵しており、バウンダリスキャンテストの機能を有するものが多い。ところが既存のＩＣデバイスにはこのような機能が付いていないものがある。このようなＩＣデバイスについては、回路基板上にテストピンと接触するテスト用ランドを設置してバウンダリスキャンテスト機能をエミュレートする方法が採用されている。ところがＩＣのピンの数が多くなると、これに伴って回路基板上のテストピンと接続されるランドの面積の和が大きくなり、このようなランドによって高密度実装が妨げられるという問題がある。
【０００７】
回路基板上にテストピン用ランドを設ける代りに、検査用ＩＣ６を用いてバウンダリスキャンテスト機能を付加する方法がある。この方法が図９に示されている。すなわち内部ロジック２のみを有し、バウンダリスキャンテスト機能を有しないＩＣ２については、このようなＩＣ２に対応するように検査用ＩＣ６を回路基板１上にマウントするものである。
【０００８】
このようなＩＣ６をマウントすることによって、ＩＣ２についてバウンダリスキャン機能を付加することが可能になり、ＩＣ２の検査や、このＩＣ２と外部のロジックとの接続検査等を自動的に行なうことが可能になる。なおこの場合における検査の方法は、ホストコンピュータ７を用いて制御線によってテストを行なうものであって、図８に示す構成の場合と同様である。
【０００９】
図９に示すような構成によると、テストピンと接触するランドを回路基板１上に設けることなくしかも自動的にバウンダリスキャンテストが行なわれるような機能を付加できるようになる。ところがこのような構成は、回路基板１上に内部ロジック４のみを有するＩＣ２に対応するように一対の検査用ＩＣ６を付加しなければならず、このようなＩＣ６によって大きなスペースを要するようになり、高密度実装が妨げられる。またＩＣの数が増えるために、電子回路のコストが増大する欠点がある。
【００１０】
本発明はこのような問題点に鑑みてなされたものであって、検査機能を有しない集積回路に対して、そのパッケージの大きさ以上のスペースを要することなくしかも検査機能を付加することを可能にした検査回路基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、
検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれＴＡＰコントローラを備える検査用セルを付加するようになし、
前記集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して前記集積回路を回路基板にマウントするとともに、前記補助中間基板上に前記検査用セルをマウントし、該検査用セルの電極が半田ボールを介して前記補助中間基板の配線パターンに接続され、前記補助中間基板の配線パターンを介して前記検査用セルが前記検査機能を有しない集積回路に接続されることを特徴とする検査回路基板に関するものである。
【００１２】
外部のホストコンピュータから前記検査用セルを介して前記検査機能を有しない集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なってよい。また前記集積回路と前記補助中間基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされてよい。また前記集積回路と前記回路基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされてよい。また前記集積回路の横に配列されるように前記検査用セルが前記補助中間基板上にマウントされてよい。
【００１４】
本発明の好ましい態様によれば、バウンダリスキャン回路が付いていないＩＣから成る集積回路に対して、回路基板の大きさおよびＩＣのサイズを大きくすることなく回路基板上のアナログ素子および／またはデジタル素子の検査をできるようにするものであって、バウンダリスキャンテストに対応していない集積回路、例えばＬＳＩの外部にバウンダリスキャンテスト機能専用のＩＣを同じパッケージサイズに追加配置することにある。ここで追加されたＩＣを使用して回路基板の検査が行なわれる。とくにこの態様においては、追加配置されるＩＣを回路基板上に直接配置することなく、バウンダリスキャンテスト機能が付加される被対象のＩＣと同じ大きさのパッケージに作り直すことで、回路基板のサイズを大きくしないことを特徴とする。
【００１５】
とくに既存のＡＳＩＣ、ＬＳＩ、ロジック、アナログＩＣ等の既存のＩＣデバイス、またはその他の能動部品や受動部品、電源部品にバウンダリスキャンテスト機能を付加し、しかもそのときのデバイスおよび部品サイズが元のデバイスおよび部品サイズと同じにすることができるようにしたパッケージング技術を含むものである。従って回路基板のサイズが大きくならず、このためにこのような回路基板が搭載される機器の筐体の設計を変更する必要がなくなる。またこのような回路を応用して、バウンダリスキャンテスト機能が最初から付いているＩＣと組合わせて、回路基板を基板単体でかつ高速にほとんど１００％の検査が可能になる。
【００１６】
また本発明の別の好ましい態様においては、既存のＩＣのデバイスを変更せずにそのまま利用し、このＩＣデバイスと同じ大きさのパッケージ上に、上記ＩＣデバイスのピン数と追加する制御ピンの数の和に相当する数のバウンダリスキャンセルを搭載するようにしたものである。ここでバウンダリスキャンテスト機能を付加するために、回路基板上には必要に応じて数本の配線が追加される。
【００１７】
【発明の実施の形態】
図１は本発明の一実施の形態に係るバウンダリスキャンテスト機能を有する電子回路を示している。この電子回路は回路基板１１上にマウントされるようになっている。すなわち回路基板１１上にはバウンダリスキャン機能を有するＩＣ１２がマウントされるとともに、インタポーザ基板から成る補助中間基板１３がマウントされている。そしてこの補助中間基板上にバウンダリスキャンテスト機能を有しないＩＣ１４がマウントされるようになっている。そしてこのＩＣ１４に対してバウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６が補助中間基板１３上にＩＣ１４とともにマウントされるようになっており、これらが互いに所定の配線によって接続されるようになっている。なおバウンダリスキャンセル１５、１６はそれぞれＴＡＰコントローラ１７を備えている。
【００１８】
図２はこのような回路基板１１上におけるＩＣ１４とバウンダリスキャンセル１５、１６とのマウントの状態を示している。すなわち回路基板１１上には補助中間基板１３を介してＩＣ１４とバウンダリスキャンセル１５，１６とがそれぞれマウントされるようになっている。
【００１９】
ここでＩＣ１４のリード２３はインタポーザ基板１３の配線パターン２４に半田付けされるとともに、補助中間基板１３の下面に形成されている配線パターン２５が半田ボール２６を介して回路基板１１上の配線パターン２７に接続されるようになっている。これに対してバウンダリスキャンセル１５、１６は半田ボール２９を介してインタポーザ基板１３の上面の配線パターン３０に接続されるようになっている。すなわちここではＩＣ１４とインタポーザ基板１３との間に上記バウンダリスキャンセル１５、１６が位置するようになっている。なおバウンダリスキャンテスト機能を有するＩＣ１２は例えば図７に示すように、そのリード２３が回路基板１１上の配線パターン２４に直接半田付けされて接続されている。
【００２０】
このように本実施の形態においては、バウンダリスキャンテスト機能を有するＩＣ１２についてはそのままのパッケージで従来と同様にマウントする。またバウンダリスキャン機能を有しないＩＣ１４についても、パッケージをそのまま使用することになる。またバウンダリスキャンセル１５、１６についてはパッケージを有しないベアチップを利用するようにしている。そしてバウンダリスキャン機能を有しないＩＣ１４とバウンダリスキャンセル１５、１６については、ＣＳＰまたはＢＧＡのようなインタポーザ基板１３を使用するようにしており、バウンダリスキャンセル１５、１６をインタポーザ基板１３の上面に実装するようにし、これによってバウンダリスキャンセル１５，１６を付加しても回路基板１１上におけるスペースが元のＩＣ１４の大きさと同じスペースしか使用しないようにしている。またここではバウンダリスキャンセル１５、１６がＩＣ１４とインタポーザ基板１３との間に配置されるようにしている。
【００２１】
図１に示すような構成の電子回路の検査を行なう場合には、外部のホストコンピュータ１８からバウンダリスキャンセル１５、１６を用いてＩＣ１４の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なう。このようなテストによって、ＩＣ１４それ自身の検査と、ＩＣ１４と外部ロジックとの接続テスト等を行なうことが可能になる。すなわち制御線を外部ホストコンピュータ１８から制御することによりバウンダリスキャンテストが実施されることになる。
【００２２】
一般に回路基板１１上の回路の検査は、１００％の検査ができないと、人手による検査工程を設定する必要があり、これによって１枚の回路基板の検査時間が非常に長くなる。また人手による検査工程を挿入すると、確実に不良を検出することが必ずしもできず、不良原因の究明にも時間を多く要する問題がある。
【００２３】
従来は回路基板上のデバイスの接続部の検査を実施するために、インサーキットテストを行なうようにしており、あるいはまた非接触の電気的測定機器を併用するようにしていた。このような従来の検査方法によると、回路基板上に各テストを実施するためのテストランドを増設する必要があり、しかも専用治具が必要になる。このためにコストおよび測定時間が大きくなってしまう問題がある。
【００２４】
また回路基板上に形成されるテストランドの大きさも、プローブの先端部の直径との関係であまり小さくすることができず、このことが回路基板の寸法を小さくするのを妨げていた。一方でコンパクトな機器を製作するためには、回路基板の寸法を小さくするとともに、回路基板の検査時間の短縮によるコストダウンが要求されており、とくに回路基板を１００％検査可能にすることによって、信頼性の向上を図ることが要請される。
【００２５】
上記実施の形態は、バウンダリスキャンテスト機能がないＩＣデバイス１４に、そのデバイスサイズの大きさを大きくすることなく、ベアチップＩＣから成るバウンダリスキャンセル１５、１６を増設することによって、上記３つの要因を解決して小型でしかも信頼性の高い電子回路を提供することを可能にしたものである。またバウンダリスキャンセル１５、１６を付加しても、もともとのＩＣデバイス１４のパッケージと同じスペースしか回路基板１１上で面積をとらないために、回路基板１１の大きさが大きくならず、このためにこの回路基板１１を収納する電子機器の筐体の寸法を変更する必要がなくなる。
【００２６】
次に別の実施の形態を図３によって説明する。この実施の形態は、ＩＣデバイス１４に対してバウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６をインタポーザ基板１３の上面ではなく下面に配するようにしたものである。すなわちバウンダリスキャンセル１５、１６がインタポーザ基板から成る補助中間基板１３の下面にマウントされており、このためにバウンダリスキャンセル１５、１６はこの補助中間基板１３と回路基板１１との間に位置することになる。なおこのような構成によっても、回路構成は図１と同様であって、図１と同様のバウンダリスキャンテスト機能が付加される。
【００２７】
図４はさらに別の実施の形態を示している。この実施の形態は、バウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６を補助中間基板１３の上面であって回路基板１１の横にリード２３と交錯しないようにマウントするようにしたものである。このような構成においても、回路が図１と同じくなり、冒頭の実施の形態と同様の機能を発揮することが可能になる。
【００２８】
図５はさらに別の実施の形態を示している。この実施の形態は、補助中間基板１３上にマウントされたＩＣ１４であって、バウンダリスキャン機能を有しないＩＣ１４のパッケージの上面にベアチップから成るバウンダリスキャンセル１５、１６をそれぞれマウントするようにしたものである。従ってこの場合には、バウンダリスキャンセル１５、１６を補助中間基板１３上にマウントする必要がなくなり、後からベアチップＩＣ１５、１６やバウンダリスキャンテスト機能を付加するためのＩＣデバイス１４のパッケージ上にマウントすればよい。
【００２９】
図６はさらに別の実施の形態を示している。この実施の形態においては、インタポーザ基板から成る補助中間基板１３を省略するようにしたものである。すなわち回路基板１１上にＩＣ１２と同様にＩＣ１４を直接マウントするようにしており、そのリード２３を回路基板１１上の配線パターン２４に直接半田付けするようにしている。そしてＩＣ１４のパッケージ上にバウンダリスキャンセル１５、１６をマウントするようにしている。ここでバウンダリスキャンセル１５、１６の電極が半田ボール２９を介してＩＣ１４のパッケージ上の配線パターン３０に接続されるようになっている。従ってこのような構成においても、ベアチップ１５、１６によってＩＣ１４にバウンダリスキャンテスト機能が付加され、回路基板１１をホストコンピュータ１８によって１００％検査することが可能になる。
【００３０】
【発明の効果】
以上のように本発明は、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれＴＡＰコントローラを備える検査用セルを付加するようになし、集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して集積回路を回路基板にマウントするとともに、補助中間基板上に検査用セルをマウントし、該検査用セルの電極が半田ボールを介して補助中間基板の配線パターンに接続され、補助中間基板の配線パターンを介して検査用セルが検査機能を有しない集積回路に接続されるようにしたものである。
【００３１】
従って本発明によれば、ベアチップから成る検査用セルの付加によって、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なうことが可能になる。しかもベアチップから成る検査用セルを付加しただけであるから、そのスペースがほとんど増加することがない。
【００３２】
外部のホストコンピュータから検査用セルを介して検査機能を有しない集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なうようにした構成によれば、補助中間基板上の検査用セルによって検査機能が付加されることになり、しかも回路基板上におけるスペースが増大することがない。
【００３３】
集積回路と補助中間基板との間に検査用セルが位置するように補助中間基板上に検査用セルがマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【００３４】
集積回路と回路基板との間に検査用セルが位置するように補助中間基板上に検査用セルがマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【００３５】
集積回路の横に配列されるように検査用セルが補助中間基板上にマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【図面の簡単な説明】
【図１】検査回路の回路構成を示すブロック図である。
【図２】ＩＣとバウンダリスキャンセルのマウントを示す縦断面図である。
【図３】ＩＣとバウンダリスキャンセルのマウントを示す別の形態の縦断面図である。
【図４】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図５】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図６】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図７】バウンダリスキャンテスト機能を有するＩＣのマウントを示す縦断面図である。
【図８】バウンダリスキャン機能を有するＩＣをマウントした回路基板のブロック図である。
【図９】バウンダリスキャン機能を有するＩＣとバウンダリスキャン機能を有しないＩＣとをマウントした回路基板のブロック図である。
【符号の説明】
１‥‥回路基板、２、３‥‥ＩＣ、４‥‥内部ロジック、５‥‥ＴＡＰコントローラ、６‥‥検査用ＩＣ、７‥‥ホストコンピュータ、１１‥‥回路基板、１２‥‥ＩＣ、１３‥‥補助中間基板（インタポーザ基板）、１４‥‥ＩＣ、１５、１６‥‥バウンダリスキャンセル、１７‥‥ＴＡＰコントローラ、１８‥‥ホストコンピュータ、２３‥‥リード、２４、２５‥‥配線パターン、２６‥‥半田ボール、２７‥‥配線パターン、２９‥‥半田ボール、３０‥‥配線パターン
【発明の属する技術分野】
本発明は検査回路基板に係り、とくに集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なうようにした検査回路基板に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）を含む電子回路装置においては、集積回路それ自身の検査や、この集積回路と外部ロジックとの接続の検査等を行なうために、バウンダリスキャンテストの機能を備えるようにしている。バウンダリスキャンテストはＬＳＩ、ＡＳＩＣ等の集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なうものである。
【０００３】
従ってこのような方法によるテストを行なうことができるようにするためには、回路基板上の必要とするデバイスがこのテスト手法をサポートする必要がある。なおこのようなバウンダリスキャンテストの機能を採用すると、制御線を含めた数本の専用線を必要とすることになる。そしてこのようなテストによって、上述の如くＩＣのデバイス自身の検証の他に、ＩＣと外部ロジックとの接続検証を行なうことが可能になる。
【０００４】
バウンダリスキャンテスト機能を有するバウンダリスキャン対応デバイスは、デバイス本来の機能を行なうための内部ロジックの他にＴＡＰ（テストアクセスポート）コントローラによって構成されるテストロジックをも内蔵することになる。そしてこの制御線を外部のホストコンピュータから制御することにより、バウンダリスキャンテストが実施されることになる。
【０００５】
図８は回路基板１上にバウンダリスキャン対応デバイスから成るＩＣ２、３をそれぞれマウントした構成を示している。これらのＩＣ２、３はそれぞれ対応する機能を行なうための内部ロジック４の他に、ＴＡＰコントローラ５が設けられている。従ってその制御線を外部のホストコンピュータ７から制御することにより、バウンダリスキャンテストが実施されることになり、これによってＩＣ２、３の検査や、これらのＩＣ２、３と外部のロジックとの接続の検査が行なわれることになる。
【０００６】
【発明が解決しようとする課題】
最近開発された新しいＩＣデバイスの多くはＴＡＰコントローラを内蔵しており、バウンダリスキャンテストの機能を有するものが多い。ところが既存のＩＣデバイスにはこのような機能が付いていないものがある。このようなＩＣデバイスについては、回路基板上にテストピンと接触するテスト用ランドを設置してバウンダリスキャンテスト機能をエミュレートする方法が採用されている。ところがＩＣのピンの数が多くなると、これに伴って回路基板上のテストピンと接続されるランドの面積の和が大きくなり、このようなランドによって高密度実装が妨げられるという問題がある。
【０００７】
回路基板上にテストピン用ランドを設ける代りに、検査用ＩＣ６を用いてバウンダリスキャンテスト機能を付加する方法がある。この方法が図９に示されている。すなわち内部ロジック２のみを有し、バウンダリスキャンテスト機能を有しないＩＣ２については、このようなＩＣ２に対応するように検査用ＩＣ６を回路基板１上にマウントするものである。
【０００８】
このようなＩＣ６をマウントすることによって、ＩＣ２についてバウンダリスキャン機能を付加することが可能になり、ＩＣ２の検査や、このＩＣ２と外部のロジックとの接続検査等を自動的に行なうことが可能になる。なおこの場合における検査の方法は、ホストコンピュータ７を用いて制御線によってテストを行なうものであって、図８に示す構成の場合と同様である。
【０００９】
図９に示すような構成によると、テストピンと接触するランドを回路基板１上に設けることなくしかも自動的にバウンダリスキャンテストが行なわれるような機能を付加できるようになる。ところがこのような構成は、回路基板１上に内部ロジック４のみを有するＩＣ２に対応するように一対の検査用ＩＣ６を付加しなければならず、このようなＩＣ６によって大きなスペースを要するようになり、高密度実装が妨げられる。またＩＣの数が増えるために、電子回路のコストが増大する欠点がある。
【００１０】
本発明はこのような問題点に鑑みてなされたものであって、検査機能を有しない集積回路に対して、そのパッケージの大きさ以上のスペースを要することなくしかも検査機能を付加することを可能にした検査回路基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、
検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれＴＡＰコントローラを備える検査用セルを付加するようになし、
前記集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して前記集積回路を回路基板にマウントするとともに、前記補助中間基板上に前記検査用セルをマウントし、該検査用セルの電極が半田ボールを介して前記補助中間基板の配線パターンに接続され、前記補助中間基板の配線パターンを介して前記検査用セルが前記検査機能を有しない集積回路に接続されることを特徴とする検査回路基板に関するものである。
【００１２】
外部のホストコンピュータから前記検査用セルを介して前記検査機能を有しない集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なってよい。また前記集積回路と前記補助中間基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされてよい。また前記集積回路と前記回路基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされてよい。また前記集積回路の横に配列されるように前記検査用セルが前記補助中間基板上にマウントされてよい。
【００１４】
本発明の好ましい態様によれば、バウンダリスキャン回路が付いていないＩＣから成る集積回路に対して、回路基板の大きさおよびＩＣのサイズを大きくすることなく回路基板上のアナログ素子および／またはデジタル素子の検査をできるようにするものであって、バウンダリスキャンテストに対応していない集積回路、例えばＬＳＩの外部にバウンダリスキャンテスト機能専用のＩＣを同じパッケージサイズに追加配置することにある。ここで追加されたＩＣを使用して回路基板の検査が行なわれる。とくにこの態様においては、追加配置されるＩＣを回路基板上に直接配置することなく、バウンダリスキャンテスト機能が付加される被対象のＩＣと同じ大きさのパッケージに作り直すことで、回路基板のサイズを大きくしないことを特徴とする。
【００１５】
とくに既存のＡＳＩＣ、ＬＳＩ、ロジック、アナログＩＣ等の既存のＩＣデバイス、またはその他の能動部品や受動部品、電源部品にバウンダリスキャンテスト機能を付加し、しかもそのときのデバイスおよび部品サイズが元のデバイスおよび部品サイズと同じにすることができるようにしたパッケージング技術を含むものである。従って回路基板のサイズが大きくならず、このためにこのような回路基板が搭載される機器の筐体の設計を変更する必要がなくなる。またこのような回路を応用して、バウンダリスキャンテスト機能が最初から付いているＩＣと組合わせて、回路基板を基板単体でかつ高速にほとんど１００％の検査が可能になる。
【００１６】
また本発明の別の好ましい態様においては、既存のＩＣのデバイスを変更せずにそのまま利用し、このＩＣデバイスと同じ大きさのパッケージ上に、上記ＩＣデバイスのピン数と追加する制御ピンの数の和に相当する数のバウンダリスキャンセルを搭載するようにしたものである。ここでバウンダリスキャンテスト機能を付加するために、回路基板上には必要に応じて数本の配線が追加される。
【００１７】
【発明の実施の形態】
図１は本発明の一実施の形態に係るバウンダリスキャンテスト機能を有する電子回路を示している。この電子回路は回路基板１１上にマウントされるようになっている。すなわち回路基板１１上にはバウンダリスキャン機能を有するＩＣ１２がマウントされるとともに、インタポーザ基板から成る補助中間基板１３がマウントされている。そしてこの補助中間基板上にバウンダリスキャンテスト機能を有しないＩＣ１４がマウントされるようになっている。そしてこのＩＣ１４に対してバウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６が補助中間基板１３上にＩＣ１４とともにマウントされるようになっており、これらが互いに所定の配線によって接続されるようになっている。なおバウンダリスキャンセル１５、１６はそれぞれＴＡＰコントローラ１７を備えている。
【００１８】
図２はこのような回路基板１１上におけるＩＣ１４とバウンダリスキャンセル１５、１６とのマウントの状態を示している。すなわち回路基板１１上には補助中間基板１３を介してＩＣ１４とバウンダリスキャンセル１５，１６とがそれぞれマウントされるようになっている。
【００１９】
ここでＩＣ１４のリード２３はインタポーザ基板１３の配線パターン２４に半田付けされるとともに、補助中間基板１３の下面に形成されている配線パターン２５が半田ボール２６を介して回路基板１１上の配線パターン２７に接続されるようになっている。これに対してバウンダリスキャンセル１５、１６は半田ボール２９を介してインタポーザ基板１３の上面の配線パターン３０に接続されるようになっている。すなわちここではＩＣ１４とインタポーザ基板１３との間に上記バウンダリスキャンセル１５、１６が位置するようになっている。なおバウンダリスキャンテスト機能を有するＩＣ１２は例えば図７に示すように、そのリード２３が回路基板１１上の配線パターン２４に直接半田付けされて接続されている。
【００２０】
このように本実施の形態においては、バウンダリスキャンテスト機能を有するＩＣ１２についてはそのままのパッケージで従来と同様にマウントする。またバウンダリスキャン機能を有しないＩＣ１４についても、パッケージをそのまま使用することになる。またバウンダリスキャンセル１５、１６についてはパッケージを有しないベアチップを利用するようにしている。そしてバウンダリスキャン機能を有しないＩＣ１４とバウンダリスキャンセル１５、１６については、ＣＳＰまたはＢＧＡのようなインタポーザ基板１３を使用するようにしており、バウンダリスキャンセル１５、１６をインタポーザ基板１３の上面に実装するようにし、これによってバウンダリスキャンセル１５，１６を付加しても回路基板１１上におけるスペースが元のＩＣ１４の大きさと同じスペースしか使用しないようにしている。またここではバウンダリスキャンセル１５、１６がＩＣ１４とインタポーザ基板１３との間に配置されるようにしている。
【００２１】
図１に示すような構成の電子回路の検査を行なう場合には、外部のホストコンピュータ１８からバウンダリスキャンセル１５、１６を用いてＩＣ１４の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なう。このようなテストによって、ＩＣ１４それ自身の検査と、ＩＣ１４と外部ロジックとの接続テスト等を行なうことが可能になる。すなわち制御線を外部ホストコンピュータ１８から制御することによりバウンダリスキャンテストが実施されることになる。
【００２２】
一般に回路基板１１上の回路の検査は、１００％の検査ができないと、人手による検査工程を設定する必要があり、これによって１枚の回路基板の検査時間が非常に長くなる。また人手による検査工程を挿入すると、確実に不良を検出することが必ずしもできず、不良原因の究明にも時間を多く要する問題がある。
【００２３】
従来は回路基板上のデバイスの接続部の検査を実施するために、インサーキットテストを行なうようにしており、あるいはまた非接触の電気的測定機器を併用するようにしていた。このような従来の検査方法によると、回路基板上に各テストを実施するためのテストランドを増設する必要があり、しかも専用治具が必要になる。このためにコストおよび測定時間が大きくなってしまう問題がある。
【００２４】
また回路基板上に形成されるテストランドの大きさも、プローブの先端部の直径との関係であまり小さくすることができず、このことが回路基板の寸法を小さくするのを妨げていた。一方でコンパクトな機器を製作するためには、回路基板の寸法を小さくするとともに、回路基板の検査時間の短縮によるコストダウンが要求されており、とくに回路基板を１００％検査可能にすることによって、信頼性の向上を図ることが要請される。
【００２５】
上記実施の形態は、バウンダリスキャンテスト機能がないＩＣデバイス１４に、そのデバイスサイズの大きさを大きくすることなく、ベアチップＩＣから成るバウンダリスキャンセル１５、１６を増設することによって、上記３つの要因を解決して小型でしかも信頼性の高い電子回路を提供することを可能にしたものである。またバウンダリスキャンセル１５、１６を付加しても、もともとのＩＣデバイス１４のパッケージと同じスペースしか回路基板１１上で面積をとらないために、回路基板１１の大きさが大きくならず、このためにこの回路基板１１を収納する電子機器の筐体の寸法を変更する必要がなくなる。
【００２６】
次に別の実施の形態を図３によって説明する。この実施の形態は、ＩＣデバイス１４に対してバウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６をインタポーザ基板１３の上面ではなく下面に配するようにしたものである。すなわちバウンダリスキャンセル１５、１６がインタポーザ基板から成る補助中間基板１３の下面にマウントされており、このためにバウンダリスキャンセル１５、１６はこの補助中間基板１３と回路基板１１との間に位置することになる。なおこのような構成によっても、回路構成は図１と同様であって、図１と同様のバウンダリスキャンテスト機能が付加される。
【００２７】
図４はさらに別の実施の形態を示している。この実施の形態は、バウンダリスキャンテスト機能を付加するためのバウンダリスキャンセル１５、１６を補助中間基板１３の上面であって回路基板１１の横にリード２３と交錯しないようにマウントするようにしたものである。このような構成においても、回路が図１と同じくなり、冒頭の実施の形態と同様の機能を発揮することが可能になる。
【００２８】
図５はさらに別の実施の形態を示している。この実施の形態は、補助中間基板１３上にマウントされたＩＣ１４であって、バウンダリスキャン機能を有しないＩＣ１４のパッケージの上面にベアチップから成るバウンダリスキャンセル１５、１６をそれぞれマウントするようにしたものである。従ってこの場合には、バウンダリスキャンセル１５、１６を補助中間基板１３上にマウントする必要がなくなり、後からベアチップＩＣ１５、１６やバウンダリスキャンテスト機能を付加するためのＩＣデバイス１４のパッケージ上にマウントすればよい。
【００２９】
図６はさらに別の実施の形態を示している。この実施の形態においては、インタポーザ基板から成る補助中間基板１３を省略するようにしたものである。すなわち回路基板１１上にＩＣ１２と同様にＩＣ１４を直接マウントするようにしており、そのリード２３を回路基板１１上の配線パターン２４に直接半田付けするようにしている。そしてＩＣ１４のパッケージ上にバウンダリスキャンセル１５、１６をマウントするようにしている。ここでバウンダリスキャンセル１５、１６の電極が半田ボール２９を介してＩＣ１４のパッケージ上の配線パターン３０に接続されるようになっている。従ってこのような構成においても、ベアチップ１５、１６によってＩＣ１４にバウンダリスキャンテスト機能が付加され、回路基板１１をホストコンピュータ１８によって１００％検査することが可能になる。
【００３０】
【発明の効果】
以上のように本発明は、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれＴＡＰコントローラを備える検査用セルを付加するようになし、集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して集積回路を回路基板にマウントするとともに、補助中間基板上に検査用セルをマウントし、該検査用セルの電極が半田ボールを介して補助中間基板の配線パターンに接続され、補助中間基板の配線パターンを介して検査用セルが検査機能を有しない集積回路に接続されるようにしたものである。
【００３１】
従って本発明によれば、ベアチップから成る検査用セルの付加によって、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なうことが可能になる。しかもベアチップから成る検査用セルを付加しただけであるから、そのスペースがほとんど増加することがない。
【００３２】
外部のホストコンピュータから検査用セルを介して検査機能を有しない集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なうようにした構成によれば、補助中間基板上の検査用セルによって検査機能が付加されることになり、しかも回路基板上におけるスペースが増大することがない。
【００３３】
集積回路と補助中間基板との間に検査用セルが位置するように補助中間基板上に検査用セルがマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【００３４】
集積回路と回路基板との間に検査用セルが位置するように補助中間基板上に検査用セルがマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【００３５】
集積回路の横に配列されるように検査用セルが補助中間基板上にマウントされるようにした構成によれば、この検査用セルによって検査機能が付加される。
【図面の簡単な説明】
【図１】検査回路の回路構成を示すブロック図である。
【図２】ＩＣとバウンダリスキャンセルのマウントを示す縦断面図である。
【図３】ＩＣとバウンダリスキャンセルのマウントを示す別の形態の縦断面図である。
【図４】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図５】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図６】ＩＣとバウンダリスキャンセルのマウントを示すさらに別の形態の縦断面図である。
【図７】バウンダリスキャンテスト機能を有するＩＣのマウントを示す縦断面図である。
【図８】バウンダリスキャン機能を有するＩＣをマウントした回路基板のブロック図である。
【図９】バウンダリスキャン機能を有するＩＣとバウンダリスキャン機能を有しないＩＣとをマウントした回路基板のブロック図である。
【符号の説明】
１‥‥回路基板、２、３‥‥ＩＣ、４‥‥内部ロジック、５‥‥ＴＡＰコントローラ、６‥‥検査用ＩＣ、７‥‥ホストコンピュータ、１１‥‥回路基板、１２‥‥ＩＣ、１３‥‥補助中間基板（インタポーザ基板）、１４‥‥ＩＣ、１５、１６‥‥バウンダリスキャンセル、１７‥‥ＴＡＰコントローラ、１８‥‥ホストコンピュータ、２３‥‥リード、２４、２５‥‥配線パターン、２６‥‥半田ボール、２７‥‥配線パターン、２９‥‥半田ボール、３０‥‥配線パターン
Claims (5)
- 集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、
検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれＴＡＰコントローラを備える検査用セルを付加するようになし、
前記集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して前記集積回路を回路基板にマウントするとともに、前記補助中間基板上に前記検査用セルをマウントし、該検査用セルの電極が半田ボールを介して前記補助中間基板の配線パターンに接続され、前記補助中間基板の配線パターンを介して前記検査用セルが前記検査機能を有しない集積回路に接続されることを特徴とする検査回路基板。 - 外部のホストコンピュータから前記検査用セルを介して前記検査機能を有しない集積回路の総ての外部入出力端子を順次走査するようにテストデータの入出力を行なって検査を行なうことを特徴とする請求項１に記載の検査回路基板。
- 前記集積回路と前記補助中間基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされることを特徴とする請求項２に記載の検査回路基板。
- 前記集積回路と前記回路基板との間に前記検査用セルが位置するように前記補助中間基板上に前記検査用セルがマウントされることを特徴とする請求項２に記載の検査回路基板。
- 前記集積回路の横に配列されるように前記検査用セルが前記補助中間基板上にマウントされることを特徴とする請求項２に記載の検査回路基板。
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