[go: up one dir, main page]

KR100695436B1 - 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법 - Google Patents

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법 Download PDF

Info

Publication number
KR100695436B1
KR100695436B1 KR1020060033766A KR20060033766A KR100695436B1 KR 100695436 B1 KR100695436 B1 KR 100695436B1 KR 1020060033766 A KR1020060033766 A KR 1020060033766A KR 20060033766 A KR20060033766 A KR 20060033766A KR 100695436 B1 KR100695436 B1 KR 100695436B1
Authority
KR
South Korea
Prior art keywords
input
signal
operation mode
bank
output
Prior art date
Application number
KR1020060033766A
Other languages
English (en)
Inventor
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060033766A priority Critical patent/KR100695436B1/ko
Priority to US11/647,810 priority patent/US7583557B2/en
Priority to DE102007001075.5A priority patent/DE102007001075B4/de
Priority to TW096100499A priority patent/TWI319881B/zh
Priority to JP2007038476A priority patent/JP5019904B2/ja
Application granted granted Critical
Publication of KR100695436B1 publication Critical patent/KR100695436B1/ko
Priority to CN2007100961032A priority patent/CN101060008B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

본 발명은 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보 통신을 수행하는 멀티 포트 메모리 소자에 있어서 칩의 내부 동작모드를 결정하기 위한 모드 레지스터 셋팅을 규정하기 위한 것으로, 이를 위해 본 발명은 멀티 포트 메모리 소자의 테스트 모드시 내부의 포트를 경유하지 않고 DRAM 테스트를 안정적으로 수행할 수 있는 멀티 포트 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 모드 레지스터 인에이블 신호에 응답하여 다수의 제1 패드를 매개로 병렬로 입력되는 입력신호를 바이패스하여 상기 글로벌 데이터 버스로 전달하는 입력신호 전송부와, 상기 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 상기 입력신호에 따라 정상 동작 모드 또는 테스트 동작 모드로의 진입을 결정하는 모드 레지스터 셋팅부를 구비하는 멀티 포트 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 접근 모드, 병렬 접근 모드, 테스트 모드, 직렬 입/출력 인터페이스, 병렬 입/출력 인터페이스

Description

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및 그의 동작 모드 제어방법{MULTI PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE AND METHOD FOR CONTROLLING OPERATION MODE THEREOF}
도 1은 기출원된 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 2는 도 1에 도시된 뱅크의 내부 구성을 도시한 구성도.
도 3은 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 4는 도 1에 도시된 포트로 입력되는 입력신호의 프레임 형태를 도시한 도면.
도 5는 도 1에 도시된 뱅크 제어부의 구성을 도시한 구성도.
도 6은 도 5에 도시된 스테이트 머신의 구성을 도시한 구성도.
도 7은 포트로부터 뱅크로의 입력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 8은 뱅크로부터 포트로의 출력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 도시한 구성도.
도 10은 MRS(Mode Register Set)를 설정하는 입력신호의 포맷(format)을 도시한 도면.
도 11은 EMRS(Extended MRS)를 설정하는 신호의 포맷을 도시한 도면.
도 12는 도 9에 도시된 멀티 포트 메모리 소자의 동작 모드 제어방법을 설명하기 위하여 도시한 흐름도.
도 13은 도 12에 도시된 멀티 포트 메모리 소자의 동작 모드 제어방법을 설명하기 위한 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
BANK0~BANK7 : 뱅크 PORT0~PORT3 : 포트
BC0~BC7 : 뱅크 제어부 GIO_out, GIO_in : 글로벌 데이터 버스
LIO_Bout, LIO_Bin, LIO_P1, LIO_P2 : 로컬 데이터 버스
Tx : 전송 패드 Rx : 수신 패드
DQ0, DQ1, DQi : 테스트 패드
MUX : 먹스 DEMUX : 디먹스
TB1~TB4 : 3상 버퍼 10 : 메모리 셀 어레이
11 : 행 디코더 12 : 열 디코더
13 : 쓰기 드라이버 14 : 정보 버스 감지 증폭기
41 : 수신부 42 : 송신부
61, 411 : 병렬화부 412, 631 : 명령 생성부
413 : 뱅크 주소 생성부 414 : 뱅크 주소 출력부
415 : 입력유효정보 출력부 62, 521 : 직렬화부
422 : 출력유효정보 입력부 63 : 스테이트 머신
64 : 입력신호 상태 판별부 65 : 뱅크 선택부
66 : 포트 선택부 632 : 입력정보 스트로브 생성부
633 : 행 주소 생성부 634 : 열 주소 생성부
635 : 읽기 정보 파이프 제어부
636 : 정보 출력 제어부 MRS : 모드 레지스터 셋팅부
95 : 테스트 입/출력 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부장치와 다수의 병행(multiple concurrent) 처리를 위해 직렬 입/출력 인터페이스(interface)를 갖는 멀티 포트 메모리 소자(multi-port memory device)의 칩의 내부 동작 모드-정상 동작 및 테스트 모드-를 결정하기 위한 모드 레지스터 셋팅(mode register setting)에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한 다. 즉, 외부 칩셋(chipset)과의 정보(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 정보를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부장치와 정보를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 정보가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 정보를 전송할 수 있어 정보 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 정보를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점 이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 정보 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 구조를 제안한 바 있다.
도 1은 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다. 여기서는, 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16 비트 정보 프레임(16 bit data frame)을 가지며, 64비트 프리-페치(pre-fetch) 동작을 수행하는 메모리 소자를 예로 설명한다.
도 1을 참조하면, 제안된 멀티 포트 메모리 소자는 코어(core) 영역의 중앙부에 행(row) 방향(도면에서는 좌우방향)으로 배치되어 각각 서로 다른 목표(target) 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 다수의 포트(PORT0~PORT3)와, 다수의 포트(PORT0~PORT3)를 경계로 상부와 하부에 각각 일정 개수만큼 행 방향으로 배치된 다수의 뱅크(BANK0~BANK3 및 BANK4~BANK7)와, 코어 영역의 상부에 배치된 다수의 뱅크(BANK0~BANK3)와 포트(PORT0~PORT3) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제1 글로벌 데이터 버스(GIO_out)와, 코어 영역의 하부에 배치된 다수의 뱅크(BANK4~BANK7)와 포트(PORT4~PORT7) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제2 글로벌 데이터 버스(GIO_in)와, 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 다수의 뱅크(BANK0~BANK7) 간에 신호 전송을 제어하기 위한 뱅크 제어부(BC0~BC7)를 구비한다.
도 1에 도시된 멀티 포트 메모리 소자의 각 구성요소를 구체적으로 설명하면 다음과 같다.
8개의 뱅크(BANK0~BANK7) 각각은 도 2에 도시된 바와 같이 N×M(N, M은 자연수)개의 메모리 셀(MC)이 행렬 형태로 배치된 메모리 셀 어레이(10)와, 행/열 라인 별로 메모리 셀을 선택하는 행/열 디코더(11, 12)를 포함하고, 각 뱅크의 내부에는 통상의 DRAM 코어 영역에서 필수적인 정보 버스 감지 증폭기(Data Bus SenseAmplifier, DBSA)(14), 등화기(equalizer, 미도시) 및 쓰기 드라이버(Write Driver, W/D)(13)를 구비한다. 이러한 구성들을 구비한 뱅크(BANK0~BANK7)는 다수 의 포트(PORT0~PORT3)를 경계로 코어 영역을 이분할하여 서로 대칭적으로 상부에 4개의 뱅크(BANK0~BANK3)가 행 방향으로 배치되고, 하부에 나머지 4개의 뱅크(BANK4~BANK7)가 배치된다. 한편, 상기에서 정보 버스는 비트 라인(bit line)으로서 열 라인에 해당한다.
4개의 포트(PORT0~PORT3) 각각은 코어 영역의 중앙부에 배치되며, 독립적으로 모든 뱅크(BANK0~BANK7)에 접근(access)할 수 있도록 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 연결된다. 또한, 도 3에 도시된 바와 같이 수신 패드(Rx)를 매개로 외부 장치(응용 소자)로부터 입력되는 입력신호와 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 출력되는 출력신호가 동시에 전달될 수 있도록 수신 패드(Rx)로부터 상기 입력신호를 수신하는 수신부(41)와 상기 출력신호를 전송 패드(Tx)를 매개로 외부 장치로 송신하는 송신부(42)를 독립적으로 구비한다.
수신부(41)는 외부 장치로부터 수신 패드(Rx)를 통해 직렬로 입력되는 20비트 프레임의 입력신호를 병렬화하여 DRAM 동작에 유효한 26비트의 유효신호로 변환하여 출력한다. 여기서, 26비트의 유효신호는 8비트의 포트/뱅크 선택(port/bank select) 신호(Pi_BK<0:7>)(여기서, 'i'는 포트 수에 대응되는 자연수로서, '0~3'이 됨)와, 18비트의 입력유효정보신호(Pi_RX<0:17>)(여기서, i는 0~3)로 이루어진다. 또한, 18비트의 입력유효정보신호(Pi_RX<0:17>)는 1개의 명령 플래그(command flag) 신호와, 1개의 RAS/DM(Row Address Strobe/Data Mask)와, 16비트의 명령/주소/정보(command/address/data)신호로 이루어진다. 이때, 16비트의 명령/주소/정보 신호는 16비트의 신호가 명령으로 인식될 수도 있고, 주소로 인식될 수도 있으며, 정보로 인식될 수 있음을 의미한다.
한편, 신호 전송을 위한 프로토콜(protocol)의 형태로서 입력신호의 프레임 형태(frame format)가 도 4에 도시되었다. 도 4에서 (a)는 기본 프레임 형태이고, (b)는 쓰기 명령 프레임 형태이고, (c)는 쓰기 정보 프레임 형태이고, (d)는 읽기 명령 프레임 형태이고, (e)는 읽기 정보 프레임 형태이며, (f)는 명령 프레임 형태이다.
일례로 도 4의 (b) 및 (c)에 도시된 쓰기 명령/정보 프레임을 설명하면 다음과 같다.
도 4의 (b)에 도시된 바와 같이, 쓰기 명령 프레임 형태는 20비트 단위의 직렬화된 신호로서 외부 장치로부터 입력되며, 각 비트 중 19 및 18번째 비트(PHY)는 물리적 링크 코딩(physical link coding)비트에 해당하고, 그 다음 17번째 비트 'CMD', 16~14번째 비트는 각각 'ACT'(active), 'WT'(write), 'PCG'(precharge)에 해당하는 신호로서, 'ACT'는 내부 활성화 신호이고, 'WT'는 내부 쓰기 명령 신호이며, 'PCG'는 내부 비활성화 신호를 나타낸다. 예컨대, 정상(normal)적인 쓰기 동작시에는 17~14번째 비트가 '1010'이 되고, 자동-프리챠지(auto-precharge)를 갖는 쓰기 동작시에는 '1011'이 된다. 또한, 13~10번째 비트(UDM)는 4 클럭(clock)에 걸쳐서 인가되는 쓰기 정보의 상위 바이트 쓰기 정보 마스크(upper-byte write data mask) 신호로 사용된다. 또한 9~6번째 비트(BANK)는 쓰기 동작시 정보가 쓰여지는 뱅크 정보를 가리키며, 5~0번째 비트(COLUMN ADDRESS)는 열 주소(column address) 를 나타낸다.
한편, 도 4의 (c)에 도시된 쓰기 정보 프레임은 (b)에 도시된 쓰기 명령 프레임이 입력된 후 16비트 쓰기 정보가 4 클럭에 걸쳐서 입력된다. 쓰기 정보 프레임 형태에서 17번째 비트(CMD)는 논리 로우(LOW, '0')가 되어야 하고, 16번째 비트(LDM)는 입력되는 정보의 하위 바이트 쓰기 정보 마스크(lower-byte write data mask) 신호를 의미하며, 15~8번째 비트(UPPER BYTE)와 7~0번째 비트(LOWER BYTE)는 각각 쓰기 정보의 상위 바이트와 하위 바이트를 의미한다.
상기한 동작을 구현하기 위한 일례로 수신부(41)의 구성을 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 수신부(41)는 병렬화부(parallelizer)(411)와, 명령 생성부(412)와, 뱅크 주소 생성부(413)와, 뱅크 주소 출력부(414)와, 입력유효정보 출력부(415)를 구비한다.
병렬화부(411)는 외부 장치로부터 수신 패드(Rx)를 매개로 직렬 신호로 입력되는 20비트(1 프레임)의 입력신호를 입력받아 20비트의 병렬 신호로 변환하여 출력한다.
명령 생성부(412)는 병렬화부(411)로부터 출력되는 20비트 프레임의 입력신호의 비트 중 17번째 비트(명령 플래그 비트)를 이용하여 입력신호가 어떤 동작을 수행하기 위한 신호인지를 판단한다. 즉, 도 4에 도시된 프레임에서 17번째 비트가 '0'인 경우 쓰기(write) 동작을 수행하기 위한 신호로 판단하고, '1'인 경우 읽기(read) 동작을 수행하기 위한 신호로 판단한다. 또한, 명령 생성부(412)는 입력 신호의 비트 중 뱅크 정보로 활용되는 비트들-여기서는, 8개의 뱅크이므로 3비트가 사용되며, 도 4에서 프레임 페이로드(FRAME PAYLOAD)에 포함되는 비트들 중에 포함-을 출력한다.
뱅크 주소 생성부(413)는 명령 생성부(412)로부터 뱅크(BANK0~BANK7) 중 해당 뱅크를 선택하기 위한 선택 정보로 활용되는 비트들(여기서는 3비트)을 입력받고, 8비트의 뱅크 주소를 생성하여 출력한다. 이를 위해, 뱅크 주소 생성부(413)는 3비트의 입력신호를 입력받아 8비트의 출력신호를 출력하는 3×8 디코더(decoder)로 구성된다.
뱅크 주소 출력부(414)는 뱅크 주소 생성부(413)로부터 뱅크 주소를 입력받고, 뱅크 주소에 대응되는 8비트의 뱅크 선택 신호(Pi_BK<0:7>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 뱅크 주소 출력부(414)는 다수의 출력 드라이버(driver)로 구성되며, 출력 드라이버는 공지된 모든 출력 드라이버를 포함한다.
입력유효정보 출력부(415)는 병렬화부(411)를 매개로 입력되는 18비트의 유효정보신호(Pi_RX<0:17>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 입력유효정보 출력부(415)는 뱅크 주소 출력부(414)와 마찬가지로 다수의 출력 드라이버로 구성된다.
송신부(42)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 병렬로 입력되는 출력유효정보신호(Pi_data<0:15>)(여기서, i는 0~3)를 직렬화하여 송신 패드(Tx)로 출력한다.
이를 위해, 송신부(42)는 직렬화부(serializer)(421)와, 출력유효정보 입력부(422)를 구비한다.
출력유효정보 입력부(422)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 16비트의 출력유효정보신호(Pi_data<0:15>)를 병렬로 입력받고, 명령 생성부(412)의 제어(쓰기 또는 읽기 동작에 따른 정보신호 입출력 제어)에 응답하여 출력유효정보 신호(Pi_data<0:15>)를 전송 프로토콜에 맞도록 패킷(packet)화한 후 20비트 프레임을 갖는 출력신호를 생성하여 출력한다. 이를 위해 출력유효정보 입력부(422)는 다수의 입력 드라이버로 구성된다.
직렬화부(421)는 출력유효정보 입력부(422)로부터 병렬로 입력되는 20비트 출력신호를 직렬화하고, 직렬화된 20비트의 출력신호를 순차적으로 송신 패드(Tx)로 출력한다.
한편, 제1 글로벌 데이터 버스(GIO_out)는 각 뱅크(BANK0~BANK7)로부터 입력되는 출력유효정보신호(Pi_data<0:15>)를 병렬로 각 포트(PORT0~PORT3)로 독립적으로 전달하기 위하여 총 64비트(16(정보 비트 수)×4(포트 수)비트)의 버스로 이루어진다.
제2 글로벌 데이터 버스(GIO_in)는 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 신호(18비트의 입력유효정보신호와 8비트의 뱅크 선택 신호 포함)를 병렬로 각 뱅크(BANK0~BANK7)로 독립적으로 전달하기 위하여 총 104개(26(정보 비트 수)×4(포트 수)개)의 버스로 이루어진다.
이러한 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)는 각 뱅크 제어 부(BC0~BC7) 또는 각 포트(PORT0~PORT3)와 신호 전송을 하기 위하여 로컬 데이터 버스(local data bus)와 연결된다. 로컬 데이터 버스(local data bus)는 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)를 각 뱅크 제어부(BC0~BC7)와 각 포트(PORT0~PORT3)와 연결시킨다. 여기서는 연결시키는 대상에 따라 설명의 편의를 위해 제1 내지 제4 로컬 데이터 버스(LIO_Bout, LIO_Bin, LIO_P1, LIO_P2)로 구분하여 설명하였다.
한편, 뱅크 제어부(BC0~BC7) 각각은 각 뱅크(BANK0~BANK7)를 담당하기 위하여 각 뱅크마다 하나씩 설치되고, 해당 뱅크(담당 뱅크)와 각 포트(PORT0~PORT3) 간의 신호 전송을 담당한다. 이를 위해 도 5에 도시된 바와 같이 뱅크 제어부(BC0~BC7) 각각은 병렬화부(61)와, 직렬화부(62)와, 스테이트 머신(state machine)(63)과, 입력신호 상태 판별부(64)와, 뱅크 선택부(65)와, 포트 선택부(66)를 구비한다.
먼저, 뱅크 선택부(65)는 포트/뱅크 선택신호(P/B_select)에 응답하여 다수의 포트(PORT0~PORT3)로부터 각각 독립적으로 입력되는 입력유효정보신호(Pi_RX<0:17>) 중 담당하는 해당 뱅크로 입력되어야 할 신호만을 선택하여 해당 뱅크로 전달하는 기능을 수행한다. 이러한 동작을 수행하는 이유는 모든 포트(PORT0~PORT3)로부터 제2 글로벌 데이터 버스(GIO_in)를 매개로 동시에 입력유효정보신호(Pi_RX<0:17>)가 입력될 수 있기 때문이다. 이때, 포트/뱅크 선택신호(P/B_select)는 도 3에 도시된 뱅크(BANK0~BANK3)의 뱅크 주소 출력부(414)의 뱅크 선택 신호(Pi_BK<0:7>)를 포함한다. 이러한 뱅크 선택부(65)는 제1 글로벌 데이 터 버스(GIO_in)를 매개로 포트(PORT0~PORT3)로부터 각각 입력되는 18비트의 입력유효정보신호(Pi_RX<0:17>)와, 뱅크를 선택하기 위한 포트/뱅크 선택신호(Pi_BK<0:7>)를 포함하여 총 26비트의 신호를 입력받아 18비트의 뱅크 유효정보신호(BRX<0:17>)를 출력한다.
뱅크 선택부(65)로부터 출력되는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 16비트는 정보, 주소 또는 뱅크의 상태결정신호(명령신호)로 사용되고, 1비트의 신호는 활성화 플래그 신호(ACTIVE Flag)로 사용되며, 나머지 1비트의 신호는 16비트의 신호가 정보신호인지 아닌지(주소 또는 명령신호)를 판별하는 명령 플래그 신호로 사용된다. 여기서는 일례로 'BRX<17>"를 명령 플래그 신호로 사용하고, 'BRX<16>'을 활성화 플래그 신호로 사용한다. 여기서, 명령 플래그 신호(BRX<17>)는 스테이트 머신(63)의 인에이블(enable) 신호로 사용되며, 활성화 플래그 신호(ACTIVE Flag)는 DRAM 소자에서 동작신호로 사용되는 RAS/DM 신호로 사용된다. 참고로, 'RAS'는 DRAM 전체를 제어하는 칩 인에이블(chip enable) 신호로서, DRAM 동작의 초기 신호이다.
입력신호 상태 판별부(64)는 뱅크 선택부(65)로부터 18개의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 입력받은 18비트의 뱅크 유효정보신호(BRX<0:17>)가 정보, 주소 또는 명령신호인지를 판별한다. 구체적으로, 입력신호 상태 판별부(64)는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 명령 플래그 신호(BRX<17>)의 상태(status)('0' 또는 '1')를 보고, 17번째 비트(BRX<16>)를 제외한 나머지 16비트의 신호(BRX<0:15>)가 정보, 주소 또는 명령신호인지를 판별하게 된다. 이때, 명령 플래그 신호(BRX<17>)의 상태에 따라 나머지 16비트의 신호(BRX<0:15>)가 정보신호가 아닌 것으로 판명되면, 18개의 신호(BRX<0:17>)를 스테이트 머신(63)으로 출력한다. 그렇지 않고, 정보신호인 경우 16비트의 신호(BRX<0:15>)를 병렬화부(61)로 출력한다.
스테이트 머신(63)은 입력신호 상태 판별부(64)로부터 전송된 18비트의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 이 신호를 이용하여 DRAM의 동작을 제어하는 주소/명령신호(add/con)를 출력한다. 여기서, 주소/명령신호(add/con)는 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호와, 행 주소(XADD), 열 주소(YADD) 등의 내부 주소 신호와, 입력정보 스트로브(strobe) 신호(DSTROBE16<0:3>, DSTROBE64), 제어신호(DRVEN_P<0:3>), 파이프 입력 스트로브(pipe in strobe) 신호(PINSTROBE) 및 파이프 출력 제어신호(POUT<0:3>) 등의 내부 제어신호를 생성하여 출력한다.
상기에서 설명한 동작을 갖는 스테이트 머신(63)의 구성의 일례가 도 6에 도시되었다. 도 6에 도시된 바와 같이, 스테이트 머신(63)은 명령 생성부(631)와, 입력정보 스트로브(strobe) 생성부(632)와, 행 주소 생성부(632)와, 열 주소 생성부(634)와, 읽기 정보 파이프(pipe) 제어부(235)와, 정보 출력 제어부(236)를 구비한다.
명령 생성부(631)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'에 응답하여 인에이블되고, 다른 비트들(BRX<0:15>)을 디코딩(decoding) 하여 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호를 생성한다. 이러한 명령 생성부(631)는 'n'(자연수)개의 디지털(digital) 신호를 입력받아 2n 개의 디지털 신호를 생성하는 디코더로 이루어진다.
입력정보 스토로브 생성부(632)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'와 쓰기 명령 신호(WRITE)에 응답하여 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)를 생성한다. 여기서, 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)는 병렬화부(61)의 동작을 제어하는 제어신호로 사용된다.
행 주소 생성부(633)는 내부 활성화 명령 신호(ACT)에 응답(동기)하여 뱅크 유효정보신호(BRX<0:m>)(여기서, m은 자연수)를 행 주소(XADD<0:m>)로 생성하여 출력한다.
열 주소 생성부(634)는 쓰기 명령 신호(WRITE)와 읽기 명령 신호(READ)에 응답하여 뱅크 유효정보신호(BRX<0:n>)(여기서, n은 자연수)를 열 주소(YADD<0:n>)로 생성하여 출력한다.
읽기정보 파이프 제어부(635)는 읽기 명령 신호(READ)에 응답하여 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)를 생성하여 출력한다.
정보출력 제어부(636)는 읽기 명령 신호(READ)에 응답하여 뱅크 선택 신 호(Pi_BK<0:7>)-동도면에서는 일례로 뱅크(BANK0)를 선택하기 위한 신호로 특정하여 'BK0_P<0:3>'으로 표시-를 이용하여 제어신호(DRVEN_P<0:3>)를 생성하여 출력한다. 여기서, 제어신호(DRVEN_P<0:3>)는 포트 선택부(66)의 동작을 제어하기 위한 제어신호로 사용된다.
한편, 병렬화부(61)는 신호 상태 판별부(64)로부터 전송된 뱅크 유효정보신호(BRX<0:15>)를 병렬화하여 64비트의 병렬화된 신호를 출력한다. 즉, 입력신호 상태 판별부(64)로부터 전송된 신호(BRX<0:15>)는 이미 병렬화된 신호 형태로 입력되지만, 뱅크(BANK0~BANK7)의 메모리 셀 영역에서 64비트로 정보를 처리(쓰기 또는 읽기 동작 수행)하기 때문에 16비트 정보를 64비트 정보로 변환시켜야할 필요가 있다.
직렬화부(62)는 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)에 응답하여 뱅크의 정보버스와 연결된 64개의 정보 버스 감지 증폭기(DBSA)(14)로부터 출력되는 64비트의 정보신호를 16비트의 정보신호(DO<0:15>)로 직렬화하여 출력한다.
한편, 도 5에 도시된 바와 같이, 포트 선택부(66)는 직렬화부(62)로부터 16비트씩 출력되는 정보신호(DO<0:15>)를 순차적으로 입력받고, 포트/뱅크 선택 신호(P/B_select)에 의해 선택된 포트로 출력 유효정보신호(Pi_data<0:15>)를 출력한다.
이러한 포트 선택부(66)는 디먹스(DEMUX)로 이루어지며, 각각의 디먹스(DEMUX)는 모든 포트(PORT0~PORT3)와 독립적으로 신호전송을 수행할 수 있도록 각 포트(PORT0~PORT3)별로 할당되어 있다. 또한, 각각의 디먹스(DEMUX)는 16비트 정보신호(DO<0:15>)를 처리하기 위하여 16개의 드라이버로 이루어진다.
드라이버 각각은 각 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로 출력되는 신호는 제1 글로벌 데이터 버스(GIO_out)를 매개로 모든 뱅크(BANK0~BANK7)가 공유하도록 되어 있으므로 다른 뱅크에 영향을 주지 않도록 하기 위하여 3상 버퍼(tri-state buffer)로 이루어지는 것이 바람직하다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 동작을 살펴본다.
도 7은 포트(PORT0~PORT3)로부터 뱅크(BANK0~BANK7)로의 신호(Pi_BK<0:7>, Pi_Rx<0:17>) 경로를 설명하기 위하여 도시한 도면이고, 도 8은 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로의 신호(Pi_data<0:15>) 경로를 설명하기 위하여 도시한 도면이다. 한편, 도 7에서 'BKj_P<0:3>'(여기서, j는 0~7)는 뱅크 선택 신호, 'Pi_BK<0:7>'와 동일 신호로서 설명의 편의를 위해 그 표시를 달리하였다.
먼저, 포트(PORT0)로부터 뱅크(BANK1)로의 입력신호 경로를 설명하기로 한다.
도 7을 참조하면, 외부 장치로부터 수신 패드(Rx)를 통해 포트(PORT0)로 18비트의 입력신호(물리적 링크 코딩 비트 제외)가 직렬로 입력되면, 포트(PORT0)는 18비트의 입력신호를 26비트의 유효한 신호로 변환하여 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 제2 글로벌 데이터 버스(GIO_in)는 제2 로컬 데이터 버스(LIO_Bin)(도 1참조)를 통해 뱅크(BANK1) 뿐만 아니라, 나머지 뱅 크(BANK0, BANK2~BANK7)와 연결된 상태이기 때문에 26비트 유효신호는 제2 로컬 데이터 버스(LIO_Bin)를 통해 모든 뱅크(BANK0~BANK7)의 뱅크 선택부(65)(도 5참조)로 전달된다.
포트(PORT0)로부터 전달되는 26비트 유효신호, 특히 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK1)로만 전달되어야 할 신호이기 때문에 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 전달되는 것을 차단하여야할 필요가 있다. 이처럼, 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 입력유효정보신호(P0_RX<0:17>)가 전달되는 것을 차단하기 위한 신호로서 뱅크 선택 신호(P0_BK<0:7>)가 사용된다.
뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 포트(PORT0)로부터 제공되는 26비트 유효신호를 구성한다. 이러한 뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 제2 글로벌 데이터 버스(GIO_in)를 매개로 뱅크(BANK1)의 뱅크 선택부(65), 예컨대 먹스로 입력되어 동작을 제어한다.
뱅크(BANK1)의 입력신호 전송을 담당하는 뱅크 선택부(65)는 뱅크 선택 신호(P0_BK<0:7>), 즉 'BK1_P<0:3>'에 의해 동작(인에이블)되어 제2 글로벌 데이터 버스(GIO_in)를 매개로 입력되는 입력유효정보신호(P0_RX<0:17>)를 수신하여 뱅크(BANK1)로 전달하게 된다. 이때, 나머지 뱅크 선택 신호(BK0_P<0:3>, BK2_P<0:3>~BK7_P<0:3>)는 비활성화(논리 하이 또는 논리 로우 상태)되기 때문에 나머지 뱅크(BANK0, BANK2~BANK7)의 뱅크 선택부(65)는 동작(인에이블)되지 않게 되어 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK0, BANK2~BANK7)로 전달되지 않게 된다.
다음으로, 뱅크(BANK1)으로부터 포트(PORT0)로의 출력신호 경로를 설명하기로 한다.
도 8을 참조하면, 뱅크(BANK1)로부터 출력되는 64비트의 정보신호는 뱅크 제어부(BC1)의 직렬화부(62)를 통해 16비트 정보신호(DO<0:15>)로 직렬화되어 포트 선택부(66), 예컨대 디먹스로 출력된다. 디먹스는 제어신호(DRVEN_P<0:3>) 중 활성화된 제어신호(DRVEN_P<0>)에 응답하여 정보신호(DO<0:15>)를 출력유효정보신호(P0_data<0:15>)로 하여 제1 글로벌 데이터 버스(GIO_out)로 실어 보낸다.
제1 글로벌 데이터 버스(GIO_out)로 전달된 출력유효정보신호(P0_data<0:15>)는 제3 로컬 데이터 버스(LIO_P1)를 매개로 하여 포트(PORT0)로 전달된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 읽기 동작을 설명하기로 한다. 여기서, 정상적인 읽기 동작은 해당 뱅크의 특정 주소로부터 정보를 가져오는 동작이다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 읽기 동작에 해당하는 입력신호(도 4의 (d) 및 (e) 참조)가 직렬로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 입력신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버 스(GIO_in)을 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)를 이용하여 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 활성화하고, 활성화된 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 읽기 정보 파이프 제어부(635)를 통해 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)를 활성화하고, 정보 출력 제어부(636)를 통해 제어신호(DRVEN_P)를 활성화하여 출력한다.
뱅크 제어부(BC1)로부터 입력되는 읽기 명령 신호(READ)에 응답하여 해당 열 주소(YADD)에 따라 뱅크(BANK1)로부터 64개의 정보가 정보 라인을 매개로 정보 버스 감지 증폭기(DBSA)(여기서는 64개)를 통해 각각 증폭되어 직렬화부(62)로 출력된다.
직렬화부(62)로 입력된 64비트 출력신호는 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)에 응답하여 16비트로 직렬화되어 출력된다. 즉, 직렬화부(62)는 64비트 출력신호가 입력되면 이 신호를 16비트씩 4단위의 직렬화된 신호로 변환 및 임시 저장한 후 순차적으로 16비트씩 포트 선택부(66)로 출력한다.
포트 선택부(66)는 직렬화부(62)로부터 입력된 정보신호(DO<0:15>)를 제어신호(DRVEN_P<0:3>)-제어신호(DRVEN_P<0:3>)는 도 5에 도시된 바와 같이 뱅크 선택 신호(BK0_P<0:3>)에 대응되는 신호-에 응답하여 제1 글로벌 데이터 버스(GIO_out)를 매개로 선택된 포트(PORT0)로 16비트씩 출력유효정보신호(P0_data<0:15>)를 순차적으로 출력하게 된다.
포트(PORT0)는 도 3에 도시된 바와 같이 제1 글로벌 데이터 버스(GIO_out)를 통해 순차적으로 16비트씩 출력된 출력유효정보신호(P0_data<0:15>)를 병렬로 입력받은 후 직렬화부(421)를 통해 직렬화하여 송신 패드(Tx)를 통해 해당 외부 장치로 송신하게 된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 쓰기 동작을 설명하기로 한다. 여기서, 정상적인 쓰기 동작은 행당 뱅크의 특정 주소로부터 정보를 가져오는 동작으로서, 수신 패드(Rx)로부터 4 프레임의 입력신호를 입력받게 된다. 이 때, 첫 번째 프레임은 명령신호(이하, 명령 프레임이라 함)(도 4의 (b) 참조)에 해당하고, 나머지 3개의 프레임은 정보신호(이하, 정보 프레임이라 함)(도 4의 (c) 참조)에 해당하는 것으로서 각각 16비트씩 총 64비트가 된다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 쓰기 동작에 해당하는 명령 프레임과 정보 프레임이 연속적으로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 각 프레임 신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)를 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)(명령 프레임 신호에 해당)를 이용하여 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRITE)를 활성화하고, 뱅크 유효정보신호(BRX<17>)에 응답하여 활성화된 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRTE)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 입력 정보 스트로브 생성부(632)를 통해 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE16<0:3>)를 활성화하여 출력한다.
이런 상태에서, 연속적으로 들어오는 나머지 정보 프레임(3개의 프레임) 신호의 입력유효정보신호(P0_RX<0:17>) 중 유효정보신호에 해당하는 16비트의 뱅크 유효정보신호(BRX<0:15>)를 병렬화부(61)(도 6참조)를 통해 64비트(16×4)로 병렬화된 후 동시에 쓰기 드라이버(W/D)를 통해 뱅크(BANK1)의 메모리 셀 어레이(10)에 쓰여지게 된다.
상기에서 설명한 바와 같이, 쓰기 동작시 하나의 뱅크로 4개의 프레임(명령 프레임 및 정보 프레임 포함)의 신호가 연속적으로 입력되면 64개의 정보가 동시에 메모리 셀에 쓰여지게 되는데, 4개의 프레임이 모두 입력되기도 전에 다른 명령이 수행되면(인터럽트(interrupt) 동작), 그때까지 들어온 정보만을 메모리 셀에 쓰게 된다.
그러나, 이러한 구조를 갖는 멀티 포트 메모리 소자는 외부 장치와 직렬 입/출력 인터페이스 방식으로 정보 통신을 수행하기 때문에 일반적인 범용 DRAM에서와 같이 명령 핀과 주소 핀을 통해 병렬로 입력되는 명령신호와 주소신호의 조합으로 내부의 카스 레이턴시(cas latency)나 버스트 렝쓰(burst length)와 같은 칩 내부의 레지스터(register)를 셋팅(setting)하여 칩의 동작 모드를 결정하기 위한 모드 레지스터 셋팅(mode register setting)을 처리하는 규정이 제안되어 있지 않고 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 다음과 같은 목적들이 있다.
첫째, 본 발명은 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보 통신을 수행하는 멀티 포트 메모리 소자에 있어서 칩의 내부 동작모드를 결정하기 위한 모드 레지스터 셋팅을 규정하는데 그 목적이 있다.
둘째, 본 발명은 정상 동작 모드시 프레임 단위의 프로토콜 방식으로 정보를 처리하는 직렬 접속 모드(Serial Access Mode)와, DRAM 코아 테스트 모드시 병렬 접속 모드(Parallel Access Mode)로 진입하기 위한 모드 레지스터 셋팅을 규정하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 글 로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 모드 레지스터 인에이블 신호에 응답하여 다수의 제1 패드를 매개로 병렬로 입력되는 입력신호를 바이패스하여 상기 글로벌 데이터 버스로 전달하는 입력신호 전송부와, 상기 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 상기 입력신호에 따라 정상 동작 모드 또는 테스트 동작 모드로의 진입을 결정하는 모드 레지스터 셋팅부를 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 직렬 입/출력 인터페이스와 병렬 입/출력 인터페이스로 외부 장치와의 정보 통신을 수행하도록 멀티 인터페이스 지원하는 멀티 포트 메모리 소자의 동작 모드 제어방법에 있어서, 모드 레지스터 인에이블 신호에 응답하여 상기 병렬 입/출력 인터페이스로 입력신호를 입력받고, 상기 입력신호에 따라 정상 동작 모드와 테스트 동작 모드 중 어느 하나의 동작 모드로의 진입을 결정하는 멀티 포트 메모리 소자의 동작 모드 제어방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 직렬 입/출력 인터페이스와 병렬 입/출력 인터페이스로 외부 장치와의 정보 통신을 수행하도록 멀티 인터페이스를 지원하는 멀티 포트 메모리 소자의 동작 모드 제어방법에 있어서, 모드 레지스터 인에이블 신호에 응답하여 상기 병렬 입/출력 인터페이스로 입력신호를 입력받는 단계와, 상기 입력신호에 따라 정상 동작 모드와 테스트 동작 모드 중 어느 하나의 동작 모드로의 진입을 결정하는 단계와, 상기 테스트 동작 모드로 진입하는 경우 상기 병렬 입/출력 인터페이스로 상기 테스트 동작을 수 행하고, 상기 정상 동작 모드로 진입하는 경우 상기 직렬 입/출력 인터페이스로 전환하여 정상 동작을 수행하는 단계를 포함하는 멀티 포트 메모리 소자의 동작 모드 제어방법을 제공한다.
본 발명은 도 1 내지 도 8을 통해 설명한 바와 같이 정상 동작 모드시 포트를 이용하여 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보 통신을 수행하도록 설계된 멀티 포트 메모리 소자에서 내부 동작모드를 결정하는 모드 레지스터 셋팅시에는 병렬 입/출력 인터페이스 방식으로 정보를 입력받아 내부 동작모드를 결정하도록 설계한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 구성도이다. 여기서는 4개의 포트와 8개의 뱅크를 구비한 멀티 메모리 소자를 일례로 설명하기로 하며, 포트의 수와 뱅크의 수는 적절히 변경될 수 있다.
도 9를 참조하면, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 모드 레지스터 인에이블(mode register enable) 신호(MREb)에 응답하여 각 1비트씩 병렬 로 송수신 패드(TX0~TX3, RX0~RX3)-정상 동작 모드시 직렬 입/출력 인터페이스 방식을 제공하는 외부 패드-를 통해 포트(PORT0~PORT3)로 각각 입력되는 입력신호-내부 동작모드를 결정하기 위한 신호-를 바이패스(bypass)시켜 제1 글로벌 데이터 버스(GIO_in)로 전달하는 입력신호 전송부(91~94)와, 모드 레지스터 인에이블 신호(MREb)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실려 보내진 입력신호를 이용하여 내부 동작 모드를 설정하는 모드 레지스터 셋팅부(Mode Register Set, MRS)를 구비한다.
입력신호 전송부(91~94)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 DRAM 소자가 직렬 입/출력 인터페이스 방식에서 병렬 입/출력 인터페이스 방식으로 전환되면 각 송수신 패드(TX0~TX3, RX0~RX3)로 각각 1비트씩 입력되는 입력신호를 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 입력신호 전송부(91~94)는 제1 글로벌 데이터 버스(GIO_in) 중 포트(PORT0)에 할당된 버스-도면상에서는 제1 글로벌 데이터 버스(GI0_in) 중 첫 번째 버스에 해당-로 실어 보낸다.
한편, 입력신호 전송부(91~94)는 동도면에서와 같이 각 포트(PORT0~PORT3) 당 하나씩 총 4개가 설치되어 각각 4비트씩 테스트 신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내도록 구성되어 있으나, 이는 일례로서 1개만 설치되어 각 송수신 패드(TX0~TX3, RX0~RX3)로 입력되는 입력신호를 입력받아 제1 글로벌 데이터 버스(GIO_in)로 실어 보낼 수도 있다. 이러한 동작을 구현하기 위한 입력신호 전송부(91~94) 각각은 송수신 패드(TX0~TX3, RX0~RX3)로부터 입력신호를 입력받기 위한 입력 드라이버(미도시)와, 상기 입력 드라이버를 통해 입력된 입력신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내기 위한 출력 드라이버(미도시)로 이루어질 수 있으며, 상기 입력 드라이버와 상기 출력 드라이버 사이에 버퍼(buffer)가 더 구비될 수도 있다.
모드 레지스터 셋팅부(MRS)는 모드 레지스터 인에이블 신호(MREb)에 따라 현재 DRAM 소자가 직렬 입/출력 인터페이스 방식 모드로 진입할 건지 병렬 입/출력 인터페이스 방식 모드로 진입할 건지를 결정하게 된다. 예컨대, 모드 레지스터 셋팅부(MRS)는 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태로 입력되는 경우 DRAM 소자를 입/출력 인터페이스를 병렬 입/출력 인터페이스 방식으로 전환시킨다.
또한, 모드 레지스터 셋팅부(MRS)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 입력신호 전송부(91~94)로부터 바이패스되어 제1 글로벌 데이터 버스(GIO_in)로 실려 보내진 입력신호를 입력받고, 입력받은 입력신호에 따라 정상 동작 모드를 위해 DRAM 소자를 직렬 접속 모드(Serial Access Mode)로 진입시킬 건지, DRAM 코아 테스트 모드를 위해 병렬 접속 모드(Parallel Access Mode)로 진입시킬 건지를 결정한다.
이하, 도 10을 참조하여 모드 레지스터 셋팅부(MRS)가 동작모드를 설정하는 일례를 설명하기로 한다. 여기서, 도 10은 입력신호의 병렬 프레임을 도시한 도면이다.
도 10을 참조하면, 모드 레지스터 셋팅부(MRS)는 모드 레지스터 인에이블 신 호(MREb)가 논리 로우 상태로 입력되면 제1 글로벌 데이터 버스(GIO_in)로부터 입력받은 입력신호를 유효화-입력신호를 내부 동작모드를 결정하는 명령신호로 사용-한다.
입력신호의 각 비트는 하기의 표1 내지 표3과 같이 각 동작모드를 정의하는데 사용된다.
A0(RX0+) 직접(direct) DRAM 코아 테스트 모드
L D(Disable)
H E(Enable)
A4(RX1+) 내부 카스 지연(internal CAS latency)
L CL4(4-클럭 지연)
H CL3(3-클럭 지연)
A5(RX1-) A6(TX1+) 정보 전송 타입(tata transfer type)
L L QDR0(Quadruple Data Rate 0)
L H QDR1(Quadruple Data Rate 1)
H L DDR(Double Data Rate)
H H SDR(Single Data Rate)
상기 표1에 나타난 바와 같이, 모드 레지스터 셋팅부(MRS)는 입력신호의 최하위 비트인 'A0'의 상태에 따라 DRAM 소자를 직렬 접속 모드로 진입시킬 건지, 직접 DRAM 코아 테스트 모드를 위해 병렬 접속 모드로 진입시킬 건지를 결정하게 된다.
예컨대, 하기 표1에 나타낸 바와 같이 모드 레지스터 셋팅부(MRS)는 'A0'가 논리 하이이면 병렬 접속 모드로 진입시키고, 논리 로우이면 직렬 접속 모드로 진입시킨다.
한편, 상기 표2에서 입력신호의 비트 중 'A4'는 카스 지연(CAS latency)-메모리 셀로부터 유효한 정보가 출력되는 시간을 기다리기 위한 지연시간-에 해당하는 비트로서, 논리 로우(L)인 경우 4-클럭(clock) 지연을 의미하고, 논리 하이(H)인 경우 3-클럭(clock) 지연을 의미한다. 또한, 상기 표3에서 입력신호의 비트 중 'A5', 'A6'는 정보 전송 형태(Data Transfer Type, DTT)-QDR0, QDD1, DDR, SDR-를 결정하는 비트이다. 여기서, 정보 전송 형태(DTT)는 DRAM 코아 테스트 모드시 정보 입출력 패드(DQ0~DQ3)를 통해 입출력되는 정보의 전송에 관한 것으로서, 2개의 내부 클럭의 상승 에지 및/또는 하강 에지 중 적어도 어느 하나에 동기시켜 정보를 입출력하게 된다.
이외, 입력신호 비트 중 'A2', 'A3'는 DRAM 코아 테스트 모드시 2개의 모니터(monitor) 중 어느 하나를 선택하기 위한 비트로서, 논리 하이일 때 해당 모니터가 선택된다. 'A1'는 로직 검사(logic check)를 위한 비트로서 논리 하이일 때 인에이블되게 된다.
한편, 도 10에서 'MO~M3'는 송수신 패드(TX0~TX3, RX0~RX3)를 제외한 별도의 패드를 통해 입력된다. 'M0~M3'는 뱅크정보신호로서, DRAM 코아 테스트 모드시 뱅크(BANK0~BANK7)를 선택하기 위한 신호로 사용되는 바, 모드 레지스터 셋팅부(MRS)는 'MO~M3'를 4×8 디코더(decoder)를 통해 디코딩(decoding)하여 8개의 뱅크선택신호를 생성한다.
또한, 'M0~M3'는 DRAM 코아 테스트 모드에서의 모드 레지스터 셋팅과 정상 동작 모드에서의 EMRS(Extended MRS) 등을 결정하기 위한 신호로 사용된다. 예컨대, 'M0~M3'가 모두 논리 로우(L, L, L)이면 DRAM 코아 테스트 모드에서의 모드 레지스터 셋팅에 해당하고, 그 이외의 경우에는 정상 동작 모드에서의 EMRS에 해당한다.
도 11은 EMRS를 설정하는 신호의 포맷(format)을 도시한 도면으로서, 도 11에 도시된 바와 같이, EMRS는 일례로 EMRS1, EMRS2, EMRS3로 분류되며, 이들은 'M0~M3'에 의해 선택된다. EMRS1는 DLL(Delay Loop Lock) EMRS에 해당하는 것으로, 'M0~M3'가 논리 로우/로우/하이(L, L, H)이면 설정된다. EMRS2는 SerDes(Serial Deserial)-도 3에 도시된 포트의 직렬화부와 병렬화부를 포함- EMRS에 해당하는 것으로, 'M0~M3'가 논리 로우/하이/로우(L, H, L)이면 설정된다. EMRS3는 PLL(Phase Loop Lock) EMRS에 해당하는 것으로 'M0~M3'가 논리 로우/하이/하이(L, H, H)이면 설정된다. 이러한 EMRS 셋업(setup)은 병렬 접근 모드의 직접 DRAM 코아 테스트 모드에서는 실제로 필요한 부분은 아니다. 그러나, 실제 직접 DRAM 코아 테스트 모드시 EMRS 셋업을 한다고 하더라도, 실제 직접 DRAM 코아 테스트 모드시에는 영향을 주지 않는다.
한편, 상기에서 설명한 바와 같이 모드 레지스터 셋팅부(MRS)는 도 10에 도시된 입력신호의 최하위 비트 'A0'의 상태에 따라 DRAM 소자를 직렬 접속 모드로 진입시킬 건지, DRAM 코아 테스트 모드를 위해 병렬 접속 모드로 진입시킬 건지를 결정한다.
예컨대, 'MO~M2'가 모두 논리 로우인 상태에서 입력신호의 'A10'이 논리 로우, 'AC11'이 논리 하이, 'AC12, AC13, C14, C15'가 모두 논리 로우이면 DRAM 코아 테스트 모드로 진입하기 위한 DTM 인에이블 신호(DTMEN)는 'A0'의 상태에 따라 결정되게 된다. 일례로, 'A0'가 논리 하이이면, DTM 인에이블 신호(DTMEN)는 인에이블된다. 반면, 정상 동작 모드시 정보 처리를 위해서는 'A4'를 제외한 모든 비트가 논리 로우로 셋팅되어야 한다. 여기서, 'AC'는 주소 또는 명령신호로 인식될 수 있고, 'C'는 오직 명령신호로만 인식되며, 'A'는 주소신호로만 인식되는 것을 의미한다.
DRAM 코아 테스트 모드시 DRAM 코아를 테스트하기 위해서는 도 9에 도시된 바와 같이 테스트 정보를 입출력하기 위한 테스트 입/출력 제어부(95)가 더 요구된다.
테스트 입/출력 제어부(95)는 모드 레지스터 셋팅부(MRS)로부터 출력되는 테스트 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 입력신호를 디코딩(decoding)하여 내부 명령신호, 예컨대 테스트 모드시 쓰기 명령신호 또는 읽기 명령신호를 생성한다. 또한, 테스트 입/출력 제어부(95)는 내부 명령 디코더에서 쓰기 명령신호가 생성되면, 테스트 패드(DQ0~DQ3)로부터 입력되는 테스트 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내고, 읽기 명령신호가 생성되면, 테스트 신호의 읽기 명령신호에 응답하여 제2 글로벌 데이터 버스(GIO_out)로 전달된 테스트 출력 정보신호를 테스트 패드(DQ0~DQ3)로 출력한다.
이하, 도 12 및 도 13을 참조하여 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 파워 업(power up) 및 초기화 시퀀스(initialization sequence)와, 모드 레지스터 셋팅 과정을 설명하기로 한다. 여기서, 도 12는 흐름도이고, 도 13은 파형도이다.
도 12 및 도 13을 참조하면, 먼저 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태로 입력되어 초기 DRAM 소자는 병렬 입/출력 인터페이스 방식으로 전환된다.
이런 상태에서 파워 램프 업(power lamp up)하여 전원전압을 공급하고, 클럭(CLK)을 공급하여 안정화시킨다(S131, S132). 이때, 전원전압과 클럭(CLK)의 안정화시간은 대략 200㎲ 동안 이루어진다. 그리고, 송수신 패드(TX0~TX3, RX0~RX3)로 입력되는 입력정보(A, AC, C<0:15>)와 뱅크정보신호(MO~M2)는 모두 논리 로우 상태로 유지된다.
그런 다음, 모드 레지스터 셋팅이 이루어진다(S133). 모드 레지스터 셋팅은 먼저 송수신 패드(TX0~TX3, RX0~RX3)를 통해 입력되는 입력정보와 뱅크정보신호(M0~M2)를 이용하여 EMRS 명령을 설정-필요한 경우-한 후 MRS 명령을 설정하는 과정으로 이루어진다.
그런 다음, DRAM 코아 테스트 모드(DTM)로 진입할 건지, 직렬 입/출력 인터페이스 방식으로 전환할 건지를 결정하게 된다(S134). 예컨대, 도 10에 도시된 바와 같이 입력정보의 최하위 비트인 'A0' 비트가 논리 하이인 경우 DRAM 코아 테스트 모드(DTM)로 진입하고, 논리 로우인 경우 직렬 입/출력 인터페이스 방식으로 전환한다.
단계 S134에서, 입력정보의 'A0'가 논리 하이인 경우 테스트 인에이블 신호(DTMEN)가 인에이블되어 DRAM 소자는 DRAM 코아 테스트 모드(DTM)로 진입하게 된다(S135).
테스트 인에이블 신호(DTMEN)가 인에이블된 후 대략 6-클럭 동안 대기하였다가, 모든 뱅크(BANK0~BANK7)에 대해 프리-챠지(pre-charge)를 수행하기 위하여 프리-챠지 명령(PCGA)을 생성한 후 대략 20ns 후 모든 뱅크에 대해 2 또는 그 이상의 자동 리프레시(auto refresh)를 수행하기 위하여 자동 리프레시 명령(AREF)를 생성한다(S136, S137).
그런 다음, 대략 100ns 후 실제적인 직접 DRAM 코아 테스트 모드(DTM)로 진입하여 테스트를 하고자 하는 대상 뱅크의 코아에 대한 테스트를 수행하게 된다(S138).
그런 다음, 테스트가 완료된 모든 뱅크(BANK0~BANK7)에 대해 프리-챠지를 수행한다(S139).
그런 다음, 정상 동작 모드인 직렬 접근 모드(SAM)로 진입할 건지를 판단한다(S140). 이때, 직렬 접근 모드(SAM)의 진입 여부는 모드 레지스터 인에이블 신호(MREb)의 상태에 따라 결정된다. 예컨대, 모드 레지스터 인에이블 신호(MREb)가 논리 로우에서 논리 하이로 천이하는 경우 DRAM 소자는 DRAM 코아 테스트 모드에서 빠져나와 직렬 접근 모드로 진입하게 된다. 직렬 접근 모드로 진입하는 경우 DRAM 소자는 수신 패드(RX0~RX3)를 통해 외부 장치로부터 직렬로 정보를 입력받도록 전환된다.
한편, 단계 S134에서, 입력정보의 'A0'가 논리 로우 상태인 경우 DRAM 코아 테스트 모드로 진입하지 않고 직렬 인터페이스 방식을 전환하여 정상 동작 모드로 진입하여 DRAM 소자의 정상 동작을 수행하게 된다(S141, S142). 정상 동작 모드시에는 전술한 바와 같이 외부 장치와 직렬 입/출력 인터페이스 방식으로 정보 통신을 수행하게 된다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 DRAM 코아 테스트 모드시 쓰기 동작 및 읽기 동작을 도 9를 참조하여 구체적으로 설명하기로 한다.
먼저, 쓰기 동작을 설명하면 다음과 같다.
DTM 모드시 모드 레지스터 인에이블 신호(MREb)는 논리 로우(LOW, '0') 상태로 유지되어야 한다. 이와 같이 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태로 입력되면 모드 레지스터 셋팅부(MRS)에 의해 DRAM 소자는 DRAM 코아 테스트 모드시 진입하게 된다.
모드 레지스터 셋팅부(MRS)에 의해 DRAM 코아 테스트 모드로 진입하게 되면, 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로부터 각각 1비트씩 병렬로 입력된 신호(이하, 테스트 신호라 함)는 입력정보 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진다. 이때, 포트(PORT0~PORT3)는 DRAM 코아 테스트 모드로 진입하는 경우 비동작-테스트 신호를 입력받지 않는 상태-되도록 설계되어 있으며, 정상 동작 모드에서는 모드 레지스터 인에이블 신호(MREb)가 논리 하이(HIGH, '1') 상태인 경우 동작-테스트 신호를 입력받는 상태-되도록 설계되어 있다.
한편, 모드 레지스터 셋팅부(MRS)는 입력정보 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호를 입력받고, 테스트 신호의 특정 비트의 상태에 따라 DTM 인에이블 신호(DTMEN)를 논리 로우로 활성화시켜 출력한다. 또한, 모드 레지스터 셋팅부(MRS)는 뱅크정보신호(M0~M2)를 디코딩하여 뱅크선택신호(T_BKEN<0:7>)를 생성한다. 여기서, 뱅크선택신호(T_BKEN<0:7>)는 뱅크(BANK0~BANK7)의 뱅크 제어부(BC0~BC7)로 입력되어 뱅크를 선택하는 신호로 사용된다.
한편, 뱅크선택신호(T_BKEN<0:7>)는 제1 및 제2 글로벌 데이터 버스(GIO_in, GIO_out)와 별도로 설치된 데이터 버스에 실려져 뱅크 제어부(BC0~BC7)로 전달된다.
테스트 입/출력 제어부(95)는 테스트 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호를 입력받아 디코딩하여 내부 쓰기 명령신호를 생성하고, 생성된 쓰기 명령신호에 응답하여 테스트 패드(DQ0~DQ3)로 입력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
뱅크 제어부(BC0~BC7)는 각각 뱅크선택신호(T_BKEN<0:7>)를 입력받고, 뱅크선택신호(T_BKEN<0:7>)에 따라 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호와 테스트 입력 정보신호를 자신이 담당하는 뱅크 신호인지를 판단하게 된다.
예컨대, 현재 제1 글로벌 데이터 버스(GIO_in)에 실어 보내진 테스트 신호와 입력 정보신호가 뱅크(BANK0)에 해당하는 신호인 경우, 뱅크선택신호(T_BKEN<0:7>) 중 'T_BKEN<0>'만이 논리 하이가 되어 뱅크 제어부(BC0)만이 동작되어 테스트 신호(P0_RXD<0:16>)와 입력 정보신호를 뱅크(BANK0)로 전달한다. 이때, 뱅크 제어부(BC0)는 테스트 신호를 디코딩하여 쓰기 명령신호를 생성하고, 생성된 쓰기 명령신호와 주소신호-코아 영역의 메모리 셀 어레이의 행 주소 및 열 주소에 해당함-에 응답하여 입력 정보신호를 뱅크(BANK0)로 전달하게 된다.
뱅크(BANK0)는 뱅크 제어부(BC0)로부터 전달된 쓰기 명령신호에 응답하여 쓰기 드라이버(W/D)를 매개로 입력 정보신호를 해당 코아 영역의 메모리 셀에 쓰기하게 된다.
다음으로, 읽기 동작을 설명하면 다음과 같다.
DTM 모드시 읽기 동작은 쓰기 동작과 거의 비슷한 동작으로 이루어진다. 다만, 읽기 동작시에는 송수신 패드(TX0~TX3, RX0~RX3)로부터 읽기 명령신호에 해당하는 테스트 신호를 입력받고, 테스트 패드(DQ0~DQ3)로는 로는 출력 정보신호를 출력하게 된다.
쓰기 동작과 마찬가지로, 모드 레지스터 인에이블 신호(MREb)는 논리 로우상태로 유지된다. 이에 따라, 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로부터 각각 1비트씩 병렬로 입력된 테스트 신호는 입력신호 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진다. 그리고, 테스트 입/출력 제어부(95)는 테스트 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호를 입력받아 디코딩하여 내부 읽기 명령신호를 생성하고, 생성된 읽기 명령신호에 의해 테스트 패드(DQ0~DQ3)로 입력되는 테스트 입력 정보신호는 더 이상 제1 글로벌 데이터 버스(GIO_in)로 전달되지 않고 차단된다.
뱅크 제어부(BC0~BC7)는 각각 뱅크선택신호(T_BKEN<0:7>)를 입력받고, 뱅크선택신호(T_BKEN<0:7>)에 따라 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호를 자신이 담당하는 뱅크 신호인지를 판단하고, 판단 결과, 현재 입력되는 테스트 신호가 자신이 담당하는 뱅크 신호인 경우 입력되는 테스트 신호를 디코딩하여 읽기 명령신호를 생성하여 뱅크로 출력한다. 해당 뱅크는 뱅크 제어부로부터 입력되는 읽기 명령신호와 주소신호에 응답하여 해당 정보 버스 감지 증폭기(DBSA)를 통해 해당 코어 영역의 메모리 셀로부터 출력 정보신호를 읽어내어 제2 글로벌 데이터 버스(GIO_out)로 출력한다.
테스트 입/출력 제어부(95)는 해당 뱅크로부터 제2 글로벌 데이터 버스(GIO_out)로 실어 보내진 출력 정보신호를 입력받고, 입력받은 출력 정보신호를 테스트 신호를 디코딩하여 생성된 읽기 명령신호에 응답하여 테스트 패드(DQO~DQ3)로 출력한다.
전술한 바와 같이, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 4개의 포트, 8개의 뱅크, 16비트의 프레임 구조를 갖는 메모리 소자를 예로 든 것으로서, 이러한 설명이 본 발명의 범위를 한정 짓지는 않는다. 도 1에 도시된 바와 같이 포트와 뱅크가 배치된 위치에 있어서도 제한을 두는 것이 아니며, 정상 동작 모드시 외부 장치와 포트 간에는 직렬로 정보 전송을 수행하고, 뱅크와 포트 간에는 병렬로 정보 전송을 수행하는 구조를 갖는 모든 멀티 포트 메모리 소자에 모두 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보 통신을 수행하는 멀티 포트 메모리 소자에 있어서 초기에는 병렬 입/출력 인터페이스 방식으로 레지스터 동작을 수행한 후 모드 레지스터 셋팅 과정에서 병렬 접근 모드-DRAM 코아 테스트 모드-와 직렬 접근 모드-정상 동작 모드- 중 어느 하나를 선택하여 안정적으로 메모리 소자의 성능을 평가할 수 있다.

Claims (22)

  1. 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서,
    모드 레지스터 인에이블 신호에 응답하여 다수의 제1 패드를 매개로 병렬로 입력되는 입력신호를 바이패스하여 상기 글로벌 데이터 버스로 전달하는 입력신호 전송부; 및
    상기 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 상기 입력신호에 따라 정상 동작 모드 또는 테스트 동작 모드로의 진입을 결정하는 모드 레지스터 셋팅부
    를 구비하는 멀티 포트 메모리 소자.
  2. 제 1 항에 있어서,
    상기 테스트 동작 모드시 상기 모드 레지스터 셋팅부로부터 출력되는 테스트 인에이블 신호에 응답하여 다수의 제2 패드를 매개로 입력되는 입력 정보신호를 상기 글로벌 데이터 버스로 전달하는 테스트 입/출력 제어부를 더 구비하는 멀티 포트 메모리 소자.
  3. 제 2 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 테스트 동작 모드시 상기 테스트 인에이블 신호에 응답하여 상기 뱅크로부터 출력되어 상기 글로벌 데이터 버스를 통해 입력되는 출력 정보신호를 입력받아 상기 다수의 제2 패드로 전달하는 멀티 포트 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 모드 레지스터 셋팅부는 상기 입력신호의 최하위 비트의 상태에 따라 상기 정상 동작 모드와 상기 테스트 동작 모드 중 어느 하나로 진입시키는 멀티 포트 메모리 소자.
  5. 제 4 항에 있어서,
    상기 입력신호의 최하위 비트가 논리 하이인 경우 상기 테스트 동작 모드로 진입하는 멀티 포트 메모리 소자.
  6. 제 5 항에 있어서,
    상기 포트는 상기 테스트 동작 모드시 상기 모드 레지스터 인에이블 신호에 응답하여 상기 다수의 제1 패드로 입력되는 입력신호를 입력받지 않도록 구성된 멀티 포트 메모리 소자.
  7. 제 4 항에 있어서,
    상기 입력신호의 최하위 비트가 논리 하이인 경우 상기 정상 동작 모드로 진입하는 멀티 포트 메모리 소자.
  8. 제 7 항에 있어서,
    상기 포트는 상기 정상 동작 모드시 상기 제1 패드로부터 직렬로 입력되는 입력신호를 입력받아 상기 글로벌 데이터 버스로 전달하고, 상기 뱅크로부터 상기 글로벌 데이터 버스로 출력되는 출력신호를 입력받아 상기 제1 패드로 전달하는 멀티 포트 메모리 소자.
  9. 제 4 항에 있어서,
    상기 글로벌 데이터 버스는,
    상기 제1 패드로부터 입력되는 입력신호를 입력받아 전달하는 제1 데이터 버스; 및
    상기 뱅크로부터 출력되는 출력신호를 입력받아 전달하는 제2 데이터 버스
    를 구비하는 멀티 포트 메모리 소자.
  10. 제 9 항에 있어서,
    상기 테스트 동작 모드시 상기 입력신호 전송부로부터 입력되는 입력신호는 상기 제1 데이터 버스를 통해 상기 모드 레지스터 셋팅부로 전달되는 멀티 포트 메모리 소자.
  11. 제 9 항에 있어서,
    상기 정상 동작 모드시 상기 포트로부터 입력되는 입력신호는 상기 제1 데이터 버스를 통해 상기 뱅크로 전달되는 멀티 포트 메모리 소자.
  12. 제 9 항에 있어서,
    상기 정상 동작 모드시 상기 뱅크로부터 출력되는 출력신호는 상기 제2 데이터 버스를 통해 상기 포트로 전달되는 멀티 포트 메모로 소자.
  13. 제 3 항에 있어서,
    상기 모드 레지스터 셋팅부는 상기 테스트 동작 모드시 다수의 제3 패드로부터 뱅크정보신호를 입력받아 상기 뱅크 중 어느 하나를 선택하기 위한 뱅크선택신호를 생성하는 멀티 포트 메모리 소자.
  14. 제 13 항에 있어서,
    상기 테스트 동작 모드시 상기 뱅크는 상기 뱅크선택신호에 응답하여 상기 글로벌 데이터 버스로 실려 보내진 테스트 신호와 상기 입력 정보신호를 입력받아 처리하는 멀티 포트 메모리 소자.
  15. 직렬 입/출력 인터페이스와 병렬 입/출력 인터페이스로 외부 장치와의 정보 통신을 수행하도록 멀티 인터페이스를 지원하는 멀티 포트 메모리 소자의 동작 모드 제어방법에 있어서,
    모드 레지스터 인에이블 신호에 응답하여 상기 병렬 입/출력 인터페이스로 입력신호를 입력받고, 상기 입력신호에 따라 정상 동작 모드와 테스트 동작 모드 중 어느 하나의 동작 모드로의 진입을 결정하는 멀티 포트 메모리 소자의 동작 모 드 제어방법.
  16. 제 15 항에 있어서,
    상기 정상 동작 모드시에는 상기 직렬 입/출력 인터페이스로 전환하여 상기 외부 장치와의 정보 통신을 수행하도록 제어하는 멀티 메모리 소자의 동작 모드 제어방법.
  17. 제 15 항에 있어서,
    상기 테스트 동작 모드시에는 상기 병렬 입/출력 인터페이스로 전환하여 상기 외부 장치와 정보 통신을 수행하도록 제어하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
  18. 제 15 항 내지 제 17 항 중 어느 하나의 항에 있어서,
    상기 입력신호의 최하위 비트의 상태에 따라 상기 정상 동작 모드와 상기 테스트 동작 모드 중 어느 하나의 동작 모드가 결정되도록 제어하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
  19. 제 18 항에 있어서,
    상기 입력신호의 비트들 중 최하위 비트가 논리 하이 상태인 경우 상기 테스트 동작 모드로 진입하도록 제어하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
  20. 제 18 항에 있어서,
    상기 입력신호의 비트들 중 최하위 비트가 논리 하이 상태인 경우 상기 정상 동작 모드로 진입하도록 제어하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
  21. 직렬 입/출력 인터페이스와 병렬 입/출력 인터페이스로 외부 장치와의 정보 통신을 수행하도록 멀티 인터페이스를 지원하는 멀티 포트 메모리 소자의 동작 모드 제어방법에 있어서,
    모드 레지스터 인에이블 신호에 응답하여 상기 병렬 입/출력 인터페이스로 입력신호를 입력받는 단계;
    상기 입력신호에 따라 정상 동작 모드와 테스트 동작 모드 중 어느 하나의 동작 모드로의 진입을 결정하는 단계; 및
    상기 테스트 동작 모드로 진입하는 경우 상기 병렬 입/출력 인터페이스로 상 기 테스트 동작을 수행하고, 상기 정상 동작 모드로 진입하는 경우 상기 직렬 입/출력 인터페이스로 전환하여 정상 동작을 수행하는 단계
    를 포함하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
  22. 제 21 항에 있어서,
    상기 테스트 동작을 수행한 후 상기 모드 레지스터 인에이블 신호에 응답하여 상기 정상 동작 모드로 진입할 건지를 결정하는 단계를 더 포함하는 멀티 포트 메모리 소자의 동작 모드 제어방법.
KR1020060033766A 2006-04-13 2006-04-13 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법 KR100695436B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020060033766A KR100695436B1 (ko) 2006-04-13 2006-04-13 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
US11/647,810 US7583557B2 (en) 2006-04-13 2006-12-29 Multi-port memory device with serial input/output interface and control method thereof
DE102007001075.5A DE102007001075B4 (de) 2006-04-13 2007-01-04 Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabe-Schnittstelle und Steuerverfahren davon
TW096100499A TWI319881B (en) 2006-04-13 2007-01-05 Multi-port memory device with serial input/output interface and control method thereof
JP2007038476A JP5019904B2 (ja) 2006-04-13 2007-02-19 直列入／出力インターフェースを有するマルチポートメモリ素子及びその動作モードの制御方法
CN2007100961032A CN101060008B (zh) 2006-04-13 2007-04-13 具有串行输入/输出接口的多端口存储装置及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060033766A KR100695436B1 (ko) 2006-04-13 2006-04-13 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법

Publications (1)

Publication Number Publication Date
KR100695436B1 true KR100695436B1 (ko) 2007-03-16

Family

ID=38514764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060033766A KR100695436B1 (ko) 2006-04-13 2006-04-13 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법

Country Status (6)

Country Link
US (1) US7583557B2 (ko)
JP (1) JP5019904B2 (ko)
KR (1) KR100695436B1 (ko)
CN (1) CN101060008B (ko)
DE (1) DE102007001075B4 (ko)
TW (1) TWI319881B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930403B1 (ko) 2007-12-07 2009-12-08 주식회사 하이닉스반도체 모드 레지스터 세트 신호 생성 회로
KR102130338B1 (ko) * 2019-09-17 2020-08-05 주식회사 엑시콘 PCIe 테스트 장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695437B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 멀티 포트 메모리 소자
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100909805B1 (ko) * 2006-09-21 2009-07-29 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR100873616B1 (ko) * 2007-04-11 2008-12-12 주식회사 하이닉스반도체 컬럼 디코더 및 그를 이용한 반도체 메모리 장치
US7724598B1 (en) * 2007-04-19 2010-05-25 Altera Corporation Megafunction block and interface
JP5588100B2 (ja) * 2008-06-23 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびデータ処理システム
US20100177783A1 (en) * 2009-01-13 2010-07-15 Samsung Electronics Co., Ltd. Interface systems between media access control (MAC) and physical layer (PHY) including parallel exchange of PHY register data and address information, and methods of operating the parallel exchange
KR101039859B1 (ko) * 2009-07-03 2011-06-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
KR101919415B1 (ko) * 2012-08-08 2018-11-16 에스케이하이닉스 주식회사 반도체 장치
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
KR102476201B1 (ko) * 2018-07-24 2022-12-12 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 회로
KR102576767B1 (ko) * 2018-12-03 2023-09-12 에스케이하이닉스 주식회사 반도체장치
US11081201B2 (en) 2019-11-26 2021-08-03 Winbond Electronics Corp. Parallel test device
JP2021110994A (ja) 2020-01-07 2021-08-02 ウィンボンド エレクトロニクス コーポレーション 定電流回路
CN113035267B (zh) * 2021-03-25 2022-05-13 长江存储科技有限责任公司 一种半导体测试装置、数据处理方法、设备及存储介质
CN115374033B (zh) * 2022-10-25 2023-02-03 湖南戎腾网络科技有限公司 一种跨板多路串口访问装置及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026480A (ko) * 1998-10-20 2000-05-15 윤종용 집적회로의 테스트 회로
KR20000062525A (ko) * 1999-02-05 2000-10-25 가부시키가이샤 어드밴티스트 다중 포트 디바이스 분석 장치와 방법, 및 그 교정 방법
KR20030027217A (ko) * 2001-09-18 2003-04-07 주식회사 하이닉스반도체 반도체 기억 소자의 테스트 모드의 제어 회로
KR20050022855A (ko) * 2003-08-29 2005-03-08 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4242749A (en) * 1977-12-30 1980-12-30 Fuji Electric Co., Ltd. Operating system for a data transmission system
US4742474A (en) * 1985-04-05 1988-05-03 Tektronix, Inc. Variable access frame buffer memory
US5228139A (en) * 1988-04-19 1993-07-13 Hitachi Ltd. Semiconductor integrated circuit device with test mode for testing CPU using external signal
US5442642A (en) * 1992-12-11 1995-08-15 Micron Semiconductor, Inc. Test signal generator on substrate to test
US6175901B1 (en) * 1994-04-15 2001-01-16 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
JPH09147598A (ja) * 1995-11-28 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置およびアドレス変化検出回路
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
KR100228339B1 (ko) * 1996-11-21 1999-11-01 김영환 읽기 포트와 쓰기 포트를 공유하는 다중포트 액세스 메모리
JPH10289600A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 半導体記憶装置
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
KR100464940B1 (ko) * 1999-04-19 2005-01-05 주식회사 하이닉스반도체 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치
JP3625688B2 (ja) * 1999-04-30 2005-03-02 富士通株式会社 メモリデバイス
KR100319897B1 (ko) * 2000-01-31 2002-01-10 윤종용 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수있는 반도체 메모리장치
JP4497645B2 (ja) * 2000-04-10 2010-07-07 株式会社ルネサステクノロジ 半導体記憶装置
JP4569915B2 (ja) * 2000-08-11 2010-10-27 エルピーダメモリ株式会社 半導体記憶装置
JP2002055879A (ja) * 2000-08-11 2002-02-20 Univ Hiroshima マルチポートキャッシュメモリ
JP4071930B2 (ja) * 2000-11-22 2008-04-02 富士通株式会社 シンクロナスｄｒａｍ
US6594196B2 (en) * 2000-11-29 2003-07-15 International Business Machines Corporation Multi-port memory device and system for addressing the multi-port memory device
JP2002230977A (ja) 2001-01-26 2002-08-16 Seiko Epson Corp マルチポートメモリのアービタ装置及び半導体装置
KR100546331B1 (ko) * 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
DE102004050037B4 (de) * 2003-10-09 2015-01-08 Samsung Electronics Co., Ltd. Speicherbauelement, Speichersystem und Betriebsmodussetzverfahren
KR100605573B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100609038B1 (ko) * 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
US7519877B2 (en) * 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US7184327B2 (en) * 2005-04-14 2007-02-27 Micron Technology, Inc. System and method for enhanced mode register definitions
US7345930B2 (en) * 2005-09-29 2008-03-18 Hynix Semiconductor Inc. Write circuit of memory device
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026480A (ko) * 1998-10-20 2000-05-15 윤종용 집적회로의 테스트 회로
KR20000062525A (ko) * 1999-02-05 2000-10-25 가부시키가이샤 어드밴티스트 다중 포트 디바이스 분석 장치와 방법, 및 그 교정 방법
KR20010108174A (ko) * 1999-02-05 2001-12-07 가부시키가이샤 어드밴티스트 멀티-포트 디바이스 분석 장치와 방법 및 그 컬리브레이션방법
KR20030027217A (ko) * 2001-09-18 2003-04-07 주식회사 하이닉스반도체 반도체 기억 소자의 테스트 모드의 제어 회로
KR20050022855A (ko) * 2003-08-29 2005-03-08 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
1020000026480
1020000062525
1020010108174
1020030027217
1020050022855

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930403B1 (ko) 2007-12-07 2009-12-08 주식회사 하이닉스반도체 모드 레지스터 세트 신호 생성 회로
KR102130338B1 (ko) * 2019-09-17 2020-08-05 주식회사 엑시콘 PCIe 테스트 장치

Also Published As

Publication number Publication date
CN101060008A (zh) 2007-10-24
DE102007001075A1 (de) 2007-10-18
JP5019904B2 (ja) 2012-09-05
TWI319881B (en) 2010-01-21
DE102007001075B4 (de) 2017-08-31
JP2007287306A (ja) 2007-11-01
CN101060008B (zh) 2011-10-12
US7583557B2 (en) 2009-09-01
TW200739600A (en) 2007-10-16
US20070242553A1 (en) 2007-10-18

Similar Documents

Publication Publication Date Title
KR100695436B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100695435B1 (ko) 반도체 메모리 소자
KR100695437B1 (ko) 멀티 포트 메모리 소자
KR100723889B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7466603B2 (en) Memory accessing circuit system
US7616518B2 (en) Multi-port memory device with serial input/output interface
US7966446B2 (en) Memory system and method having point-to-point link
US8051343B2 (en) Method of testing a memory module and hub of the memory module
US7339838B2 (en) Method and apparatus for supplementary command bus
JP2003178580A (ja) 半導体メモリ装置及びこれを利用したメモリシステム
KR100721582B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7613065B2 (en) Multi-port memory device
KR100884587B1 (ko) 멀티포트 메모리 장치
KR100780621B1 (ko) 멀티 포트 메모리 소자
KR20080063163A (ko) 직렬 입/출력 인터페이스를 가진 멀티포트 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060413

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070131

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070309

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100224

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110222

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120222

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130225

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140221

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150223

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160223

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170223

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180223

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20190220

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20200226

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210224

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220224

Start annual number: 16

End annual number: 16

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20231219