JP4071930B2 - シンクロナスｄｒａｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルに格納されたデータを一回の読出／書込動作で連続的に読出／書込可能なシンクロナスＤＲＡＭに関するものである。
シンクロナスＤＲＡＭは、画像データのように、高確率で関連するデータが連続的に読み書きされる情報を格納する格納装置として主に利用されてきており、このような用途においては、シンクロナスＤＲＡＭの特徴が非常に有効である。
近年では、シンクロナスＤＲＡＭにおいても大容量化が進んでおり、画像メモリとして必要とされる以上の容量を持つ素子も市販されている。
【０００２】
【従来の技術】
図８に、従来のシンクロナスＤＲＡＭを利用したメモリシステムの構成を示す。
図８において、シンクロナスＤＲＡＭ４０１に備えられたモードレジスタセット４１１には、電源投入時などに、シンクロナスＤＲＡＭの動作モードを規定するデータとして、バーストレングスおよびＣＡＳレイテンシが設定されている。このバーストレングスは、入力制御回路４１２によるアドレス作成処理の制御に用いられるものであり、一方、ＣＡＳレイテンシは、出力制御回路４１３によるデータ出力における遅延制御に用いられる。
【０００３】
例えば、コントローラ４０２によってバスにアドレスＡ０とともに読出動作を指定するコントロール信号が出力されると、入力制御回路４１２により、メモリアレイ４１５に対してデータの読出動作を指定する制御信号が出力されるとともに、上述したアドレスＡ０を先頭として、バーストレングス分の連続したアドレスが生成され、順次にアドレスデコーダ４１４に入力される。そして、このアドレスデコーダ４１４によって得られたデコード結果に応じて、メモリアレイ４１５から該当するメモリセルの内容が順次に読み出され、出力制御回路４１３を介してバスに出力される。
【０００４】
一方、書き込み動作を指示するコントロール信号とともにアドレスＡｎが入力されると、入力制御回路４１２により、メモリアレイ４１５に対してデータの書込動作を指定する制御信号が出力されるとともに、上述したアドレスＡｎを先頭として、バーストレングス分の連続したアドレスが生成され、順次にアドレスデコーダ４１４に入力される。そして、このアドレスデコーダ４１４によって得られたデコード結果で示されるメモリセルに、データバスを介して入力制御回路４１２に入力されたデータが順次に書き込まれる。
【０００５】
従来のシンクロナスＤＲＡＭに対する動作モードの設定は、次のような手順で行なわれる。
１．まず、コントローラ４０２によって、シンクロナスＤＲＡＭ４０１をアイドルモードにするためのコントロール信号が生成され、シンクロナスＤＲＡＭ４０１に入力される。
【０００６】
２．その後、コントローラ４０２から所定のアドレス信号をシンクロナスＤＲＡＭ４０１に入力することにより、モードレジスタセット４１１の設定が行なわれる。
図９に、モードレジスタセットの設定を説明する図を示す。
図９に示した例では、アドレスの下位１０ビット(ａ0〜ａ9)がモードレジスタセットの設定に用いられており、ビットａ0〜ａ2がバーストレングスに、次のビットａ3がバーストタイプに、ビットａ4〜ａ6がＣＡＳレイテンシに、ビットａ7〜ａ8がテストモードに、そしてビットａ9がライトバーストレングスに、それぞれ割り当てられている。これらのビットを、図９に示した真理値表に示した設定値の組み合わせにしたがって入力することにより、シンクロナスＤＲＡＭの動作モードを設定することができる。
【０００７】
３．上述したようにして、モードレジスタセットへの動作モードの設定が完了した後に、コントローラ４０２から、アクティブコマンドを示すコントロール信号をシンクロナスＤＲＡＭ４０１に入力することにより、シンクロナスＤＲＡＭ４０１は、読み書き可能なアクティブ状態に移行する。
【０００８】
従来のシンクロナスＤＲＡＭの用途では、電源投入時に上述したようにして設定した動作モードに従って、読み出し動作および書き込み動作を行うのが一般的であった。
【０００９】
【発明が解決しようとする課題】
ところで、大容量のシンクロナスＤＲＡＭが市販されるようになったことから、一つのシンクロナスＤＲＡＭを画像メモリとして利用するだけでなく、例えば、プログラム格納用としても利用するというように、複数のコントローラによって共通にアクセスされる共用メモリとしての用途にシンクロナスＤＲＡＭを適用することが期待されている。
【００１０】
しかしながら、従来のシンクロナスＤＲＡＭは、容量全部が単一のコントローラからアクセスされることを前提としていたため、バーストレングスやＣＡＳレイテンシの設定は、容量全体に対して有効となっている。
したがって、例えば、シンクロナスＤＲＡＭに備えられたメモリアレイの一部から複数セル分の画像データを連続的に読み出した後に、メモリアレイの別の一部に格納されたプログラムデータに対してアクセスする際には、プログラムデータに適したバーストレングスおよびＣＡＳレイテンシを改めてモードレジスタセットに設定する必要がある。そして、このモードレジスタセットの設定を変更するためには、メモリコントローラによって、上述した３段階の操作を実行する必要があった。
【００１１】
このように、従来の技術では、複数のメモリコントローラが異なる動作モードでシンクロナスＤＲＡＭにアクセスしようとすると、動作モードの設定を頻繁に変更することが必要となり、この設定処理のために、全体としてのパフォーマンスが著しく低下してしまう。
【００１２】
一方、例えば、通常のメモリと同様に単一のメモリセルを対象とする読出／書込動作を行う動作モードを設定しておけば、複数のメモリコントローラが共通してアクセスすることができる。しかしながら、この場合には、連続的に読み出す動作モードが有効であるはずの画像データなどについても、単一のメモリセルを対象とする読出／書込動作を行う動作モードが適用されるので、このような用途においてシンクロナスＤＲＡＭを利用した際に期待される高速性を活かすことができなくなってしまう。
【００１３】
本発明は、シンクロナスＤＲＡＭの特徴を活かしつつ、複数のコントローラによる共用を可能とするシンクロナスＤＲＡＭを提供することを目的とする。
【００１４】
【課題を解決するための手段】
図１は、本発明のシンクロナスＤＲＡＭの原理ブロック図である。
【００１５】
請求項１の発明は、複数のメモリアレイ１１１のそれぞれに対応して、モード格納手段１１２を設け、複数のコントローラからそれぞれ出力されるモード設定命令それぞれに応じて、前記モード設定命令に含まれる指定情報で示されるメモリアレイに対応するモード格納手段に、前記モード設定命令に含まれる制御情報を設定する設定手段１１３と、アドレスに基づいて適切なモード格納手段１１２を選択するモード選択手段１１４と、選択されたモード格納手段に格納された制御情報に従って、該当するメモリアレイに対して、所定のクロック信号に同期したアクセス動作を実行するアクセス手段１１５とを備え、設定手段１１３は、複数のコントローラ１０１それぞれによってアドレスバスへのモード設定命令の出力と同期してデータバスに出力される複数ビットの指定情報に基づいて、この指定情報に対応するモード格納手段１１２を選択して、制御情報の設定対象とする対象選択手段１２１と、複数のコントローラ１０１それぞれによってアドレスバスに出力されるモード設定命令それぞれに含まれる制御情報を抽出し、対象選択手段１２１によって選択されたモード格納手段１１２に入力する入力手段１２２とを備えた構成であることを特徴とする。
【００１６】
請求項１の発明は、モード設定命令に含まれる指定情報に基づいて、設定手段１１３がこのモード設定命令に含まれる制御情報を格納するモード格納手段１１２を選択することにより、各メモリアレイ１１１に対応するモード格納手段１１２にそれぞれ独立に制御情報を格納することができ、また、各メモリアレイ１１１に対するアクセスの際に、モード選択手段１１４によって該当するモード格納手段１１２に格納された制御情報を選択的にアクセス手段１１５に渡して適用することができる。これにより、各メモリアレイ１１１を、それぞれに対応するモード格納手段１１２に格納された制御情報で示される動作モードで独立に動作させることができるので、異なる動作モードを要求する複数のコントローラ１０１の間でシンクロナスＤＲＡＭを共用することが可能となる。
上述した設定手段１１３に備えられた対象選択手段１２１によって選択したモード格納手段１１２に、入力手段１２２によって制御情報を選択的に入力することができる。これにより、データバスの少なくとも一部を利用して、モード格納手段１１２を指定することができるので、必要に応じて、シンクロナスＤＲＡＭに備えられた記憶容量を分割して所望の数のメモリアレイ１１１を形成することが可能となる。
【００１７】
上述した構成のシンクロナスＤＲＡＭにおいて、複数のメモリアレイ１１１が、それぞれ連続したアドレスで指定されるメモリセルから形成される所定の格納領域として構成することもできる。
このように構成されたシンクロナスＤＲＡＭは、シンクロナスＤＲＡＭが本来持っている記憶容量をアドレスに基づいて分割することによって複数のメモリアレイ１１１を形成するので、各コントローラ１０１に、従来と同様のアドレス空間を割り当てることができる。
【００１８】
最初に述べた構成のシンクロナスＤＲＡＭにおいて、複数のメモリアレイは、それぞれリフレッシュ動作の単位となるバンクとして構成することもできる。
このように構成されたシンクロナスＤＲＡＭは、シンクロナスＤＲＡＭに備えられた記憶容量をバンクごとに分割してメモリアレイ１１１を形成するので、各メモリアレイ１１１に対するアクセス中におけるリフレッシュによる割り込み発生を避けることができる。
【００２１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
図２に、本発明のシンクロナスＤＲＡＭの実施形態を示す。
図２に示したシンクロナスＤＲＡＭは、ｎ個のメモリアレイ２１１1〜２１１nと、これらのメモリアレイ２１１1〜２１１nにそれぞれ対応するモードレジスタセット２１２1〜２１２nとを備えている。
【００２２】
図３に、メモリアレイの説明図を示す。
図３に示したように、シンクロナスＤＲＡＭに備えられた記憶容量は、アドレス空間において連続したｎ個(図３においては、１６個)の領域に論理的に分割され、上述したｎ個のメモリアレイ２１１1〜２１１nに割り当てられている。
以下、メモリアレイ２１１1〜２１１nおよびモードレジスタセット２１２1〜２１２nのそれぞれを総称する際は、単に、メモリアレイ２１１およびモードレジスタセット２１２と称する。
【００２３】
また、図２において、入出力制御回路２１３は、コントロールバスとデータバスとに接続されており、コントロール信号に応じて、データバスとメモリアレイ２１１との間のデータのやり取りを行なう機能を備えている。
また、上述したｎ個のモードレジスタセット２１２から出力される制御データは、セレクタ２１４を介してこの入出力制御回路２１３およびアドレス生成部２１６に入力され、データバスとメモリアレイ２１１との間のデータ入出力動作およびアドレス生成動作の制御に用いられる。
【００２４】
また、図２に示した指示解釈部２１５の役割は、アドレスバスおよびコントロールバスを介して入力されたアドレスおよびコントロール信号に基づいて、コントローラ(図示せず)からの命令の種類を判別し、アドレス生成部２１６、セレクタ２１４およびレジスタ設定部２１７に、入力されたアドレスの少なくとも一部をそれぞれ渡すことである。
【００２５】
次に、上述したモードレジスタセットに制御データを設定する動作について説明する。
例えば、電源投入時などに、アイドルモードを指示するコマンドに続いて、動作モードの設定を指示する特定のアドレスが入力された場合に、このアドレスの下位１０ビットが、指示解釈部２１５により、レジスタ設定部２１７に渡される。
【００２６】
また、このとき、コントローラ(図示せず)によってデータバスに出力されたデータの下位ｍビットが、レジスタ設定部２１７に入力され、このビット列に基づいて、レジスタ設定部２１７により、ｎ個のモードレジスタセット２１２の中から該当するものが選択される。
その後、レジスタ設定部２１７は、従来のシンクロナスＤＲＡＭにおけるモードレジスタ設定と同様にして、選択されたモードレジスタセット２１２に対して、アドレスの下位１０ビットで示された制御データを設定すればよい。
【００２７】
このように、コントローラによってデータバスに出力されるデータの下位ｍビットによってモードレジスタセット２１２を選択し、アドレスの下位１０ビットとして含まれる制御データに基づいて、選択したモードレジスタセット２１２の設定を行なうことにより、コントローラからの指示に応じて、ｎ個のモードレジスタセット２１２にそれぞれ独立に動作モードを設定することができる。
【００２８】
なお、レジスタ設定部２１７がデータバスから取りこむビット数は、メモリアレイ２１１の数に応じて決めればよい。例えば、データの下位８ビットをモードレジスタセットの指定に割り当てれば、２５６個のモードレジスタセットにそれぞれ独立な動作モードを設定することが可能である。
上述したようにして、例えば、メモリアレイ２１１1〜２１１5に対応するモードレジスタセット２１２1〜２１２5について、プログラムに適合する動作モードを示す制御データ設定し、メモリアレイ２１１6〜２１１nに対応するモードレジスタセット２１２6〜２１２nについて、画像データに適合する動作モードを示す制御データ設定することが可能となる。
【００２９】
次に、各メモリアレイに対するデータの入出力動作について説明する。
読み出し動作あるいは書き込み動作を指示するコントロール信号とともにシンクロナスＤＲＡＭに備えられた記憶領域内のメモリセルを指定するアドレスが入力された場合は、指示解釈部２１５により、通常のアクセス命令であると判断され、入力されたアドレス全体がアドレス生成部２１６に渡されて、アドレス生成動作に供される。
【００３０】
このとき、指示解釈部２１５により、アドレスの上位ｍビットが、メモリアレイ２１１1〜２１１nを指定する情報としてセレクタ２１４に入力され、これに応じて、このセレクタ２１４により、該当するモードレジスタセット２１２から出力された制御データが選択され、アドレス生成部２１６および入出力制御回路２１３に入力される。
【００３１】
これに応じて、アドレス生成部２１６により、入力された動作モードに応じて一連のアドレスが生成され、アドレスデコーダ２１８を介してメモリアレイ２１１に入力される。また、このようにして生成されたアドレス入力によって指定されたメモリセルに対して、入出力制御回路２１３により、上述した動作モードに対応するアクセス処理が行なわれる。
【００３２】
例えば、メモリアレイ２１１6 に含まれるメモリセルを指定するアドレスが入力されると、指示解釈部２１５からセレクタ２１４に渡されたアドレスの一部に応じて、上述したメモリアレイ２１１6に対応するモードレジスタセット２１２6に格納された画像データ用の制御データが選択され、アドレス生成部２１６および入出力制御回路２１３に入力される。この制御データの入力に応じて、アドレス生成部２１６および入出力制御回路２１３が、画像データに適した動作モードで動作することにより、他のメモリアレイ２１１に格納されたデータの種類にかかわらず、アドレスで指定されたメモリセルを含む一連のメモリセルに画像データを連続的に書き込み、そして、このようにして書き込まれた一連の画像データを連続的に読み出すことができる。
【００３３】
同様にして、メモリアレイ２１１1 に含まれるメモリセルを指定するアドレス入力に応じて、モードレジスタセット２１２6 に格納されたプログラム用の制御データに従ってアドレス生成部２１６および入出力制御回路２１３が動作することにより、他のメモリアレイ２１１に格納されたデータの種類にかかわらず、アドレスで指定されたメモリセルにプログラムデータを書き込み、そして、このようにして書き込まれたプログラムデータを読み出すことができる。
【００３４】
上述したように、図２に示した本発明のシンクロナスＤＲＡＭは、複数のメモリアレイ２１１とこれらに対応するモードレジスタセット２１２とを備え、各モードレジスタセット２１２に独立して制御データを設定可能とするとともに、各メモリアレイ２１１に対するアクセスの際に、対応するモードレジスタセット２１２に格納された制御データを用いることを可能とする構成を備えている。
【００３５】
この構成を採用したことにより、ハードウェアとしては単一のシンクロナスＤＲＡＭの記憶容量を論理的に分割して得られた各メモリアレイに対するアクセスに、それぞれ異なる動作モードを適用し、各メモリアレイを論理的にはそれぞれ独立の記憶領域として扱うことが可能となる。
したがって、例えば、図４(ａ)に示すように、電源投入時などに、コントローラからそれぞれがアクセス対象とするメモリアレイに対応するモードレジスタセットに対するモードレジスタ設定命令を発行し、各メモリアレイに対応するモードレジスタセットにそれぞれに適合する動作モードを示す制御データを設定しておけば、直前のアクセスにおいて適用された動作モードにかかわらず、アクセス対象となるメモリアレイに対応する動作モードに従って、該当するメモリアレイに含まれるメモリセルに対するアクセスを行なうことができる。
【００３６】
つまり、図４(ｂ)に示すように、画像データ用として割り当てられたメモリアレイ２１１6 に、画像データ用の動作モードに従って一連のデータを書き込んだ後に、プログラムデータが格納されたメモリアレイ２１１1 から、プログラム用の動作モードに従って該当するデータを読み出すことができる。
ここで、上述したように、各動作モードは、メモリアレイ２１１ごとに設定され、また適用されるので、シンクロナスＤＲＡＭを複数のコントローラで共用する際に、コントローラの交代に伴う動作モードの設定処理を不要とすることができる。したがって、シンクロナスＤＲＡＭの特徴を十分に活かしつつ、単一のシンクロナスＤＲＡＭを複数のコントローラによって共用することが可能となる。
【００３７】
このようにして、単一のシンクロナスＤＲＡＭを複数のコントローラによって共用可能とすることにより、様々なハードウェアの小型化を図ることができる。
例えば、このシンクロナスＤＲＡＭに備えられたメモリアレイの一部に画像データを格納し、他の一部に制御プログラムを格納して、描画用プロセッサと制御用プロセッサとでこのシンクロナスＤＲＡＭを共用する構成とすれば、制御プログラム用のメモリチップを実装する必要がなくなるので、グラフィックボードの性能を維持しつつ、その小型化を図ることができる。
【００３８】
また、上述したように、データバスに出力されたデータの一部をレジスタ設定部２１７に入力し、モードレジスタセット２１２の指定に利用することにより、シンクロナスＤＲＡＭの記憶容量を自由に分割して、所望の数のメモリアレイを形成することが可能となる。これにより、多数のコントローラにそれぞれが必要とする容量を割り当てることが可能となるので、シンクロナスＤＲＡＭの記憶容量を無駄なく活用することができる。
【００３９】
一方、シンクロナスＤＲＡＭに備えられたメモリアレイが本来持っているハードウェア的な特徴を利用して、複数のメモリアレイに分割し、これらのメモリアレイを複数のコントローラにそれぞれ割り当てることにより、シンクロナスＤＲＡＭの共用を図ることも可能である。
【００４０】
図５に、メモリアレイの分割方法を説明する図を示す。また、図６に、本発明のシンクロナスＤＲＡＭの別実施形態を示す。
図５は、シンクロナスＤＲＡＭが、４つのバンクから構成されており、これらのバンクそれぞれをメモリアレイ２１１1〜２１１4とした場合を示している。
このように、シンクロナスＤＲＡＭの記憶領域を構成する４つのバンクを各メモリアレイ２１１に割り当てた場合は、図６に示して指示解釈部２１５は、アドレスバスを介して受け取ったアドレスの下位２ビットをセレクタ２１４に渡して、モードレジスタセット２１２の選択に供すればよい。
【００４１】
シンクロナスＤＲＡＭを構成する各バンクは、元来、ハードウェア的に独立した構成を持っているので、各バンクをメモリアレイ２１１として独立に動作させるために必要なハードウェア的な変更を最小限に抑えることができる。また、各コントローラにバンクごとに記憶領域を割り当てることにより、アクセス中にリフレッシュによる割り込み処理が入ることを避けることができる。
【００４２】
また、このように、シンクロナスＤＲＡＭの容量を分割して形成されたメモリアレイの数が少ない場合は、図９に示した真理値表において、予備とされているビットの組み合わせを利用して、制御データを設定するモードレジスタセットを指定することができる。
図７に、本発明のシンクロナスＤＲＡＭにおける動作モードの設定を説明する図を示す。
【００４３】
図７に示した表において括弧つき数字で示すように、テストモードに割り当てられているアドレスのビット８およびビット７の組み合わせによって、制御データを設定するモードレジスタセットを指定することも可能である。また、ＣＡＳレイテンシに割り当てられた３ビット(Ａ４〜Ａ６)や、バーストレングスに割り当てられている３ビット(Ａ０〜Ａ２)を用いて、モードレジスタセットを指定してもよい。
【００４４】
【発明の効果】
以上に説明したように、請求項１の発明によれば、単一のシンクロナスＤＲＡＭに備えられた記憶容量を複数のメモリアレイに分割し、これらのメモリアレイに独立に制御データを設定し、また、これらのメモリアレイに対するアクセスに設定した制御データを適用することにより、これらのメモリアレイをそれぞれ独立した記憶装置として扱うことが可能であるので、シンクロナスＤＲＡＭの特徴を活かしつつ、複数のコントローラによってシンクロナスＤＲＡＭを共用するメモリシステムを実現することが可能となる。これにより、シンクロナスＤＲＡＭの大容量化によって過剰となった記憶容量を、プログラムデータなどの記憶領域として利用することが可能となり、従来、プログラムデータの格納のために必要とされていたメモリチップを実装しなくても済むので、グラフィックボードなどの小型化を更に進めることができる。
【００４６】
特に、モード設定命令の一部としてデータバスに出力されるデータの一部をモード格納手段の選択に利用することにより、シンクロナスＤＲＡＭの記憶容量を自由に分割して、所望の数のメモリアレイを形成することが可能となる。これにより、多数のコントローラにそれぞれが必要とする容量を割り当てることが可能となるので、シンクロナスＤＲＡＭの記憶容量を無駄なく活用することができる。
また、各メモリアレイに連続した領域を割り当てれば、各コントローラに連続的なアドレスで指定される記憶領域を割り当てることができるので、各コントローラは、従来の処理においてアクセスに使用していたアドレスをそのまま使うことができる。
一方、各メモリアレイにバンクを割り当てれば、何らかのアドレス変換を行なう必要は生じるが、リフレッシュによる割り込みを回避することができる。
【図面の簡単な説明】
【図１】本発明のシンクロナスＤＲＡＭの原理ブロック図である。
【図２】本発明のシンクロナスＤＲＡＭの実施形態を示す図である。
【図３】メモリアレイの分割方法を説明する図である。
【図４】シンクロナスＤＲＡＭに対するアクセスを説明するシーケンス図である。
【図５】メモリアレイの分割方法を説明する図である。
【図６】本発明のシンクロナスＤＲＡＭの別実施形態を示す図である。
【図７】本発明のシンクロナスＤＲＡＭにおける動作モードの設定を説明する図である。
【図８】従来のシンクロナスＤＲＡＭを利用したメモリシステムの構成を示す図である。
【図９】モードレジスタセットの設定を説明する図である。
【符号の説明】
１０１、４０２ コントローラ
１１１、２１１、４１５ メモリアレイ
１１２ モード格納手段
１１３ 設定手段
１１４ モード選択手段
１１５ アクセス手段
１２１ 対象選択手段
１２２ 入力手段
２１２ モードレジスタセット
２１３ 入出力制御回路
２１４ セレクタ
２１５ 指示解釈部
２１６ アドレス生成部
２１７ レジスタ設定部
２１８、４１４ アドレスデコーダ
４０１ シンクロナスＤＲＡＭ
４１２ 入力制御回路
４１３ 出力制御回路
【発明の属する技術分野】
本発明は、複数のメモリセルに格納されたデータを一回の読出／書込動作で連続的に読出／書込可能なシンクロナスＤＲＡＭに関するものである。
シンクロナスＤＲＡＭは、画像データのように、高確率で関連するデータが連続的に読み書きされる情報を格納する格納装置として主に利用されてきており、このような用途においては、シンクロナスＤＲＡＭの特徴が非常に有効である。
近年では、シンクロナスＤＲＡＭにおいても大容量化が進んでおり、画像メモリとして必要とされる以上の容量を持つ素子も市販されている。
【０００２】
【従来の技術】
図８に、従来のシンクロナスＤＲＡＭを利用したメモリシステムの構成を示す。
図８において、シンクロナスＤＲＡＭ４０１に備えられたモードレジスタセット４１１には、電源投入時などに、シンクロナスＤＲＡＭの動作モードを規定するデータとして、バーストレングスおよびＣＡＳレイテンシが設定されている。このバーストレングスは、入力制御回路４１２によるアドレス作成処理の制御に用いられるものであり、一方、ＣＡＳレイテンシは、出力制御回路４１３によるデータ出力における遅延制御に用いられる。
【０００３】
例えば、コントローラ４０２によってバスにアドレスＡ０とともに読出動作を指定するコントロール信号が出力されると、入力制御回路４１２により、メモリアレイ４１５に対してデータの読出動作を指定する制御信号が出力されるとともに、上述したアドレスＡ０を先頭として、バーストレングス分の連続したアドレスが生成され、順次にアドレスデコーダ４１４に入力される。そして、このアドレスデコーダ４１４によって得られたデコード結果に応じて、メモリアレイ４１５から該当するメモリセルの内容が順次に読み出され、出力制御回路４１３を介してバスに出力される。
【０００４】
一方、書き込み動作を指示するコントロール信号とともにアドレスＡｎが入力されると、入力制御回路４１２により、メモリアレイ４１５に対してデータの書込動作を指定する制御信号が出力されるとともに、上述したアドレスＡｎを先頭として、バーストレングス分の連続したアドレスが生成され、順次にアドレスデコーダ４１４に入力される。そして、このアドレスデコーダ４１４によって得られたデコード結果で示されるメモリセルに、データバスを介して入力制御回路４１２に入力されたデータが順次に書き込まれる。
【０００５】
従来のシンクロナスＤＲＡＭに対する動作モードの設定は、次のような手順で行なわれる。
１．まず、コントローラ４０２によって、シンクロナスＤＲＡＭ４０１をアイドルモードにするためのコントロール信号が生成され、シンクロナスＤＲＡＭ４０１に入力される。
【０００６】
２．その後、コントローラ４０２から所定のアドレス信号をシンクロナスＤＲＡＭ４０１に入力することにより、モードレジスタセット４１１の設定が行なわれる。
図９に、モードレジスタセットの設定を説明する図を示す。
図９に示した例では、アドレスの下位１０ビット(ａ0〜ａ9)がモードレジスタセットの設定に用いられており、ビットａ0〜ａ2がバーストレングスに、次のビットａ3がバーストタイプに、ビットａ4〜ａ6がＣＡＳレイテンシに、ビットａ7〜ａ8がテストモードに、そしてビットａ9がライトバーストレングスに、それぞれ割り当てられている。これらのビットを、図９に示した真理値表に示した設定値の組み合わせにしたがって入力することにより、シンクロナスＤＲＡＭの動作モードを設定することができる。
【０００７】
３．上述したようにして、モードレジスタセットへの動作モードの設定が完了した後に、コントローラ４０２から、アクティブコマンドを示すコントロール信号をシンクロナスＤＲＡＭ４０１に入力することにより、シンクロナスＤＲＡＭ４０１は、読み書き可能なアクティブ状態に移行する。
【０００８】
従来のシンクロナスＤＲＡＭの用途では、電源投入時に上述したようにして設定した動作モードに従って、読み出し動作および書き込み動作を行うのが一般的であった。
【０００９】
【発明が解決しようとする課題】
ところで、大容量のシンクロナスＤＲＡＭが市販されるようになったことから、一つのシンクロナスＤＲＡＭを画像メモリとして利用するだけでなく、例えば、プログラム格納用としても利用するというように、複数のコントローラによって共通にアクセスされる共用メモリとしての用途にシンクロナスＤＲＡＭを適用することが期待されている。
【００１０】
しかしながら、従来のシンクロナスＤＲＡＭは、容量全部が単一のコントローラからアクセスされることを前提としていたため、バーストレングスやＣＡＳレイテンシの設定は、容量全体に対して有効となっている。
したがって、例えば、シンクロナスＤＲＡＭに備えられたメモリアレイの一部から複数セル分の画像データを連続的に読み出した後に、メモリアレイの別の一部に格納されたプログラムデータに対してアクセスする際には、プログラムデータに適したバーストレングスおよびＣＡＳレイテンシを改めてモードレジスタセットに設定する必要がある。そして、このモードレジスタセットの設定を変更するためには、メモリコントローラによって、上述した３段階の操作を実行する必要があった。
【００１１】
このように、従来の技術では、複数のメモリコントローラが異なる動作モードでシンクロナスＤＲＡＭにアクセスしようとすると、動作モードの設定を頻繁に変更することが必要となり、この設定処理のために、全体としてのパフォーマンスが著しく低下してしまう。
【００１２】
一方、例えば、通常のメモリと同様に単一のメモリセルを対象とする読出／書込動作を行う動作モードを設定しておけば、複数のメモリコントローラが共通してアクセスすることができる。しかしながら、この場合には、連続的に読み出す動作モードが有効であるはずの画像データなどについても、単一のメモリセルを対象とする読出／書込動作を行う動作モードが適用されるので、このような用途においてシンクロナスＤＲＡＭを利用した際に期待される高速性を活かすことができなくなってしまう。
【００１３】
本発明は、シンクロナスＤＲＡＭの特徴を活かしつつ、複数のコントローラによる共用を可能とするシンクロナスＤＲＡＭを提供することを目的とする。
【００１４】
【課題を解決するための手段】
図１は、本発明のシンクロナスＤＲＡＭの原理ブロック図である。
【００１５】
請求項１の発明は、複数のメモリアレイ１１１のそれぞれに対応して、モード格納手段１１２を設け、複数のコントローラからそれぞれ出力されるモード設定命令それぞれに応じて、前記モード設定命令に含まれる指定情報で示されるメモリアレイに対応するモード格納手段に、前記モード設定命令に含まれる制御情報を設定する設定手段１１３と、アドレスに基づいて適切なモード格納手段１１２を選択するモード選択手段１１４と、選択されたモード格納手段に格納された制御情報に従って、該当するメモリアレイに対して、所定のクロック信号に同期したアクセス動作を実行するアクセス手段１１５とを備え、設定手段１１３は、複数のコントローラ１０１それぞれによってアドレスバスへのモード設定命令の出力と同期してデータバスに出力される複数ビットの指定情報に基づいて、この指定情報に対応するモード格納手段１１２を選択して、制御情報の設定対象とする対象選択手段１２１と、複数のコントローラ１０１それぞれによってアドレスバスに出力されるモード設定命令それぞれに含まれる制御情報を抽出し、対象選択手段１２１によって選択されたモード格納手段１１２に入力する入力手段１２２とを備えた構成であることを特徴とする。
【００１６】
請求項１の発明は、モード設定命令に含まれる指定情報に基づいて、設定手段１１３がこのモード設定命令に含まれる制御情報を格納するモード格納手段１１２を選択することにより、各メモリアレイ１１１に対応するモード格納手段１１２にそれぞれ独立に制御情報を格納することができ、また、各メモリアレイ１１１に対するアクセスの際に、モード選択手段１１４によって該当するモード格納手段１１２に格納された制御情報を選択的にアクセス手段１１５に渡して適用することができる。これにより、各メモリアレイ１１１を、それぞれに対応するモード格納手段１１２に格納された制御情報で示される動作モードで独立に動作させることができるので、異なる動作モードを要求する複数のコントローラ１０１の間でシンクロナスＤＲＡＭを共用することが可能となる。
上述した設定手段１１３に備えられた対象選択手段１２１によって選択したモード格納手段１１２に、入力手段１２２によって制御情報を選択的に入力することができる。これにより、データバスの少なくとも一部を利用して、モード格納手段１１２を指定することができるので、必要に応じて、シンクロナスＤＲＡＭに備えられた記憶容量を分割して所望の数のメモリアレイ１１１を形成することが可能となる。
【００１７】
上述した構成のシンクロナスＤＲＡＭにおいて、複数のメモリアレイ１１１が、それぞれ連続したアドレスで指定されるメモリセルから形成される所定の格納領域として構成することもできる。
このように構成されたシンクロナスＤＲＡＭは、シンクロナスＤＲＡＭが本来持っている記憶容量をアドレスに基づいて分割することによって複数のメモリアレイ１１１を形成するので、各コントローラ１０１に、従来と同様のアドレス空間を割り当てることができる。
【００１８】
最初に述べた構成のシンクロナスＤＲＡＭにおいて、複数のメモリアレイは、それぞれリフレッシュ動作の単位となるバンクとして構成することもできる。
このように構成されたシンクロナスＤＲＡＭは、シンクロナスＤＲＡＭに備えられた記憶容量をバンクごとに分割してメモリアレイ１１１を形成するので、各メモリアレイ１１１に対するアクセス中におけるリフレッシュによる割り込み発生を避けることができる。
【００２１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
図２に、本発明のシンクロナスＤＲＡＭの実施形態を示す。
図２に示したシンクロナスＤＲＡＭは、ｎ個のメモリアレイ２１１1〜２１１nと、これらのメモリアレイ２１１1〜２１１nにそれぞれ対応するモードレジスタセット２１２1〜２１２nとを備えている。
【００２２】
図３に、メモリアレイの説明図を示す。
図３に示したように、シンクロナスＤＲＡＭに備えられた記憶容量は、アドレス空間において連続したｎ個(図３においては、１６個)の領域に論理的に分割され、上述したｎ個のメモリアレイ２１１1〜２１１nに割り当てられている。
以下、メモリアレイ２１１1〜２１１nおよびモードレジスタセット２１２1〜２１２nのそれぞれを総称する際は、単に、メモリアレイ２１１およびモードレジスタセット２１２と称する。
【００２３】
また、図２において、入出力制御回路２１３は、コントロールバスとデータバスとに接続されており、コントロール信号に応じて、データバスとメモリアレイ２１１との間のデータのやり取りを行なう機能を備えている。
また、上述したｎ個のモードレジスタセット２１２から出力される制御データは、セレクタ２１４を介してこの入出力制御回路２１３およびアドレス生成部２１６に入力され、データバスとメモリアレイ２１１との間のデータ入出力動作およびアドレス生成動作の制御に用いられる。
【００２４】
また、図２に示した指示解釈部２１５の役割は、アドレスバスおよびコントロールバスを介して入力されたアドレスおよびコントロール信号に基づいて、コントローラ(図示せず)からの命令の種類を判別し、アドレス生成部２１６、セレクタ２１４およびレジスタ設定部２１７に、入力されたアドレスの少なくとも一部をそれぞれ渡すことである。
【００２５】
次に、上述したモードレジスタセットに制御データを設定する動作について説明する。
例えば、電源投入時などに、アイドルモードを指示するコマンドに続いて、動作モードの設定を指示する特定のアドレスが入力された場合に、このアドレスの下位１０ビットが、指示解釈部２１５により、レジスタ設定部２１７に渡される。
【００２６】
また、このとき、コントローラ(図示せず)によってデータバスに出力されたデータの下位ｍビットが、レジスタ設定部２１７に入力され、このビット列に基づいて、レジスタ設定部２１７により、ｎ個のモードレジスタセット２１２の中から該当するものが選択される。
その後、レジスタ設定部２１７は、従来のシンクロナスＤＲＡＭにおけるモードレジスタ設定と同様にして、選択されたモードレジスタセット２１２に対して、アドレスの下位１０ビットで示された制御データを設定すればよい。
【００２７】
このように、コントローラによってデータバスに出力されるデータの下位ｍビットによってモードレジスタセット２１２を選択し、アドレスの下位１０ビットとして含まれる制御データに基づいて、選択したモードレジスタセット２１２の設定を行なうことにより、コントローラからの指示に応じて、ｎ個のモードレジスタセット２１２にそれぞれ独立に動作モードを設定することができる。
【００２８】
なお、レジスタ設定部２１７がデータバスから取りこむビット数は、メモリアレイ２１１の数に応じて決めればよい。例えば、データの下位８ビットをモードレジスタセットの指定に割り当てれば、２５６個のモードレジスタセットにそれぞれ独立な動作モードを設定することが可能である。
上述したようにして、例えば、メモリアレイ２１１1〜２１１5に対応するモードレジスタセット２１２1〜２１２5について、プログラムに適合する動作モードを示す制御データ設定し、メモリアレイ２１１6〜２１１nに対応するモードレジスタセット２１２6〜２１２nについて、画像データに適合する動作モードを示す制御データ設定することが可能となる。
【００２９】
次に、各メモリアレイに対するデータの入出力動作について説明する。
読み出し動作あるいは書き込み動作を指示するコントロール信号とともにシンクロナスＤＲＡＭに備えられた記憶領域内のメモリセルを指定するアドレスが入力された場合は、指示解釈部２１５により、通常のアクセス命令であると判断され、入力されたアドレス全体がアドレス生成部２１６に渡されて、アドレス生成動作に供される。
【００３０】
このとき、指示解釈部２１５により、アドレスの上位ｍビットが、メモリアレイ２１１1〜２１１nを指定する情報としてセレクタ２１４に入力され、これに応じて、このセレクタ２１４により、該当するモードレジスタセット２１２から出力された制御データが選択され、アドレス生成部２１６および入出力制御回路２１３に入力される。
【００３１】
これに応じて、アドレス生成部２１６により、入力された動作モードに応じて一連のアドレスが生成され、アドレスデコーダ２１８を介してメモリアレイ２１１に入力される。また、このようにして生成されたアドレス入力によって指定されたメモリセルに対して、入出力制御回路２１３により、上述した動作モードに対応するアクセス処理が行なわれる。
【００３２】
例えば、メモリアレイ２１１6 に含まれるメモリセルを指定するアドレスが入力されると、指示解釈部２１５からセレクタ２１４に渡されたアドレスの一部に応じて、上述したメモリアレイ２１１6に対応するモードレジスタセット２１２6に格納された画像データ用の制御データが選択され、アドレス生成部２１６および入出力制御回路２１３に入力される。この制御データの入力に応じて、アドレス生成部２１６および入出力制御回路２１３が、画像データに適した動作モードで動作することにより、他のメモリアレイ２１１に格納されたデータの種類にかかわらず、アドレスで指定されたメモリセルを含む一連のメモリセルに画像データを連続的に書き込み、そして、このようにして書き込まれた一連の画像データを連続的に読み出すことができる。
【００３３】
同様にして、メモリアレイ２１１1 に含まれるメモリセルを指定するアドレス入力に応じて、モードレジスタセット２１２6 に格納されたプログラム用の制御データに従ってアドレス生成部２１６および入出力制御回路２１３が動作することにより、他のメモリアレイ２１１に格納されたデータの種類にかかわらず、アドレスで指定されたメモリセルにプログラムデータを書き込み、そして、このようにして書き込まれたプログラムデータを読み出すことができる。
【００３４】
上述したように、図２に示した本発明のシンクロナスＤＲＡＭは、複数のメモリアレイ２１１とこれらに対応するモードレジスタセット２１２とを備え、各モードレジスタセット２１２に独立して制御データを設定可能とするとともに、各メモリアレイ２１１に対するアクセスの際に、対応するモードレジスタセット２１２に格納された制御データを用いることを可能とする構成を備えている。
【００３５】
この構成を採用したことにより、ハードウェアとしては単一のシンクロナスＤＲＡＭの記憶容量を論理的に分割して得られた各メモリアレイに対するアクセスに、それぞれ異なる動作モードを適用し、各メモリアレイを論理的にはそれぞれ独立の記憶領域として扱うことが可能となる。
したがって、例えば、図４(ａ)に示すように、電源投入時などに、コントローラからそれぞれがアクセス対象とするメモリアレイに対応するモードレジスタセットに対するモードレジスタ設定命令を発行し、各メモリアレイに対応するモードレジスタセットにそれぞれに適合する動作モードを示す制御データを設定しておけば、直前のアクセスにおいて適用された動作モードにかかわらず、アクセス対象となるメモリアレイに対応する動作モードに従って、該当するメモリアレイに含まれるメモリセルに対するアクセスを行なうことができる。
【００３６】
つまり、図４(ｂ)に示すように、画像データ用として割り当てられたメモリアレイ２１１6 に、画像データ用の動作モードに従って一連のデータを書き込んだ後に、プログラムデータが格納されたメモリアレイ２１１1 から、プログラム用の動作モードに従って該当するデータを読み出すことができる。
ここで、上述したように、各動作モードは、メモリアレイ２１１ごとに設定され、また適用されるので、シンクロナスＤＲＡＭを複数のコントローラで共用する際に、コントローラの交代に伴う動作モードの設定処理を不要とすることができる。したがって、シンクロナスＤＲＡＭの特徴を十分に活かしつつ、単一のシンクロナスＤＲＡＭを複数のコントローラによって共用することが可能となる。
【００３７】
このようにして、単一のシンクロナスＤＲＡＭを複数のコントローラによって共用可能とすることにより、様々なハードウェアの小型化を図ることができる。
例えば、このシンクロナスＤＲＡＭに備えられたメモリアレイの一部に画像データを格納し、他の一部に制御プログラムを格納して、描画用プロセッサと制御用プロセッサとでこのシンクロナスＤＲＡＭを共用する構成とすれば、制御プログラム用のメモリチップを実装する必要がなくなるので、グラフィックボードの性能を維持しつつ、その小型化を図ることができる。
【００３８】
また、上述したように、データバスに出力されたデータの一部をレジスタ設定部２１７に入力し、モードレジスタセット２１２の指定に利用することにより、シンクロナスＤＲＡＭの記憶容量を自由に分割して、所望の数のメモリアレイを形成することが可能となる。これにより、多数のコントローラにそれぞれが必要とする容量を割り当てることが可能となるので、シンクロナスＤＲＡＭの記憶容量を無駄なく活用することができる。
【００３９】
一方、シンクロナスＤＲＡＭに備えられたメモリアレイが本来持っているハードウェア的な特徴を利用して、複数のメモリアレイに分割し、これらのメモリアレイを複数のコントローラにそれぞれ割り当てることにより、シンクロナスＤＲＡＭの共用を図ることも可能である。
【００４０】
図５に、メモリアレイの分割方法を説明する図を示す。また、図６に、本発明のシンクロナスＤＲＡＭの別実施形態を示す。
図５は、シンクロナスＤＲＡＭが、４つのバンクから構成されており、これらのバンクそれぞれをメモリアレイ２１１1〜２１１4とした場合を示している。
このように、シンクロナスＤＲＡＭの記憶領域を構成する４つのバンクを各メモリアレイ２１１に割り当てた場合は、図６に示して指示解釈部２１５は、アドレスバスを介して受け取ったアドレスの下位２ビットをセレクタ２１４に渡して、モードレジスタセット２１２の選択に供すればよい。
【００４１】
シンクロナスＤＲＡＭを構成する各バンクは、元来、ハードウェア的に独立した構成を持っているので、各バンクをメモリアレイ２１１として独立に動作させるために必要なハードウェア的な変更を最小限に抑えることができる。また、各コントローラにバンクごとに記憶領域を割り当てることにより、アクセス中にリフレッシュによる割り込み処理が入ることを避けることができる。
【００４２】
また、このように、シンクロナスＤＲＡＭの容量を分割して形成されたメモリアレイの数が少ない場合は、図９に示した真理値表において、予備とされているビットの組み合わせを利用して、制御データを設定するモードレジスタセットを指定することができる。
図７に、本発明のシンクロナスＤＲＡＭにおける動作モードの設定を説明する図を示す。
【００４３】
図７に示した表において括弧つき数字で示すように、テストモードに割り当てられているアドレスのビット８およびビット７の組み合わせによって、制御データを設定するモードレジスタセットを指定することも可能である。また、ＣＡＳレイテンシに割り当てられた３ビット(Ａ４〜Ａ６)や、バーストレングスに割り当てられている３ビット(Ａ０〜Ａ２)を用いて、モードレジスタセットを指定してもよい。
【００４４】
【発明の効果】
以上に説明したように、請求項１の発明によれば、単一のシンクロナスＤＲＡＭに備えられた記憶容量を複数のメモリアレイに分割し、これらのメモリアレイに独立に制御データを設定し、また、これらのメモリアレイに対するアクセスに設定した制御データを適用することにより、これらのメモリアレイをそれぞれ独立した記憶装置として扱うことが可能であるので、シンクロナスＤＲＡＭの特徴を活かしつつ、複数のコントローラによってシンクロナスＤＲＡＭを共用するメモリシステムを実現することが可能となる。これにより、シンクロナスＤＲＡＭの大容量化によって過剰となった記憶容量を、プログラムデータなどの記憶領域として利用することが可能となり、従来、プログラムデータの格納のために必要とされていたメモリチップを実装しなくても済むので、グラフィックボードなどの小型化を更に進めることができる。
【００４６】
特に、モード設定命令の一部としてデータバスに出力されるデータの一部をモード格納手段の選択に利用することにより、シンクロナスＤＲＡＭの記憶容量を自由に分割して、所望の数のメモリアレイを形成することが可能となる。これにより、多数のコントローラにそれぞれが必要とする容量を割り当てることが可能となるので、シンクロナスＤＲＡＭの記憶容量を無駄なく活用することができる。
また、各メモリアレイに連続した領域を割り当てれば、各コントローラに連続的なアドレスで指定される記憶領域を割り当てることができるので、各コントローラは、従来の処理においてアクセスに使用していたアドレスをそのまま使うことができる。
一方、各メモリアレイにバンクを割り当てれば、何らかのアドレス変換を行なう必要は生じるが、リフレッシュによる割り込みを回避することができる。
【図面の簡単な説明】
【図１】本発明のシンクロナスＤＲＡＭの原理ブロック図である。
【図２】本発明のシンクロナスＤＲＡＭの実施形態を示す図である。
【図３】メモリアレイの分割方法を説明する図である。
【図４】シンクロナスＤＲＡＭに対するアクセスを説明するシーケンス図である。
【図５】メモリアレイの分割方法を説明する図である。
【図６】本発明のシンクロナスＤＲＡＭの別実施形態を示す図である。
【図７】本発明のシンクロナスＤＲＡＭにおける動作モードの設定を説明する図である。
【図８】従来のシンクロナスＤＲＡＭを利用したメモリシステムの構成を示す図である。
【図９】モードレジスタセットの設定を説明する図である。
【符号の説明】
１０１、４０２ コントローラ
１１１、２１１、４１５ メモリアレイ
１１２ モード格納手段
１１３ 設定手段
１１４ モード選択手段
１１５ アクセス手段
１２１ 対象選択手段
１２２ 入力手段
２１２ モードレジスタセット
２１３ 入出力制御回路
２１４ セレクタ
２１５ 指示解釈部
２１６ アドレス生成部
２１７ レジスタ設定部
２１８、４１４ アドレスデコーダ
４０１ シンクロナスＤＲＡＭ
４１２ 入力制御回路
４１３ 出力制御回路
Claims (1)
- 独立してアクセス可能な複数のメモリアレイと、
前記複数のメモリアレイのそれぞれに対応して、その動作モードを規定するための制御情報を格納する複数のモード格納手段と、
複数のコントローラからそれぞれ出力されるモード設定命令それぞれに応じて、前記モード設定命令に含まれる指定情報で示されるメモリアレイに対応するモード格納手段に、前記モード設定命令に含まれる制御情報を設定する設定手段と、
アドレス入力で指定されたメモリセルを含む前記メモリアレイに対応するモード格納手段を選択するモード選択手段と、
選択されたモード格納手段に格納された制御情報に従って、該当するメモリアレイに対して、所定のクロック信号に同期したアクセス動作を実行するアクセス手段とを備え、
前記設定手段は、
複数のコントローラそれぞれによってアドレスバスへのモード設定命令の出力と同期してデータバスに出力される複数ビットの指定情報に基づいて、この指定情報に対応するモード格納手段を選択して、制御情報の設定対象とする対象選択手段と、
前記複数のコントローラそれぞれによってアドレスバスに出力されるモード設定命令それぞれに含まれる制御情報を抽出し、前記対象選択手段によって選択されたモード格納手段に入力する入力手段とを備えた構成である
ことを特徴とするシンクロナスＤＲＡＭ。
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