KR100691488B1 - Semiconductor package - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로써 반도체 칩의 입출력 패드와 본딩 와이어와 전기적으로 연결되는 배선과 연결되지 않는 배선에 각각 접촉되게 형성되는 제 1 및 제 2 볼랜딩부와, 상기 제 1 및 제 2 볼랜딩부에 각각 도전성 금속으로 형성되어 외부회로와 전기적으로 연결된 유효 볼과 연결되지 않는 NC(Non-connected) 볼로 사용되는 제 1 및 제 2 볼을 포함하는 BGA형 반도체 패키지에 있어서, 상기 외부회로와 전기적으로 연결될 부분의 상기 제 1 볼이 노출되도록 상기 제 1 볼의 일부 표면 및 상기 제 2 볼의 표면에 절연막이 형성된 것을 특징으로 한다. 따라서, 정전기 스트레스에 의해 NC 볼과 유효 볼 사이에 아크 방전이 발생되는 것을 방지하므로 반도체 칩의 집적회로가 정전 파괴되는 것을 방지할 수 있다.The present invention relates to a semiconductor package, wherein the first and second ball landing parts are formed to be in contact with wires which are not connected to wires electrically connected to the input / output pads and bonding wires of the semiconductor chip, and the first and second balls. A BGA type semiconductor package comprising first and second balls formed of a conductive metal, each of which is used as a non-connected ball that is not connected to an effective ball electrically connected to an external circuit. And an insulating film is formed on a portion of the surface of the first ball and a surface of the second ball so that the first ball of the portion to be electrically connected to the first ball is exposed. Therefore, since arc discharge is prevented from occurring between the NC ball and the effective ball due to the electrostatic stress, the integrated circuit of the semiconductor chip can be prevented from electrostatic destruction.
BGA, 패키지, ESD, NC(Non-connected), 정전 파괴BGA, Package, ESD, Non-connected, Power Failure
Description
도 1은 종래 기술에 따른 BGA형 반도체 패키지의 단면도.1 is a cross-sectional view of a BGA type semiconductor package according to the prior art.
도 2는 본 발명에 따른 BGA형 반도체 패키지의 단면도.2 is a cross-sectional view of a BGA type semiconductor package according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
51 : 반도체 칩 53 : 입출력 패드51
55 : 패키지 기판 63 : 접착제55: package substrate 63: adhesive
57, 58 : 제 1 및 제 2 금속배선57, 58: first and second metal wiring
59, 60 : 제 1 및 제 2 절연층59 and 60: first and second insulating layers
61, 62 : 제 1 및 제 2 볼랜딩부61 and 62: first and second ball landing portion
65, 67 : 제 1 및 제 2 볼 68 : 절연막65 and 67: first and second balls 68: insulating film
69 : 본딩 와이어 71 : 몰딩부69: bonding wire 71: molding part
본 발명은 반도체 패키지에 관한 것으로서, 특히, 반도체 집적회로를 정전기 방전(Electrostatic Discharge : 이하, ESD라 칭함)에 의한 손상을 억제할 수 있는 BGA형 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a BGA type semiconductor package capable of suppressing damage due to electrostatic discharge (hereinafter, referred to as ESD).
반도체 칩은 집적도가 높아짐에 따라 외부 핀의 핀의 갯수도 증가될 뿐만 아니라 핀 사이의 간격이 좁아지면서 ESD 등과 같은 외부의 전기적 충격에 취약해지고 있다. 그러므로, 최근에는 반도체 패키지는 내부의 반도체 칩에 형성된 집적회로를 외부와 전기적으로 연결하는 입출력 구조로 볼(ball)을 사용하는 BGA(Ball Grid Array) 패키지 또는 플립 칩(Flip Chip) 패키지가 많이 사용되고 있다.As semiconductor chips become more integrated, the number of pins of the external pins increases, as well as the gap between the pins becomes smaller, making them vulnerable to external electric shocks such as ESD. Therefore, in recent years, a semiconductor package has a Ball Grid Array (BGA) package or a flip chip package using a ball as an input / output structure for electrically connecting an integrated circuit formed on an internal semiconductor chip with an external device. have.
제 1 도는 종래 기술에 따른 BGA형 반도체 패키지의 단면도이다.1 is a cross-sectional view of a BGA type semiconductor package according to the prior art.
종래 기술에 따른 BGA형 반도체 패키지에 있어서 반도체 칩(11)은 집적회로가 형성된 표면이 패키지 기판(15) 상에 접착제(23)에 의해 접착되게 실장되는 데, 이 집적회로와 동일한 표면에 형성된 입출력 패드(13)는 패키지 기판(15)와 접촉되지 않고 노출되게 실장된다. 그러므로, 패키지 기판(15)의 입출력패드(13)와 대응되는 부분에 개구가 형성되어 노출된다.In the BGA type semiconductor package according to the prior art, the semiconductor chip 11 is mounted on the surface of the
패키지 기판(15)은 상부 및 하부 표면에 제 1 및 제 2 금속배선(17)(18)이 형성되고, 이 제 1 및 제 2 금속배선(17)(18)을 덮는 제 1 및 제 2 절연층(19)(20)이 형성된다. 상기에서 제 1 금속배선(17)의 소정 부분을 제외하고 본딩 와이어(69)에 의해 입출력패드(13)와 전기적으로 연결되고, 소정 부분은 전기적으로 오픈 상태가 된다. 그리고, 제 1 금속배선(17)의 노출된 부분에 도전성 금속의 제 1 및 제 2 볼랜딩부(21)(22)가 형성되는데, 제 1 볼랜딩부(21)는 본딩 와이어(29)와 전기적으로 연결되며, 제 2 볼랜딩부(22)는 본딩 와이어(29)와 전기적으로 연결되지 않는다.The
제 1 및 제 2 볼랜딩부(21)(22)에 도전성 금속으로 이루어진 제 1 및 제 2 볼(25)(27)이 형성된다. 상기에서 제 1 볼(25)은 입출력패드(13)를 통해 반도체 칩(11)의 집적회로와 연결되어 외부회로(도시되지 않음)으로 부터 전원을 공급받거나 또는 전기적 신호를 주고 받는 것으로 유효 볼이다. 또한, 제 2 볼(27)은 현 제품에서는 사용하지 않으나 향후를 위해 형성되는 예비 핀들로써 본딩 와이어(29)로 연결되지 않아 반도체 칩(11)과 전기적으로 차단되는 NC(Non-connected) 볼이다.First and
그리고, 패키지 기판(15) 상에 반도체칩(11)을 덮어 밀봉하는 몰딩부(31)가 형성된다. 상기에서 몰딩부(31)는 패키지 기판(15)과 접촉되지 않는 반도체칩(11)의 입출력패드(13)와 본딩 와이어(29)을 덮어 밀봉하도록 형성된다.A
상술한 구성의 종래의 BGA형 반도체 패키지는 정전기와 같은 외부의 전기적 충격이 제 2 볼(27)을 통해 유입되어 반도체 칩(11)을 파괴할 수 있다.In the conventional BGA type semiconductor package having the above-described configuration, an external electric shock such as static electricity may be introduced through the
아래 [표]은 84볼 BGA형 반도체 패키지에 대한 인체 모델(Human Body Model : 이하, HBM라 칭함) ESD 테스트 결과이다.The table below shows the results of the human body model (hereinafter referred to as HBM) ESD test for the 84-ball BGA type semiconductor package.
[표][table]
[표]에 나타난 결과에서 84볼 BGA형 반도체 패키지를 제 1 및 제 2 볼(25)(27) 또는 제 2 볼(27)만 HBM ESD 테스트를 실시한 결과 반도체 칩(11)의 집적회로는 2000V 이하에서 손상되어 불량이 발생된다. 그러나, 제 2 볼(27)을 제외한 제 1 볼(25) 만을 테스트한 결과 반도체 칩(11)의 집적회로는 4000V 이상에서도 손상되지 않는다.In the results shown in [Table], the HBM ESD test of the 84-ball BGA type semiconductor package with only the first and
상기에서 제 2 볼(27)에 의한 ESD 손상의 메커니즘은 제 2 볼(27)에 인가된 정전기 스트레스가 인접 제 1 볼(25)과 아크 방전을 일으켜 입출력 패드(13)을 통해 반도체 칩(11)로 전달되어 집적회로를 파괴시킨다.In the above mechanism of ESD damage by the
그러나, 종래의 BGA형 반도체 패키지는 NC 볼에 인가되는 정전기 스트레스에 의해 유효 볼과의 사이에 아크 방전이 발생되는 것을 방지할 수 없어 반도체 칩의 집적회로가 ESD에 의해 손상되는 것을 감소시킬 수 없는 문제점이 있었다.However, the conventional BGA type semiconductor package cannot prevent the arc discharge from being generated between the effective ball due to the electrostatic stress applied to the NC ball, and thus cannot reduce the damage of the integrated circuit of the semiconductor chip by ESD. There was a problem.
따라서, 본 발명의 목적은 정전기 스트레스에 의해 NC 볼과 유효 볼 사이에 아크 방전이 발생되는 것을 방지하여 반도체 칩의 집적회로가 정전 파괴되는 것을 방지할 수 있는 반도체 패키지를 제공함에 있다.
Accordingly, it is an object of the present invention to provide a semiconductor package capable of preventing the arc discharge between the NC ball and the effective ball due to electrostatic stress to prevent electrostatic destruction of the integrated circuit of the semiconductor chip.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 반도체 칩의 입출력 패드와 본딩 와이어와 전기적으로 연결되는 배선과 연결되지 않는 배선에 각각 접촉되게 형성되는 제 1 및 제 2 볼랜딩부와, 상기 제 1 및 제 2 볼랜딩부에 각각 도전성 금속으로 형성되어 외부회로와 전기적으로 연결된 유효 볼과 연결되지 않는 NC(Non-connected) 볼로 사용되는 제 1 및 제 2 볼을 포함하는 BGA형 반도체 패키지에 있어서, 상기 외부회로와 전기적으로 연결될 부분의 상기 제 1 볼이 노출되도록 상기 제 1 볼의 일부 표면 및 상기 제 2 볼의 표면에 절연막이 형성된 것을 특징으로 한다.In order to achieve the above object, a semiconductor package according to the present invention includes first and second ball landing parts formed to be in contact with a wire which is not connected to a wire electrically connected to an input / output pad and a bonding wire of a semiconductor chip, In the BGA type semiconductor package comprising first and second balls formed of a conductive metal, respectively, and used as non-connected balls, which are not connected to an effective ball electrically connected to an external circuit. And an insulating film is formed on a part of the surface of the first ball and a surface of the second ball so that the first ball of the portion to be electrically connected to the external circuit is exposed.
상기에서 절연막은 상기 제 2 볼의 전 표면 또는 끝 부분을 제외한 표면에 형성되며, 또한, 제 1 볼의 끝 부분을 제외한 표면에 절연막이 형성된다.In the above, the insulating film is formed on the surface except the entire surface or the end of the second ball, and the insulating film is formed on the surface except the end of the first ball.
상기 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 반도체 패키지는 반도체 칩의 입출력 패드와 본딩 와이어와 전기적으로 연결되는 배선과 연결되지 않는 배선에 각각 접촉되게 형성되는 제 1 및 제 2 볼랜딩부와, 상기 제 1 및 제 2 볼랜딩부에 각각 형성되어 외부회로와 전기적으로 연결된 유효 볼과 연결되지 않는 NC(Non-connected) 볼로 사용되는 제 1 및 제 2 볼을 포함하는 BGA형 반도체 패키지에 있어서, 상기 제 1 볼이 도전성 금속으로 형성되며 제 2 볼이 절연물질로 형성된다.In order to achieve the above object, a semiconductor package according to another exemplary embodiment of the present invention may include first and second ball landing parts formed to be in contact with wires which are not connected to wires electrically connected to an input / output pad and a bonding wire of a semiconductor chip, respectively. And first and second balls formed in the first and second ball landing parts, respectively, and used as non-connected balls, which are not connected to an effective ball electrically connected to an external circuit. In this case, the first ball is formed of a conductive metal and the second ball is formed of an insulating material.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 BGA형 반도체 패키지의 단면도이다.2 is a cross-sectional view of a BGA type semiconductor package according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 BGA형 반도체 패키지에 있어서 반도체 칩(51)은 집적회로가 형성된 표면이 접착제(63)에 의해 패키지 기판(55) 상에 접착되게 실장된다. 상기에서 반도체 칩(51)은 입출력 패드(53)가 집적회로와 동일한 표면에 형성되는데, 이 입출력 패드(53)는 패키지 기판(55)와 접촉되지 않고 노출되게 실장된다. 그러므로, 패키지 기판(55)의 입출력패드(53)와 대응되는 부분에 개구가 형성되어 노출된다.In the BGA type semiconductor package according to the exemplary embodiment of the present invention, the
패키지 기판(55)은 상부 및 하부 표면에 제 1 및 제 2 금속배선(57)(58)이 형성되고, 이 제 1 및 제 2 금속배선(57)(58)을 덮는 제 1 및 제 2 절연층(59)(60) 이 형성된다. 상기에서 제 1 금속배선(57)은 소정 부분을 제외하고 본딩 와이어(69)에 의해 입출력패드(53)와 전기적으로 연결되고, 소정 부분은 전기적으로 오픈 상태가 된다. 그리고, 제 1 금속배선(57)의 노출된 부분에 도전성 금속의 제 1 및 제 2 볼랜딩부(61)(62)가 형성되는데, 제 1 볼랜딩부(61)는 본딩 와이어(69)와 전기적으로 연결되며, 제 2 볼랜딩부(62)는 본딩 와이어(69)와 전기적으로 연결되지 않는다.The
제 1 및 제 2 볼랜딩부(61)(62)에 도전성 금속으로 이루어진 제 1 및 제 2 볼(65)(67)이 형성된다. 상기에서 제 1 볼(65)은 입출력패드(53)를 통해 반도체 칩(51)의 집적회로와 연결되어 외부회로(도시되지 않음)으로 부터 전원을 공급받거나 또는 전기적 신호를 주고 받는 것으로 유효 볼이다. 또한, 제 2 볼(67)은 현 제품에서는 사용하지 않으나 향후를 위해 형성되는 예비 핀들로써 본딩 와이어(69)로 연결되지 않아 반도체 칩(51)과 전기적으로 차단되는 NC(Non-connected) 볼이다.First and
상기에서 NC 볼로 사용되는 제 2 볼(67)에 정전기와 같은 외부의 전기적 충격이 유입되어 인접 제 1 볼(55)과 아크 방전을 일으켜 제 1 볼랜딩부(61), 제 1 금속배선(57), 본딩 와이어(69) 및 입출력패드(53)를 통해 반도체 칩(51)을 파괴할 수 있다. 그러므로, 제 2 볼(67) 표면에 절연막(68)을 형성하여 정전기와 같은 외부의 전기적 충격이 유입되는 것을 방지하여야 한다. 상기에서 절연막(68)은 제 1 및 제 2 절연층(59)(60)과 동일한 절연물질로 형성될 수 있는 데 제 2 볼(67)의 전 표면 또는 끝 부분을 제외한 표면에 형성될 있다. An external electric shock such as static electricity flows into the
그리고, 패키지 기판(55) 상에 반도체칩(51)을 덮어 밀봉하는 몰딩부(71)가 형성된다. 상기에서 몰딩부(71)는 패키지 기판(55)과 접촉되지 않는 반도체칩(51)의 입출력패드(53)와 본딩 와이어(69을 덮어 밀봉하도록 형성된다.A
상기에서 절연막(68)에 의해 제 2 볼(67)에 정전기와 같은 외부의 전기적 충격이 유입되는 것이 방지되므로 인접하는 제 1 볼(65) 사이에서 아크 방전이 일어나는 것이 방지되므로 반도체 칩(51)이 정전 파괴되는 것을 방지할 수 있다. 즉, 제 2 볼(67)에서 정전기가 유입되는 것이 방지되어 HBM 레벨 저하 현상이 사라지므로 84볼 BGA형 반도체 패키지에 대한 HBM ESD 테스트를 하면 제 1 볼(65) 만을 테스트한 결과와 같이 반도체 칩(51)의 집적회로는 4000V 이상에서도 손상되는 것이 방지된다.Since an external electric shock such as static electricity is prevented from flowing into the
또한, 본 발명의 다른 실시예로써 절연막(68)이 제 2 볼(67)의 끝 부분을 제외한 표면에 형성될 때 제 1 볼(65)도 끝 부분을 제외한 표면에 절연막이 형성될 수도 있다. 이러한 경우 제 1 볼(65)과 제 2 볼(67) 사이에서 아크 방전 현상이 발생되는 것을 더 감소시킬 수 있다.In addition, as another embodiment of the present invention, when the insulating
또한, 본 발명의 다른 실시예로써 제 2 볼(67) 자체를 제 1 및 제 2 절연층(59)(60)과 동일한 절연물질로 형성될 수도 있다. 이러한 경우 제 2 볼(67) 표면에 절연막이 형성되지 않아도 된다.In addition, as another embodiment of the present invention, the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
따라서, 본 발명은 정전기 스트레스에 의해 NC 볼과 유효 볼 사이에 아크 방전이 발생되는 것을 방지하므로 반도체 칩의 집적회로가 정전 파괴되는 것을 방지할 수 있는 잇점이 있다.Therefore, the present invention prevents the arc discharge from being generated between the NC ball and the effective ball by the electrostatic stress, so that the integrated circuit of the semiconductor chip can be prevented from electrostatic destruction.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040113580A KR100691488B1 (en) | 2004-12-28 | 2004-12-28 | Semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040113580A KR100691488B1 (en) | 2004-12-28 | 2004-12-28 | Semiconductor package |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060075032A KR20060075032A (en) | 2006-07-04 |
KR100691488B1 true KR100691488B1 (en) | 2007-03-09 |
Family
ID=37167628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR100691488B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR20060075032A (en) | 2006-07-04 |
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A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20041228 |
|
PA0201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20060527 Patent event code: PE09021S01D |
|
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20070126 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070228 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20070302 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20100126 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20110126 Start annual number: 5 End annual number: 5 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |