JP4767556B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置及び半導体チップに係り、特に半導体チップが配線基板に実装された半導体装置及びそれに用いる半導体チップに関するものである。 The present invention relates to a semiconductor device and a semiconductor chip, and more particularly to a semiconductor device in which a semiconductor chip is mounted on a wiring board and a semiconductor chip used therefor.
図８は従来のフェイスダウン実装型の半導体装置の構造を説明する図であり、図８（ａ）は上記半導体装置の模式断面図、図８（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図８（ｃ）は図８（ａ）において矢印方向から見た配線基板を示す平面図である。 8A and 8B are diagrams for explaining the structure of a conventional face-down mounting type semiconductor device. FIG. 8A is a schematic cross-sectional view of the semiconductor device, and FIG. 8B is an arrangement of electrode pads on a semiconductor chip. FIG. 8C is a plan view showing the wiring board viewed from the direction of the arrow in FIG.
図８（ｂ）に見られるように、半導体チップ３０の周辺部には、多数の電極パッド３１が所定ピッチで列状に配設されている。これらの電極パッド３１は半導体チップ３０の中央部近傍に形成されている回路ブロックとチップ内配線で接続されており、外部回路との信号入出力用及び電源供給用として用いられる。また、図８（ａ）に見られるように、半導体チップ３０と対向する配線基板３２の主面には、半導体チップ３０の電極パッド３１と対応する位置にボンディングパッド３３が設けられており、電極パッド３１はバンプ３４を介してボンディングパッド３３にフリップチップ方式でフェイスダウン接続される。また、配線基板３２の主面と反対側の面には、図８（ｃ）に見られるようにマトリクス状にボールランド３５が形成されている。ボールランド３５は配線基板３２を外部回路に接続する機能を有するものであり、主面に形成されているボンディングパッド３３とは図示しない内部配線を介して接続されている。また、ボールランド３５上には半田ボール３６が形成されており、この半田ボール３６を介して外部回路と接続される。 As shown in FIG. 8B, a large number of electrode pads 31 are arranged in a row at a predetermined pitch on the periphery of the semiconductor chip 30. These electrode pads 31 are connected to a circuit block formed in the vicinity of the central portion of the semiconductor chip 30 by intra-chip wiring, and are used for signal input / output with an external circuit and power supply. 8A, the main surface of the wiring substrate 32 facing the semiconductor chip 30 is provided with a bonding pad 33 at a position corresponding to the electrode pad 31 of the semiconductor chip 30. The pad 31 is face-down connected to the bonding pad 33 via the bump 34 by a flip chip method. Further, ball lands 35 are formed in a matrix on the surface opposite to the main surface of the wiring board 32 as shown in FIG. The ball land 35 has a function of connecting the wiring board 32 to an external circuit, and is connected to a bonding pad 33 formed on the main surface via an internal wiring (not shown). A solder ball 36 is formed on the ball land 35, and is connected to an external circuit via the solder ball 36.
上述の半導体装置の動作時には外部回路から半導体チップ３０の電極パッド３１を通して中央部に形成されている回路ブロックへ信号の入出力が行われる。また、回路ブロック内の各部は電極パッド３１を通して半導体チップ３０の周辺部から中央部へ向けてメッシュ状に形成されている電源配線から順次電源電流を受け取る。そのため、半導体チップ３０上において周辺部から中央部へ向かうにつれて電源配線上の電圧は次第に低下する。この電圧低下はＩＲドロップと称されるものであり、これにより半導体チップ３０の中央部付近の回路ブロックに規定の電圧が印加されなくなってその動作性能が低下し、あるいは回路ブロックが所定の動作を実行することができなくなる場合が生じる。 During the operation of the semiconductor device described above, signals are input / output from an external circuit to the circuit block formed in the center through the electrode pad 31 of the semiconductor chip 30. Each part in the circuit block sequentially receives power supply current from the power supply wiring formed in a mesh shape from the peripheral part to the central part of the semiconductor chip 30 through the electrode pad 31. Therefore, the voltage on the power supply wiring gradually decreases from the peripheral part to the central part on the semiconductor chip 30. This voltage drop is referred to as IR drop, and as a result, a specified voltage is not applied to the circuit block near the center of the semiconductor chip 30 and its operating performance is lowered, or the circuit block performs a predetermined operation. It may become impossible to execute.
半導体装置の高集積化の進展により配線幅はより狭く配線長はより長くなって配線抵抗が増加し、さらに高速化・多信号化は回路の抵抗やインダクタンスなどの受動素子で消費される電源電流の増加をもたらすことになり、ＩＲドロップはますます顕著になる。したがって、半導体装置の集積度や高速性能を犠牲にすることなく、即ち配線幅を広げあるいは電源電流を過度に増大させることなくＩＲドロップを抑えることが要求される。 With the progress of higher integration of semiconductor devices, the wiring width becomes narrower and the wiring length becomes longer and the wiring resistance increases.In addition, high speed and multiple signals are the power supply current consumed by passive elements such as circuit resistance and inductance. IR drop will become increasingly prominent. Therefore, it is required to suppress IR drop without sacrificing the integration degree and high speed performance of the semiconductor device, that is, without increasing the wiring width or excessively increasing the power supply current.
そこで、半導体チップの周辺部に設けた電極パッドに加えて中央部にはんだバンプ電極を設けてフリップチップ方式で配線基板に実装し、はんだバンプ電極の一部を電源供給用として用いる方法が提案されている(例えば、特許文献１参照)。この方式では、中央部に形成されている回路ブロックに対して直接にあるいは比較的短い電源配線により電源電流を供給することができるのでＩＲドロップが低減され、さらにはんだバンプ電極をＰｂ−ＳｎやＳｎ−Ａｇ等の材料で構成することによりはんだバンプ電極を回路ブロックの上に形成したときに回路ブロックに損傷を与えることなく配線基板との接続を行うことができる。しかし、この方法では、はんだバンプ電極が比較的大きな面積をとるため外部回路との接続のための電極パッドの配置密度を高くすることができず半導体装置の機能が制限される。これを避けるため、周辺部でははんだバンプ電極に代えて後に述べるスタッドバンプ等の配置密度を高くすることのできる電極を用いる必要があり、その場合には材質の異なるバンプ電極が混在することになるためフリップチップ接続条件を最適に設定することが難しく、結果として製造歩留りが低下するという問題が生じる。 Therefore, a method has been proposed in which a solder bump electrode is provided in the central portion in addition to the electrode pad provided in the peripheral portion of the semiconductor chip and mounted on the wiring board by a flip chip method, and a part of the solder bump electrode is used for power supply. (For example, refer to Patent Document 1). In this method, since the power supply current can be supplied directly to the circuit block formed in the central portion or by a relatively short power supply wiring, the IR drop is reduced, and the solder bump electrode is further connected to Pb-Sn or Sn. By being composed of a material such as -Ag, when the solder bump electrode is formed on the circuit block, it can be connected to the wiring board without damaging the circuit block. However, in this method, since the solder bump electrode takes a relatively large area, the arrangement density of the electrode pads for connection to an external circuit cannot be increased, and the function of the semiconductor device is limited. In order to avoid this, it is necessary to use electrodes capable of increasing the arrangement density of stud bumps, which will be described later, instead of solder bump electrodes, in which case bump electrodes made of different materials are mixed. Therefore, it is difficult to optimally set the flip chip connection conditions, resulting in a problem that the manufacturing yield is lowered.
また、半導体チップの内部電源を一定に供給するボールグリッドアレイパッケージ(ＢＧＡパッケージ)が提案されている。このＢＧＡパッケージは中央部に多数のボンディングパッドを配置した半導体チップを開口部を有する配線基板に接続したものであり、半導体チップのボンディングパッドが開口部から露出するように半導体チップと配線基板を貼り合わせる。そして、半導体チップのボンディングパッドを開口部を介して配線基板上に設けた電極パッドとボンディングワイヤやビームリードにより電気的に接続するものであり、半導体チップの中央部に設けた多数のボンディングパッドの一部を電源供給用として用いるようにしている(例えば、特許文献２参照)。特許文献１と同様に半導体チップ中央部に形成されている回路ブロックに対して直接あるいは比較的短い電源配線により電流を供給することができるのでＩＲドロップは抑えられる。しかし、このＢＧＡパッケージではボンディングパッドは半導体チップの中央部にのみ配置され周辺部には配置されていないため、外部回路との接続のための電極数を多く取ることができず半導体装置の機能が制限されるという問題がある。
そこで、本発明は、外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑えることを目的とする。 Therefore, an object of the present invention is to suppress IR drop during power supply to a semiconductor chip in which input / output electrode pads for an external circuit are arranged at high density in the peripheral portion.
本発明の半導体装置は、半導体基板主面の周辺部に複数の第１の電極パッド、該第１の電極パッドより内側の領域に少なくとも１個の第２の電極パッドが配設された半導体チップと、開口部を有し、主面には該第１の電極パッドと接続するための第１のボンディングパッド、反対面には該第２の電極パッドと接続するための第２のボンディングパッドが配設された配線基板を備え、該半導体チップと該配線基板の主面が対向して配置され、該第１の電極パッドは該第１のボンディングパッドにフェイスダウン接続され、該第２の電極パッドは該開口部を介して該第２のボンディングパッドとボンディングワイヤにより接続されており、該第１の電極パッドは該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、該間隙部は該第２の電極パッドの数以上設けられている。 A semiconductor device according to the present invention is a semiconductor chip in which a plurality of first electrode pads are disposed on the periphery of a main surface of a semiconductor substrate, and at least one second electrode pad is disposed in a region inside the first electrode pads. And a first bonding pad for connecting to the first electrode pad on the main surface, and a second bonding pad for connecting to the second electrode pad on the opposite surface. A wiring board disposed; the semiconductor chip and the main surface of the wiring board are arranged to face each other; the first electrode pad is face-down connected to the first bonding pad; and the second electrode The pads are connected to the second bonding pads by bonding wires through the openings, and the first electrode pads are arranged in a row of pads at a predetermined pitch on the periphery of the main surface of the semiconductor substrate. , In the pad row The predetermined pitch is separated over a distance gap is provided, the gap portion is provided above the number of the electrode pads of the second.
本発明の半導体装置は、半導体基板主面の周辺部に複数の第１の電極パッド、該第１の電極パッドより内側の領域に少なくとも１個の第２の電極パッドが配設された半導体チップと、開口部を有し、主面には該第１の電極パッドと接続するための第１のボンディングパッド、反対面には該第２の電極パッドと接続するための第２のボンディングパッドが配設された配線基板を備え、該半導体チップと該配線基板の主面が対向して配置され、該第１の電極パッドは該第１のボンディングパッドにフェイスダウン接続され、該第２の電極パッドは該開口部を介して該第２のボンディングパッドとボンディングワイヤにより接続されており、該第１の電極パッドより内側の領域に少なくとも１個の第３の電極パッドが配設され、該第３の電極パッドは該第２の電極パッドにボンディングワイヤあるいはチップ内配線により接続されており、該第１の電極パッドは、該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、該間隙部は、該第２の電極パッド及び該第３の電極パッドを合わせた数以上設けられている。 A semiconductor device according to the present invention is a semiconductor chip in which a plurality of first electrode pads are disposed on the periphery of a main surface of a semiconductor substrate, and at least one second electrode pad is disposed in a region inside the first electrode pads. And a first bonding pad for connecting to the first electrode pad on the main surface, and a second bonding pad for connecting to the second electrode pad on the opposite surface. A wiring board disposed; the semiconductor chip and the main surface of the wiring board are arranged to face each other; the first electrode pad is face-down connected to the first bonding pad; and the second electrode The pad is connected to the second bonding pad through a bonding wire through the opening, and at least one third electrode pad is disposed in a region inside the first electrode pad, 3 electrode pads The first electrode pad is connected to the second electrode pad by a bonding wire or an intra-chip wiring, and the first electrode pad is arranged in a pad row at a predetermined pitch on the periphery of the main surface of the semiconductor substrate. The column is provided with gaps that are separated by a distance equal to or greater than the predetermined pitch, and the gaps are provided in a number equal to or more than the total number of the second electrode pads and the third electrode pads.
また、上記半導体装置において、該第１の電極パッド上にはボンディングワイヤによるスタッドバンプが形成され、該第１の電極パッドは該スタッドバンプを介して該第１のボンディングパッドにフェイスダウン接続されていることを特徴とする。 In the semiconductor device, a stud bump made of a bonding wire is formed on the first electrode pad, and the first electrode pad is face-down connected to the first bonding pad via the stud bump. It is characterized by being.
本発明の半導体装置は、半導体チップの周辺部に形成された第１の電極パッドをバンプを介してフェイスダウンで配線基板に接続しているため半導体装置の小型化、薄型化が可能であり、それに加えて、第１の電極パッドより内側の領域に配設した第２の電極パッドを配線基板の開口部を介して第２のボンディングパッドとボンディングワイヤにより接続しているので、第２の電極パッドから半導体チップの中央部に形成されている回路ブロックに直接あるいは短い電源配線で電源を供給することができ、ＩＲドロップを従来に比べて小さくすることができる。さらに、第２の電極パッドを複数個設けることにより半導体チップの中央部近傍に形成されている複数個の回路ブロックのそれぞれに異なる電源電圧を独立して供給することが可能となる。 In the semiconductor device of the present invention, the first electrode pad formed in the peripheral portion of the semiconductor chip is connected to the wiring substrate face-down through the bump, so that the semiconductor device can be reduced in size and thickness. In addition, since the second electrode pad disposed in the region inside the first electrode pad is connected to the second bonding pad by the bonding wire through the opening of the wiring board, the second electrode Power can be supplied from the pad to a circuit block formed in the central portion of the semiconductor chip directly or with a short power supply wiring, and the IR drop can be reduced as compared with the prior art. Furthermore, by providing a plurality of second electrode pads, different power supply voltages can be independently supplied to each of a plurality of circuit blocks formed in the vicinity of the central portion of the semiconductor chip.
また、第１の電極パッドより内側の領域に第３の電極パッドを配設しボンディングワイヤあるいはチップ内配線により第２の電極パッドと接続しているため、半導体チップの中央部の各回路ブロックに第３の電極パッドを通して最短の電源配線で電源を供給することができる上、第３の電極パッドをボンディングワイヤにより配線基板と接続する必要がなくなるので半導体装置の実装工程における歩留りの低下を防ぐことができる。 In addition, since the third electrode pad is disposed in a region inside the first electrode pad and is connected to the second electrode pad by a bonding wire or an intra-chip wiring, each circuit block in the central portion of the semiconductor chip is connected. Power can be supplied through the third electrode pad with the shortest power supply wiring, and it is not necessary to connect the third electrode pad to the wiring substrate with a bonding wire, thereby preventing a decrease in yield in the mounting process of the semiconductor device. Can do.
また、半導体チップを配線基板にフェイスダウン実装する前には、通常、半導体チップの切り離し前の半導体ウェーハの状態でカンチレバー型のプローブカードを用いて個々の半導体チップの特性試験が行われる。このプローブカードは、プローブの先端が半導体チップの周辺部に配置されている電極パッドと同一の配置となるよう列状に配置されており、特性試験に際しては全ての電極パッドに適切な荷重を印加して同時にプローブに当接させるようにしており、極めて効率的に特性試験を行うことができる。 In addition, before the semiconductor chip is mounted face-down on the wiring board, a characteristic test of each semiconductor chip is usually performed using a cantilever type probe card in the state of the semiconductor wafer before the semiconductor chip is separated. This probe card is arranged in a row so that the tip of the probe is arranged in the same manner as the electrode pads arranged on the periphery of the semiconductor chip, and an appropriate load is applied to all the electrode pads during the characteristic test. At the same time, the probe is brought into contact with the probe, and the characteristic test can be performed very efficiently.
しかし、上述した第２及び第３の電極パッドが配設された半導体チップでは第２及び第３の電極パッドが第１の電極パッドより内側の領域に設けられているため、第１の電極パッドの配置ピッチが微細になったとき、上述したカンチレバー型プローブカードにおいて第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが難しくなり、結果としてカンチレバー型のプローブカードを用いることができなくなる。プローブの先端を面状に配設したいわゆる垂直型のプローブカードを用い、これにより第２及び第３の電極パッドと第１の電極パッドに同時にプローブを当接させる方法が考えられるが、垂直型のプローブカードは、一般にカンチレバー型のプローブカードに比べて適切な荷重印加が難しいため電極パッドとプローブの接触不良が生じ易く、また、カンチレバー型のプローブカードに比べて高価であり特性試験のコストにも問題が生じる。 However, in the semiconductor chip in which the second and third electrode pads described above are provided, the second and third electrode pads are provided in a region inside the first electrode pad. When the arrangement pitch of the electrodes becomes fine, it becomes difficult to arrange the second and third electrode pad probes side by side with the first electrode pad probes in the above-described cantilever type probe card, resulting in a cantilever. The type of probe card cannot be used. A method of using a so-called vertical probe card in which the tip of the probe is arranged in a planar shape and thereby bringing the probe into contact with the second and third electrode pads and the first electrode pad simultaneously can be considered. In general, it is difficult to apply an appropriate load compared to a cantilever type probe card, and the contact between the electrode pad and the probe is likely to occur. Problems also arise.
そこで、本発明では、半導体基板主面の周辺部に所定ピッチでパッド列をなして配設されている第１の電極パッドからなるパッド列に、上記所定ピッチ以上の距離を離間させた間隙部を設ける。そして、間隙部は第２の電極パッド及び第３の電極パッドが配設されているときには第３の電極パッドを合わせた数以上設けるようにする。これにより第１の電極パッドの配置ピッチが微細になったときにも、カンチレバー型プローブカードにおける第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが容易となり、半導体チップの特性試験に従来どおりカンチレバー型プローブカードを用いることが可能となる。 Therefore, in the present invention, a gap portion in which a distance equal to or greater than the predetermined pitch is separated from a pad row composed of first electrode pads arranged in a pad row at a predetermined pitch on the periphery of the main surface of the semiconductor substrate. Is provided. Further, when the second electrode pad and the third electrode pad are provided, the gap portion is provided in a number equal to or more than the total number of the third electrode pads. As a result, even when the arrangement pitch of the first electrode pads becomes fine, the second and third electrode pad probes in the cantilever type probe card are arranged in a line along with the first electrode pad probes. As a result, the cantilever type probe card can be used in the conventional characteristic test of the semiconductor chip.
半導体チップの周辺部に配設した入出力用電極パッドの配置ピッチを大きくすることなく半導体装置に対する電源供給時のＩＲドロップを抑えるとともに、この半導体装置に用いられる半導体チップの特性試験を低コストで効率的に行うことを可能にする構造を実現した。
［参考例１］
IR drop during power supply to the semiconductor device can be suppressed without increasing the arrangement pitch of the input / output electrode pads arranged in the periphery of the semiconductor chip, and the characteristic test of the semiconductor chip used in the semiconductor device can be performed at low cost. A structure that enables efficient operation has been realized.
[Reference Example 1]
図１は参考例に係る半導体装置の構造を説明する図であり、図１（ａ）は上記半導体装置の模式断面図、図１（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図１（ｃ）は図１（ａ）において矢印方向から見た配線基板を示す平面図である。 1A and 1B are diagrams illustrating the structure of a semiconductor device according to a reference example . FIG. 1A is a schematic cross-sectional view of the semiconductor device, and FIG. 1B is a plan view showing the arrangement of electrode pads on a semiconductor chip. FIG. 1C is a plan view showing the wiring board viewed from the direction of the arrow in FIG.
図１（ｂ）に見られるように、半導体チップ１の周辺部には外部回路に対する信号入出力用の第１の電極パッド２が所定ピッチで多数列状に配設され、また、第１の電極パッド２が配設された位置より内側の領域に第２の電極パッド３が配設されている。第１の電極パッド２は半導体チップ１の中央部近傍に形成されている回路ブロックとはチップ内配線で接続されており、第２の電極パッド３は半導体チップ１内にメッシュ状に形成された電源配線層に接続されている。 As shown in FIG. 1B, the first electrode pads 2 for signal input / output with respect to the external circuit are arranged in a plurality of rows at a predetermined pitch on the periphery of the semiconductor chip 1, and the first A second electrode pad 3 is disposed in a region inside the position where the electrode pad 2 is disposed. The first electrode pad 2 is connected to the circuit block formed in the vicinity of the central portion of the semiconductor chip 1 by intra-chip wiring, and the second electrode pad 3 is formed in a mesh shape in the semiconductor chip 1. Connected to the power wiring layer.
なお、第１の電極パッド２の多くは外部回路との信号入出力用として用いられるが、その一部は半導体チップ１の周辺部に比較的近い位置に形成されている回路ブロックへの電源供給用として用いてもよい。また、第２の電極パッド３は半導体チップ１上で回路ブロックが形成されていない位置に設けることが望ましい。 Although most of the first electrode pads 2 are used for signal input / output with an external circuit, a part of the first electrode pads 2 supplies power to a circuit block formed at a position relatively close to the periphery of the semiconductor chip 1. It may be used for purposes. The second electrode pad 3 is desirably provided at a position on the semiconductor chip 1 where no circuit block is formed.
半導体チップ１と対向する配線基板４の主面には、図１（ａ）に見られるように、半導体チップ１の第１の電極パッド２と対応する位置に第１のボンディングパッド５が設けられており、第１の電極パッド２はバンプ６を介して第１のボンディングパッド５にフリップチップ方式でフェイスダウン接続される。 On the main surface of the wiring substrate 4 facing the semiconductor chip 1, as seen in FIG. 1A, a first bonding pad 5 is provided at a position corresponding to the first electrode pad 2 of the semiconductor chip 1. The first electrode pad 2 is face-down connected to the first bonding pad 5 via the bump 6 by a flip chip method.
第１の電極パッド２上のバンプ６としてはスタッドバンプを用いることが望ましい。スタッドバンプはボンディングワイヤの一端を第１の電極パッド２にボンディングし、この状態でボンディングワイヤの他端を引き上げながら切断することにより形成されるものであり、バンプ面積をボンディングワイヤ径の２倍程度以下に抑えることができるので第１の電極パッド２の配置密度を高くすることができる。 It is desirable to use stud bumps as the bumps 6 on the first electrode pad 2. The stud bump is formed by bonding one end of the bonding wire to the first electrode pad 2 and cutting it while pulling up the other end of the bonding wire in this state. The bump area is about twice the diameter of the bonding wire. Since it can be suppressed to the following, the arrangement density of the first electrode pads 2 can be increased.
図１（ｂ）、（ｃ）に見られるように、配線基板４はその中央部に開口部７が設けられており、開口部７の位置と大きさは半導体チップ１を配線基板４にフェイスダウン接続したとき開口部７から半導体チップ１上の第２の電極パッド３が露出するように決められる。また、図１（ｃ）に見られるように、配線基板４の主面と反対側の面には第２のボンディングパッド８とボールランド９が形成されている。第２のボンディングパッド８は開口部７の近傍に配設されており、また、ボールランド９は開口部７と第２のボンディングパッド８が形成されている領域を除き配線基板４にマトリクス状に配置される。ボールランド９は外部回路と配線基板４を接続する機能を有し、配線基板４の主面に形成されている第１のボンディングパッド５及びその反対面に形成されている第２のボンディングパッド８とは図示しない内部配線を介して接続されている。ボールランド９上には半田ボール１１が形成されており、この半田ボール１１を介して外部回路と接続される。そして、図１（ａ）に見られるように半導体チップ１の第２の電極パッド３は開口部７を介してボンディングワイヤ１０により第２のボンディングパッド８に接続される。 As shown in FIGS. 1B and 1C, the wiring substrate 4 has an opening 7 at the center thereof, and the position and size of the opening 7 is such that the semiconductor chip 1 faces the wiring substrate 4. It is determined that the second electrode pad 3 on the semiconductor chip 1 is exposed from the opening 7 when the down connection is made. As shown in FIG. 1C, the second bonding pad 8 and the ball land 9 are formed on the surface opposite to the main surface of the wiring substrate 4. The second bonding pads 8 are disposed in the vicinity of the openings 7, and the ball lands 9 are arranged in a matrix on the wiring board 4 except for the areas where the openings 7 and the second bonding pads 8 are formed. Be placed. The ball land 9 has a function of connecting the external circuit and the wiring board 4, and the first bonding pad 5 formed on the main surface of the wiring board 4 and the second bonding pad 8 formed on the opposite surface thereof. Are connected via an internal wiring (not shown). A solder ball 11 is formed on the ball land 9 and is connected to an external circuit via the solder ball 11. As shown in FIG. 1A , the second electrode pad 3 of the semiconductor chip 1 is connected to the second bonding pad 8 through the opening 7 by the bonding wire 10.
以上のように、第２の電極パッド３は半導体チップ１の中央部近傍に形成されているので、半導体チップ１の周辺部に配設された第１の電極パッド２から電源を供給する従来の方法に比べて、直接あるいは短い電源配線で回路ブロックへ電源を供給することができ、効果的にＩＲドロップを抑えることができる。半導体チップ１上の第２の電極パッド３の数とその配置位置は半導体チップ１上の回路ブロックの数や配置位置に応じて決められ、また、配線基板４上での第２のボンディングパッド８と開口部７の配置もそれに応じて以下の例に示すように決められる。 As described above, since the second electrode pad 3 is formed in the vicinity of the central portion of the semiconductor chip 1, a conventional power supply is supplied from the first electrode pad 2 disposed in the peripheral portion of the semiconductor chip 1. Compared with the method, power can be supplied to the circuit block directly or with short power supply wiring, and IR drop can be effectively suppressed. The number and arrangement positions of the second electrode pads 3 on the semiconductor chip 1 are determined according to the number and arrangement positions of the circuit blocks on the semiconductor chip 1, and the second bonding pads 8 on the wiring substrate 4 are also determined. The arrangement of the openings 7 is determined accordingly as shown in the following example.
図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）は本発明の実施例を説明する図であり、図２（ａ）、図３（ａ）は半導体チップ上の電極パッドの配置を示す平面図、図２（ｂ）、図３（ｂ）は半導体チップと対向する配線基板の平面図であり、それぞれ図１（ｂ）、（ｃ）に対応する。 2 (a), 2 (b), 3 (a), and 3 (b) are diagrams illustrating an embodiment of the present invention . FIGS. 2 (a) and 3 (a) are electrode pads on a semiconductor chip. FIG. 2B and FIG. 3B are plan views of the wiring board facing the semiconductor chip, and correspond to FIGS. 1B and 1C, respectively.
図２（ａ）、図３（ａ）に見られるように、半導体チップ１の周辺部からその内側領域にかけて第２の電極パッド３を分散して複数個設ける。そして、これら第２の電極パッド３をグループ化し、配線基板４上には各グループに対応して複数の開口部７及び第２の電極パッド３と接続するための第２のボンディングパッド８を設ける。上記構成によれば、半導体チップ１上に分散配置されている回路ブロックのそれぞれに最短の電源配線で異なる電源電圧を供給することが可能となり、異種電源を混載したシステムＬＳＩ等に対する電源供給の際のＩＲドロップを最小限に抑える上で効果的である。 As seen in FIGS. 2A and 3A, a plurality of second electrode pads 3 are provided in a distributed manner from the periphery of the semiconductor chip 1 to its inner region. Then, these second electrode pads 3 are grouped, and a plurality of openings 7 and second bonding pads 8 for connecting to the second electrode pads 3 are provided on the wiring board 4 corresponding to each group. . According to the above configuration, it is possible to supply different power supply voltages to the circuit blocks distributed on the semiconductor chip 1 by using the shortest power supply wiring, and when supplying power to a system LSI or the like in which different types of power supplies are mounted. This is effective in minimizing the IR drop.
なお、 図２（ａ）、図３（ａ）に示した第１の電極パッド２の配置は 図１（ｂ）に示した配置図と比較すると、所定ピッチhで配置されている第１の電極パッド２の一部が欠け間隙部３７が形成された構成となっているが、その理由については後述する。 Note that the arrangement of the first electrode pads 2 shown in FIGS. 2A and 3A is the first arrangement with a predetermined pitch h as compared to the arrangement shown in FIG. A part of the electrode pad 2 has a structure in which a notch gap portion 37 is formed. The reason will be described later.
次に、図４（ａ）、（ｂ）、（ｃ）、（ｄ）は図１に示した半導体装置の製造方法を説明する工程断面図である。まず、図４（ａ）に示したように、半導体チップ１と配線基板４の主面を対向させて配置する。半導体チップ１の主面上の周辺部には信号入出力用の第１の電極パッド２が配設され中央部には電源用の第２の電極パッド３が配設されている。第２の電極パッド３は回路ブロックが形成されていない領域に配設することが望ましい。 Next, FIGS. 4A, 4 </ b> B, 4 </ b> C, and 4 </ b> D are process cross-sectional views illustrating a method for manufacturing the semiconductor device shown in FIG. 1. First, as shown in FIG. 4A, the main surfaces of the semiconductor chip 1 and the wiring board 4 are arranged to face each other. A first electrode pad 2 for signal input / output is disposed in the peripheral portion on the main surface of the semiconductor chip 1, and a second electrode pad 3 for power supply is disposed in the central portion. The second electrode pad 3 is desirably disposed in a region where a circuit block is not formed.
半導体チップ１と対向する配線基板４の中央付近には開口部７が設けられ、また、第１の電極パッド２と対向する位置に第１のボンディングパッド５、その反対面には第２のボンディングパッド８及び外部回路と接続するためのボールランド９が形成されている。そして、配線基板４の開口部７近傍を除く主面上に熱硬化性樹脂１２を滴下し半導体チップ１と配線基板４をフリップチップ方式で接続する。これは、第１の電極パッド２と第１のボンディングパッド５をバンプ６を介して当接させ、この状態で半導体チップ１に上から荷重を加え必要に応じて加熱しあるいは加熱に加えて超音波を印加することにより行われる。さらに、接続後に再加熱することにより熱硬化性樹脂１２を硬化させる。バンプ６としてボンディングワイヤを利用したスタッドバンプを用いる。 An opening 7 is provided in the vicinity of the center of the wiring substrate 4 facing the semiconductor chip 1, and the first bonding pad 5 is positioned at a position facing the first electrode pad 2, and the second bonding is performed on the opposite surface. Ball lands 9 for connection to the pads 8 and external circuits are formed. Then, a thermosetting resin 12 is dropped on the main surface excluding the vicinity of the opening 7 of the wiring board 4 to connect the semiconductor chip 1 and the wiring board 4 by a flip chip method. This is because the first electrode pad 2 and the first bonding pad 5 are brought into contact with each other through the bump 6, and in this state, a load is applied to the semiconductor chip 1 from above and heated as necessary or in addition to heating. This is done by applying sound waves. Further, the thermosetting resin 12 is cured by reheating after the connection. A stud bump using a bonding wire is used as the bump 6.
熱硬化性樹脂１２としては耐熱性、絶縁性に優れるエポキシ樹脂、フェノール樹脂、シアネート樹脂等が無機フィラーと混合して用いられる。さらに、必要に応じてカップリング剤や分散剤を添加する。 As the thermosetting resin 12, an epoxy resin, a phenol resin, a cyanate resin, or the like excellent in heat resistance and insulation is used by mixing with an inorganic filler. Furthermore, a coupling agent and a dispersing agent are added as needed.
図４（ｂ）は以上の工程により半導体チップ１を配線基板４にフェイスダウン接続した状態を示したものである。同図に見られるように、半導体チップ１の主面上の第２の電極パッド３は配線基板４の開口部７を通して外部へ露出されていることがわかる。 FIG. 4B shows a state in which the semiconductor chip 1 is face-down connected to the wiring board 4 by the above process. As can be seen from the figure, the second electrode pad 3 on the main surface of the semiconductor chip 1 is exposed to the outside through the opening 7 of the wiring substrate 4.
ついで、図４（ｃ）に示したように、半導体チップ１の第２の電極パッド３を配線基板４の開口部７を介して第２のボンディングパッド８にボンディングワイヤ１０により接続する。前述のように第１の電極パッド２の配置密度を高くするためにはバンプ６を形成するのに用いられるボンディングワイヤの径を小さくする必要があるが、ボンディングワイヤ１０に対してはこのような制限がなく、逆にボンディングワイヤ１０の径を大きくすることにより配線抵抗を低減することができる。これによりボンディングワイヤ１０を通して第２の電極パッド３から半導体チップ１の回路ブロックへ供給される電源電流のＩＲドロップをより効果的に抑えることが可能となる。 Next, as shown in FIG. 4C, the second electrode pad 3 of the semiconductor chip 1 is connected to the second bonding pad 8 through the opening 7 of the wiring substrate 4 by the bonding wire 10. As described above, in order to increase the arrangement density of the first electrode pads 2, it is necessary to reduce the diameter of the bonding wire used to form the bumps 6. There is no limit, and conversely, the wiring resistance can be reduced by increasing the diameter of the bonding wire 10. Thereby, it is possible to more effectively suppress the IR drop of the power supply current supplied from the second electrode pad 3 to the circuit block of the semiconductor chip 1 through the bonding wire 10.
ついで、図４（ｄ）に示したように、開口部７から熱硬化性樹脂１３を注入し、これにより半導体チップ１の表面、第２の電極パッド３及びボンディングワイヤ１０を保護する。ここで用いる熱硬化性樹脂１３は必要に応じて最初に用いた熱硬化性樹脂１２とは異なるものを用いてもよい。さらに、ボールランド９上に外部回路との接続のための半田ボール１１を形成する。 Next, as shown in FIG. 4D, a thermosetting resin 13 is injected from the opening 7, thereby protecting the surface of the semiconductor chip 1, the second electrode pad 3, and the bonding wire 10. As the thermosetting resin 13 used here, a different one from the thermosetting resin 12 used first may be used as necessary. Further, a solder ball 11 for connection to an external circuit is formed on the ball land 9.
上記工程では半導体チップと配線基板をフリップチップ方式で接続する段階で熱硬化性樹脂を用いたが、この段階では熱硬化性樹脂を用いずに半導体チップと配線基板を接続し、半導体チップの第２の電極パッドと第２のボンディングパッドをボンディングワイヤにより接続した後で開口部から半導体チップと回路基板の間の間隙に熱硬化性樹脂を注入するようにしてもよい。あるいは、トランスファーモールドによる樹脂封止を用いることもできる。
［参考例２］
In the above process, the thermosetting resin is used at the stage of connecting the semiconductor chip and the wiring board by the flip chip method. At this stage, the semiconductor chip and the wiring board are connected without using the thermosetting resin, The thermosetting resin may be injected into the gap between the semiconductor chip and the circuit board from the opening after the two electrode pads and the second bonding pad are connected by the bonding wire. Alternatively, resin sealing by transfer molding can be used.
[Reference Example 2]
次に、図５（ａ）、（ｂ）（ｃ）は本発明の他の実施例を説明する図である。図５（ａ）は上記半導体装置の模式断面図、図５（ｂ）は半導体チップ上の電極パッドの配置を示す平面図、図５（ｃ）は 図５（ａ）において矢印方向から見た配線基板４を示す平面図であり、それぞれ図１（ａ）、（ｂ）（ｃ）と対応し同一のものには同一番号を付してある。 Next, FIGS. 5A, 5B and 5C are diagrams for explaining another embodiment of the present invention. 5A is a schematic cross-sectional view of the semiconductor device, FIG. 5B is a plan view showing the arrangement of electrode pads on the semiconductor chip, and FIG. 5C is a view from the direction of the arrow in FIG. It is a top view which shows the wiring board 4, and respond | corresponds to FIG. 1 (a), (b) (c), respectively, and the same thing is attached | subjected the same number.
参考例１と同様に、半導体チップ１の周辺部には外部回路との信号入出力に用いられる第１の電極パッド２が多数列状に配設されており、これらの第１の電極パッド２は半導体チップ１の中央部に形成されている回路ブロックとチップ内配線で接続されている。また、第１の電極パッド２が配設された位置より内側の領域に電源供給のための第２の電極パッド３が設けられている。配線基板４の中央部には開口部７が設けられ、開口部７の近傍に第２のボンディングパッド８が配設されている。そして、図５（ａ）に見られるように、第２の電極パッド３はボンディングワイヤ１０により第２のボンディングパッド８に接続される。 As in the first reference example, a plurality of first electrode pads 2 used for signal input / output with an external circuit are arranged in the periphery of the semiconductor chip 1, and these first electrode pads 2 are arranged. Is connected to a circuit block formed in the central portion of the semiconductor chip 1 by intra-chip wiring. In addition, a second electrode pad 3 for supplying power is provided in a region inside the position where the first electrode pad 2 is disposed. An opening 7 is provided at the center of the wiring board 4, and a second bonding pad 8 is disposed in the vicinity of the opening 7. As seen in FIG. 5A, the second electrode pad 3 is connected to the second bonding pad 8 by a bonding wire 10.
半導体チップ１上に形成された複数の回路ブロックの各々に対応して第２の電極パッド３を設けるようにすれば各回路ブロックに最短の電源配線で電源を供給することが可能となるが、この方法では複数の第２の電極パッド３をそれぞれ第２のボンディングパッド８に接続するためのボンディングワイヤ数がそれに応じて増えることになる。このワイヤボンディング工程は段差のある面の間で行うため、同一面間で行う通常のワイヤボンディング工程に比べて製造歩留まりの点で問題がある。 If the second electrode pads 3 are provided corresponding to each of the plurality of circuit blocks formed on the semiconductor chip 1, it becomes possible to supply power to each circuit block with the shortest power supply wiring. In this method, the number of bonding wires for connecting the plurality of second electrode pads 3 to the second bonding pads 8 respectively increases accordingly. Since this wire bonding process is performed between surfaces having a level difference, there is a problem in terms of manufacturing yield compared to a normal wire bonding process performed between the same surfaces.
そこで、参考例２では、第１の電極パッド２が配設された位置より内側の領域に第２の電極パッドに加えて第３の電極パッド１４を配設する。第２の電極パッド３がボンディングワイヤ１０により配線基板４上の第２のボンディングパッド８に接続されているのに対し、第３の電極パッド１４は、図５（ａ）に見られるように、同じ半導体チップ１上の第２の電極パッド３にボンディングワイヤ１５により接続する。あるいはボンディングワイヤ１５に代えてチップ内配線により第２の電極パッド３に接続する構成としてもよい。 Therefore, in Reference Example 2 , a third electrode pad 14 is disposed in addition to the second electrode pad in a region inside the position where the first electrode pad 2 is disposed. The second electrode pad 3 is connected to the second bonding pad 8 on the wiring substrate 4 by the bonding wire 10, whereas the third electrode pad 14 is as shown in FIG. A bonding wire 15 connects to the second electrode pad 3 on the same semiconductor chip 1. Alternatively, it may be configured to connect to the second electrode pad 3 by in-chip wiring instead of the bonding wire 15.
上記構成によれば、複数個設けた第３の電極パッド１４から各回路ブロックに最短の電源配線で電源を供給することが可能となる上、段差のある面の間で行うワイヤボンディング工程数が最小限に抑えられ製造歩留まりの低下を防ぐことができる。
［実施例］
According to the above configuration, it is possible to supply power to each circuit block from the plurality of third electrode pads 14 provided with the shortest power supply wiring, and the number of wire bonding steps performed between the surfaces having steps is reduced. It is possible to minimize the manufacturing yield and prevent a decrease in manufacturing yield.
[Example]
上述した第２の電極パッドあるいは第３の電極パッドが配設された半導体チップに対しては配線基板に実装する前に電気的導通の確認及び機能確認等のため特性試験を行わねばならない。この特性試験に際しては、半導体チップに配設されている電極パッドへのプローブの接触が良好で且つ安価なカンチレバー型プローブカードが用いられる。図６はカンチレバー型プローブカードを示す断面図である。同図に見られるように，プローブカード２０は半導体ウェーハ上に形成されている切り離し前の半導体チップ２１の各電極パッド２２に接触させるプローブ２３とそのプローブ２３を半導体テスターに接続するためのインターフェイス回路が形成されているカード基板２４から成っており、図８に示した従来型の半導体チップ３０の周辺の電極パッド３１と同一の配置となるように略放射状に半導体チップ３０を取り囲むよう列状にプローブが配設された構造を有している。したがって、このプローブカード２０を従来型の半導体チップ３０に対向して配置したとき、半導体チップ３０上の全ての電極パッド３１に同時にプローブを当接させることが可能となる。 The semiconductor chip on which the second electrode pad or the third electrode pad is disposed must be subjected to a characteristic test for confirmation of electrical continuity and function confirmation before mounting on the wiring board. In this characteristic test, a cantilever type probe card is used which has good and inexpensive probe contact with an electrode pad disposed on a semiconductor chip. FIG. 6 is a sectional view showing a cantilever type probe card. As shown in the figure, the probe card 20 is a probe 23 that is formed on a semiconductor wafer and brought into contact with each electrode pad 22 of the semiconductor chip 21 before separation, and an interface circuit for connecting the probe 23 to the semiconductor tester. Are formed in a row so as to surround the semiconductor chips 30 substantially radially so as to have the same arrangement as the peripheral electrode pads 31 of the conventional semiconductor chip 30 shown in FIG. It has a structure in which a probe is disposed. Therefore, when the probe card 20 is arranged to face the conventional semiconductor chip 30, it becomes possible to simultaneously bring the probe into contact with all the electrode pads 31 on the semiconductor chip 30.
しかし、本発明に係る半導体装置に用いられる半導体チップでは、第２及び第３の電極パッドが第１の電極パッドより内側に配置されているため、第１の電極パッドの配置ピッチが微細になったとき、上述したカンチレバー型プローブカードにおいて第２及び第３の電極パッド用プローブを第１の電極パッド用プローブと並べて列状に配置させることが難しくなり、結果としてカンチレバー型のプローブカードを用いることができなくなるという問題がある。 However, in the semiconductor chip used in the semiconductor device according to the present invention, since the second and third electrode pads are arranged inside the first electrode pads, the arrangement pitch of the first electrode pads becomes fine. Then, it becomes difficult to arrange the second and third electrode pad probes side by side with the first electrode pad probes in the above-described cantilever type probe card, and as a result, the cantilever type probe card is used. There is a problem that it becomes impossible.
そこで、本発明では図２（ａ）、図３（ａ）及び 図５（ｂ）にその例を示したように、半導体基板１主面の周辺部に所定ピッチhで配設されている第１の電極パッド２からなるパッド列に、上記所定ピッチh以上の距離を離間させた間隙部３７を設ける。そして、間隙部３７は第２の電極パッド３及び第３の電極パッド１４が配設されているときには第３の電極パッド１４を合わせた数以上設けるようにする。これにより第１の電極パッド２の配置ピッチが微細になったときにも、図７に見られるように、カンチレバー型プローブカードにおける第２及び第３の電極パッド用プローブ２３ａを第１の電極パッド用プローブ２３と並べて列状に配置させることが容易となり、半導体チップの特性試験に従来どおりカンチレバー型プローブカードを用いることが可能となる。 Therefore, in the present invention, as shown in FIG. 2 (a), FIG. 3 (a), and FIG. A gap portion 37 is provided in a pad row composed of one electrode pad 2 and spaced apart by a distance of the predetermined pitch h or more. Further, when the second electrode pad 3 and the third electrode pad 14 are provided, the gap portion 37 is provided in a number equal to or more than the total number of the third electrode pads 14. Thus, even when the arrangement pitch of the first electrode pads 2 becomes fine, as shown in FIG. 7, the second and third electrode pad probes 23a in the cantilever type probe card are replaced with the first electrode pads. Therefore, the cantilever type probe card can be used in the conventional characteristic test of the semiconductor chip.
半導体チップに供給する電源のＩＲドロップを抑えることができ、さらにこの半導体チップに対する端子試験のコストを低減することができるので半導体装置の高集積・高速化及び低コスト化に有効である。 The IR drop of the power source supplied to the semiconductor chip can be suppressed, and the cost of the terminal test for this semiconductor chip can be reduced, which is effective for high integration / high speed and low cost of the semiconductor device.
１、２１、３０ 半導体チップ
２ 第１の電極パッド
３ 第２の電極パッド
４、３２ 配線基板
５ 第１のボンディングパッド
６、３４ バンプ
７ 開口部
８ 第２のボンディングパッド
９、３５ ボールランド
１０、１５ ボンディングワイヤ
１１、３６ 半田ボール
１２、１３、１６、３８ 熱硬化性樹脂
１４ 第３の電極パッド
２０ プローブカード
２２、３１ 電極パッド
２３ プローブ
２４ カード基板
２５ カード基板開口部
２６ プローブ固定台座
３３ ボンディングパッド
３７ 間隙部
1, 21, 30 Semiconductor chip 2 First electrode pad 3 Second electrode pad 4, 32 Wiring substrate 5 First bonding pad 6, 34 Bump 7 Opening 8 Second bonding pad 9, 35 Ball land 10, 15 Bonding wires 11, 36 Solder balls 12, 13, 16, 38 Thermosetting resin 14 Third electrode pad 20 Probe card 22, 31 Electrode pad 23 Probe 24 Card board 25 Card board opening 26 Probe fixing base 33 Bonding pad 37 Gap
Claims (3)
開口部を有し、主面には該第１の電極パッドと接続するための第１のボンディングパッド、反対面には該第２の電極パッドと接続するための第２のボンディングパッドが配設された配線基板を備え、
該半導体チップと該配線基板の主面が対向して配置され、該第１の電極パッドは該第１のボンディングパッドにフェイスダウン接続され、該第２の電極パッドは該開口部を介して該第２のボンディングパッドとボンディングワイヤにより接続されており、
該第１の電極パッドは該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、
該間隙部は該第２の電極パッドの数以上設けられていることを特徴とする半導体装置。 A plurality of first electrode pads on the periphery of the main surface of the semiconductor substrate, and a semiconductor chip in which at least one second electrode pad is disposed in a region inside the first electrode pads;
It has an opening, and a first bonding pad for connecting to the first electrode pad is disposed on the main surface, and a second bonding pad for connecting to the second electrode pad is disposed on the opposite surface. Provided with a wiring board,
The semiconductor chip and the main surface of the wiring board are arranged to face each other, the first electrode pad is face-down connected to the first bonding pad, and the second electrode pad is connected to the first electrode pad through the opening. It is connected to the second bonding pad by a bonding wire ,
The first electrode pads are arranged in a pad row at a predetermined pitch on the periphery of the main surface of the semiconductor substrate, and the pad row is provided with a gap portion that is separated by a distance of the predetermined pitch or more.
The number of the gap portions is equal to or more than the number of the second electrode pads .
開口部を有し、主面には該第１の電極パッドと接続するための第１のボンディングパッド、反対面には該第２の電極パッドと接続するための第２のボンディングパッドが配設された配線基板を備え、
該半導体チップと該配線基板の主面が対向して配置され、該第１の電極パッドは該第１のボンディングパッドにフェイスダウン接続され、該第２の電極パッドは該開口部を介して該第２のボンディングパッドとボンディングワイヤにより接続されており、
該第１の電極パッドより内側の領域に少なくとも１個の第３の電極パッドが配設され、該第３の電極パッドは該第２の電極パッドにボンディングワイヤあるいはチップ内配線により接続されており、
該第１の電極パッドは、該半導体基板主面の周辺部に所定ピッチでパッド列をなして配設され、該パッド列には上記所定ピッチ以上の距離を離間させた間隙部が設けられ、
該間隙部は、該第２の電極パッド及び該第３の電極パッドを合わせた数以上設けられていることを特徴とする半導体装置。 A plurality of first electrode pads on the periphery of the main surface of the semiconductor substrate, and a semiconductor chip in which at least one second electrode pad is disposed in a region inside the first electrode pads;
It has an opening, and a first bonding pad for connecting to the first electrode pad is disposed on the main surface, and a second bonding pad for connecting to the second electrode pad is disposed on the opposite surface. Provided with a wiring board,
The semiconductor chip and the main surface of the wiring board are arranged to face each other, the first electrode pad is face-down connected to the first bonding pad, and the second electrode pad is connected to the first electrode pad through the opening. It is connected to the second bonding pad by a bonding wire ,
At least one third electrode pad is disposed in a region inside the first electrode pad, and the third electrode pad is connected to the second electrode pad by a bonding wire or an in-chip wiring. ,
The first electrode pads are arranged in a pad row at a predetermined pitch on the periphery of the main surface of the semiconductor substrate, and the pad row is provided with a gap portion that is separated by a distance of the predetermined pitch or more.
The semiconductor device is characterized in that the gap is provided in a number equal to or more than the total number of the second electrode pads and the third electrode pads .
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