[go: up one dir, main page]

KR100682925B1 - 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents

멀티비트 비휘발성 메모리 소자 및 그 동작 방법 Download PDF

Info

Publication number
KR100682925B1
KR100682925B1 KR1020050007240A KR20050007240A KR100682925B1 KR 100682925 B1 KR100682925 B1 KR 100682925B1 KR 1020050007240 A KR1020050007240 A KR 1020050007240A KR 20050007240 A KR20050007240 A KR 20050007240A KR 100682925 B1 KR100682925 B1 KR 100682925B1
Authority
KR
South Korea
Prior art keywords
voltage
memory device
nonvolatile memory
gate electrode
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020050007240A
Other languages
English (en)
Other versions
KR20060086235A (ko
Inventor
강동훈
한정희
박완준
김원주
현재웅
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050007240A priority Critical patent/KR100682925B1/ko
Priority to JP2006000910A priority patent/JP5069858B2/ja
Priority to CNB2006100048716A priority patent/CN100533744C/zh
Priority to US11/335,618 priority patent/US7639524B2/en
Publication of KR20060086235A publication Critical patent/KR20060086235A/ko
Application granted granted Critical
Publication of KR100682925B1 publication Critical patent/KR100682925B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/687—Floating-gate IGFETs having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6893—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode wherein the floating gate has multiple non-connected parts, e.g. multi-particle floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H10K10/482—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors the IGFET comprising multiple separately-addressable gate electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/17—Memory cell being a nanowire transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/938—Field effect transistors, FETS, with nanowire- or nanotube-channel region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/943—Information storage or retrieval using nanostructure

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

멀티비트 비휘발성 메모리 소자, 및 그 동작 방법이 개시된다. 본 발명에 따른 멀티비트 비휘발성 메모리 소자는 하나 이상의 카본 나노 튜브로 형성된 채널과, 서로 이격되어 배치되고 채널의 서로 다른 부분에 각각 접하여 형성된 소오스 및 드레인과, 채널 하부에 형성된 제 1 스토리지 노드와, 채널 상부에 형성된 제 2 스토리지 노드와, 제 1 스토리지 노드 하부에 형성된 제 1 게이트 전극과, 제 2 스토리지 노드 상부에 형성된 제 2 게이트 전극을 포함한다.

Description

멀티비트 비휘발성 메모리 소자 및 그 동작 방법{Multi-bit non-volatile memory device, and method of operating the same}
도 1은 본 발명의 실시예에 따른 멀티비트 비휘발성 메모리 소자를 보여주는 단면도이다.
도 2는 도 1의 비휘발성 메모리 소자에 대한 단자 연결을 보여주는 개략도이다.
도 3은 도 1의 비휘발성 메모리 소자에 대한 동작을 설명하기 위한 전압-전류 특성을 보여주는 그래프이다.
도 4는 도 1의 비휘발성 메모리 소자의 하단 게이트 전극을 이용한 동작을 설명하기 위한 전압-전류 특성을 보여주는 그래프이다.
도 5는 도 1의 비휘발성 메모리 소자의 하단 게이트 전극을 이용한 동작의 실험예를 보여주는 전압-전류 특성 그래프이다.
도 6은 도 1의 비휘발성 메모리 소자의 상단 게이트 전극을 이용한 동작을 설명하기 위한 전압-전류 특성을 보여주는 그래프이다.
본 발명은 반도체 메모리 소자 및 그 동작에 관한 것으로서, 특히 멀티비트로 동작하는 비휘발성 메모리 소자(non-volatile memory; NVM), 및 그 동작 방법에 관한 것이다. 보다 구체적으로는, 카본 나노 튜브(carbon nano-tube)를 이용한 멀티비트 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리로 분류될 수 있다. 컴퓨터와 같은 장치들은 데이터를 하드디스크에 보관하고, 전원이 켜져 있는 동안에 빠른 데이터 처리를 위해서 휘발성 메모리, 예로 디램(DRAM)을 사용해왔다. 하지만, 최근 휴대폰 또는 디지털 카메라 시장의 확대로 종래의 컴퓨터에서 사용되는 디램과는 달리 빠른 처리 속도를 가지면서도 전원이 차단될지라도 그들 내에 데이터를 저장할 수 있는 비휘발성 메모리의 수요가 증가되고 있다.
이러한 비휘발성 메모리 소자에는 크게 트랜지스터의 문턱 전압 천이(threshold voltage transition)를 이용하는 것과, 전하 이동(charge displacement)을 이용하는 것과, 저항 변화를 이용하는 것들이 있다.
문턱 전압 천이를 이용하는 것으로는 부유 게이트(floating gate)를 스토리지 노드로 이용하는 플래시 메모리와 전하 트랩(charge trap)을 스토리지 노드로 이용하는 소노스(SONOS) 메모리가 있다. 전하 이동을 이용하는 것으로는 나노-크리스탈 또는 폴리머의 강유전체 메모리(FRAM)가 있다. 또한, 저항 변화를 이용하는 것으로는 자기 메모리(MRAM), 상전이 메모리(PRAM) 및 저항 메모리(RRAM) 등이 있다.
하지만, 이러한 비휘발성 메모리 소자를 이용하는 경우, 공정 상의 한계로 인하여 집적도 즉, 메모리 용량의 한계에 직면하고 있다. 이에 따라, 최근에는 멀티비트로 동작하는 메모리 소자에 대한 필요성이 증대되고 있다.
하지만, 종래에는 반도체 기판, 예를 들어 실리콘에 불순물을 도핑하여 채널을 형성하였다. 이에 따르면, 채널이 형성된 반도체 기판 상에 평면적인 메모리 소자 형성은 용이하나, 멀티비트 동작을 위한 3차원적인 입체적 구조의 메모리 소자 형성은 용이하지 않다.
이에 따라, 최근에는 종래 실리콘 외에 반도체 특성을 갖는 물질을 이용하여 입체적인 구조의 채널을 형성하려는 시도가 행해지고 있다. 특히, 대기 상에서 큰 히스테레시스(hysteresis) 특성을 보이는 카본 나노 튜브(carbon nano-tube)는 그 대안의 하나로 주목을 받고 있다.
본 발명이 이루고자 하는 기술적 과제는 카본 나노 튜브를 채널로 이용하여 멀티비트로 동작하는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 멀티비트 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 일 방향으로 확장된 하나 이상의 카본 나노 튜브로 형성된 채널(channel); 상기 일 방향을 따라서 서로 이격되어 배치되고, 상기 채널의 서로 다른 부분에 각각 접하여 형성 된 소오스(source) 및 드레인(drain); 상기 채널 하부에 형성된 제 1 스토리지 노드; 상기 채널 상부에 형성된 제 2 스토리지 노드; 상기 제 1 스토리지 노드 하부에 형성된 제 1 게이트 전극; 및 상기 제 2 스토리지 노드 상부에 형성된 제 2 게이트 전극을 포함하는 멀티비트 비휘발성 메모리 소자가 제공된다.
상기 스토리지 노드들은 실리콘 산화막(silicon oxide)과 실리콘 질화막(silicon nitride)의 스택(stack) 구조로 형성된 것이 바람직하고, 나아가 실리콘 산화막/실리콘 질화막/실리콘 산화막의 스택 구조로 형성된 것이 더욱 바람직하다. 또는, 상기 스토리지 노드들은 임베디드 나노 크리스탈(embedded nano-crystal)로 형성되고, 상기 나노 크리스탈은 금속 도트(metal dot) 또는 실리콘 도트(silicon dot)로 형성될 수 있다. 또는, 상기 스토리지 노드들은 실리콘 산화막/실리콘 산화막보다 높은 유전율을 갖는 고유전율(high K) 절연막/실리콘 산화막의 스택 구조로 형성될 수 있다. 또는, 상기 스토리지 노드들은 폴리머(polymer) 또는 바이오 물질(biomaterial)로 형성될 수 있다.
또한, 상기 하단 게이트 전극은 불순물로 도핑된 실리콘으로 형성되고, 나아가 상기 불순물은 p형 불순물인 것이 바람직하다.
상기 채널은 단일-벽면(single-walled) 카본 나노 튜브 또는 이중-벽면(double-walled) 카본 나노 튜브로 형성된 것이 바람직하다. 나아가, 상기 채널은 서로 평행한 복수의 카본 나노 튜브들로 형성되거나 또는, 복수의 카본 나노 튜브들의 번들(bundle)로 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 하단 게 이트 전극; 상기 하단 게이트 전극 상에 형성된 제 1 스토리지 노드; 상기 제 1 스토리지 노드 상에 일 방향으로 확장되어 형성되고, 상기 일 방향으로 양단을 갖는 카본 나노 튜브로 형성된 채널; 상기 채널 양단의 적어도 일부분에 각각 접하여 형성된 소오스 및 드레인; 상기 채널 상에 형성된 제 2 스토리지 노드; 및 상기 제 2 스토리지 노드 상에 형성된 상단 게이트 전극을 포함하는 멀티비트 비휘발성 메모리 소자가 제공된다.
상기 소오스 및 드레인은 상기 제 1 스토리지 노드 상에 형성되고, 상기 채널 양단에 각각 접하여 형성된 것이 바람직하다.
또한, 상기 스토리지 노드들은 실리콘 산화막과 실리콘 질화막의 스택 구조로 형성된 것이 바람직하고, 나아가 실리콘 산화막/실리콘 질화막/실리콘 산화막의 스택 구조로 형성된 것이 더욱 바람직하다.
상기 채널은 단일-벽면(single-walled) 카본 나노 튜브 또는 이중-벽면(double-walled) 카본 나노 튜브로 형성된 것이 바람직하다. 나아가, 상기 채널은 서로 평행한 복수의 카본 나노 튜브들로 형성되거나 또는, 복수의 카본 나노 튜브들의 번들(bundle)로 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 상기 본 발명의 일 태양에 따른 비휘발성 메모리 소자를 이용한 동작 방법이 제공된다. 상기 동작 방법에 따르면, 기록(writing) 동작은 상기 소오스 및 드레인은 접지하고 상기 게이트 전극들 가운데 하나를 선택하여 기록 전압을 인가하여 수행하고, 소거(erasing) 동작은 상기 소오스 및 드레인은 접지하고 상기 게이트 전극들 가운 데 하나를 선택하여 소거 전압을 인가하여 수행하고, 읽기(reading) 동작은 상기 소오스와 드레인 사이에 제 1 읽기 전압을 인가하고, 상기 게이트 전극들 가운데 하나를 선택하여 제 2 읽기 전압을 인가하여 수행한다.
상기 제 1 게이트 전극에 대한 기록 전압은 음의 전압 또는 양에서 음으로의 스위핑(sweeping) 전압이고, 상기 제 2 게이트 전극에 대한 기록 전압은 양의 전압 또는 음에서 양으로의 스위핑 전압일 수 있다.
또한, 상기 제 1 게이트 전극에 대한 소거 전압은 음의 전압이고, 상기 제 2 게이트 전극에 대한 소거 전압은 양의 전압일 수 있다.
또한, 상기 제 1 게이트 전극에 대한 제 2 읽기 전압은 음의 전압이고, 상기 제 2 게이트 전극에 대한 제 2 읽기 전압은 양의 전압일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 따른 멀티비트 비휘발성 메모리 소자(100)를 보여주는 단면도이다. 비휘발성 메모리 소자(100)는 상하로 적층된 한 쌍의 스토리지 노드들(120, 160)을 구비하고 있다. 하단의 제 1 스토리지 노드(120) 아래에는 하단 게이트 전극(110)이 구비되어 있고, 상단의 제 2 스토리지 노드(160) 상에는 상 단 게이트 전극(170)이 각각 구비되어 있다.
스토리지 노드들(120, 160)과 이에 대응하는 각각의 게이트 전극들(110, 170)은 소오스(140), 드레인(150) 및 채널(130)을 공유한다. 채널(130)은 상하로 적층된 스토리지 노드들(120, 160) 사이에 구비된다.
보다 구체적으로 보면, 채널(130)은 일 방향으로 확장된 하나 이상의 카본 나노 튜브(carbon nano-tube)로 형성되어 있다. 카본 나노 튜브는 도 1에 도시된 바와 같이, 카본 육각형이 서로 이어져 관을 이루고 있는 구조로서, 해당 기술 분야에서 통상의 지식을 가진 자에 의해 용이하게 이해될 수 있다.
채널(130)은 예를 들어, 단일 벽면(single walled ) 구조의 카본 나노 튜브일 수 있다. 하지만, 본 발명의 채널(130)은 단일 벽면 구조의 카본 나노 튜브에 제한되지 않고, 다른 예로 이중 벽면(double walled) 구조의 카본 나노 튜브로 형성될 수도 있다. 이러한 카본 나노 튜브의 단일 또는 이중 벽면 구조 또한 해당 기술 분야에서 통상의 지식을 가진 자에 의해 용이하게 이해될 수 있다.
복수의 카본 카본 나노 튜브들은 멀티 채널(130)을 형성한다. 카본 나노 튜브들은 일 예로 서로 평행하게 단일면상에 배열되어 있을 수 있고, 다른 예로 번들(bundle) 형태로 다층으로 배열되어 있을 수 있다. 이때, 번들 형태는 직선 구조 또는 나선 구조 등 다양한 형태로 구현될 수 있다.
한편, 스토리지 노드들(120, 160)은 실리콘 산화막 또는 실리콘 질화막의 단일층으로 형성되어 있을 수 있고, 스택 구조로 형성되어 있을 수도 있다. 바람직하게는 스토리지 노드들(120, 160)은 실리콘 산화막과 실리콘 질화막의 스택 구조로 형성된다. 예를 들어, 스토리지 노드들(120, 160)은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 ONO 구조로 형성되는 것이 바람직하다. 다른 예로, 스토리지 노드들(120, 160)은 실리콘 산화막/실리콘 산화막보다 높은 유전율을 갖는 고유전율(high K) 절연막/실리콘 산화막의 스택 구조로 형성되어 있을 수도 있다. 고유전율 절연막으로는 예를 들어, 탄탈륨 산화막, 하프늄 산화막, 알루미늄 산화막, 지르코늄 산화막과 같은 금속 산화막 등이 이용될 수 있다.
또한, 스토리지 노드들(120, 160)은 임베디드 나노 크리스탈(embedded nano-crystal)로 형성될 수도 있다. 나노 크리스탈은 금속 도트 또는 실리콘 도트로 형성될 수 있다. 또한, 스토리지 노드들(120, 160)은 폴리머(polymer) 또는 바이오 물질(biomaterial)로 형성될 수도 있다.
한편, 채널(130)의 양 측면에는 소오스(140) 및 드레인(150)이 접하여 형성되어 있다. 이때, 소오스(140) 및 드레인(150)은 반드시 채널(130)의 양 측면에 형성될 필요는 없고, 채널(130)의 양쪽에 일부분이 접하여 형성되는 것도 가능하다. 소오스(140) 및 드레인(150)은 금속으로 형성되는 것이 바람직하며, 나아가 Au를 포함하는 금속으로 형성되어 있는 것이 바람직하다. 예를 들어, 소오스(140) 및 드레인(150)은 Ti/Au의 복합층으로 형성되어 있을 수 있다.
한편, 하단 게이트 전극(110)은 불순물로 도핑된 실리콘으로 형성되는 것이 바람직하고, 나아가 p형 불순물로 도핑된 실리콘으로 형성되는 것이 더욱 바람직하다. 따라서, 하단 게이트 전극(110)으로는 p형 실리콘 웨이퍼가 사용될 수 있다. 상단 게이트 전극(170)은 불순물로 도핑된 폴리실리콘, 금속층 또는 이들의 복합층 으로 형성될 수 있다.
도 2는 도 1의 비휘발성 메모리 소자(100)에 대한 단자(terminal) 연결을 보여주는 개략도이다. 도 2를 참조하면, 하단 게이트 전극(110)과 채널(130) 사이에는 제 1 게이트 전압(Vg1)이 연결되고, 상단 게이트 전극(170)과 채널(130) 사이에는 제 2 게이트 전압(Vg2)이 연결되어 있다. 즉, 게이트 전극들(110, 170)이 채널(130)을 공유하는 구조가 된다.
제 1 게이트 전압(Vg1)은 제 1 스토리지 노드(120)에 대한 최소 1 비트 이상의 동작을 제어하기 위함이고, 제 2 게이트 전압(Vg2)은 제 2 스토리지 노드(160)에 대한 최소 1 비트 이상의 동작을 제어하기 위한 것이다. 따라서, 스토리지 노드들(120, 160)이 독립적으로 동작할 수 있어서, 2 비트 이상의 멀티비트 동작이 가능해진다.
한편, 소오스(140)와 드레인(150) 사이에는 소오스 드레인 간 전압(VDS)이 연결되어 있다. 이에 따라, VDS 전압이 인가되면, 채널(130) 양단에 전압 차가 생성된다. 이때, 채널(130)의 턴-온(turn-on)여부는 게이트 전압들(Vg1, Vg2)의 인가 여부에 따라서 결정된다.
도 3은 도 1의 비휘발성 메모리 소자(100)에 대한 동작을 설명하기 위한 전압-전류 특성을 보여주는 그래프이다. 도 3을 참조하면, 게이트 전압(Vg)이 양으로 증가한 후, 다시 음으로 감소하고 다시 0으로 순환함에 따라서, 전류(Ids)는 히스테레시스(hysteresis) 특성을 나타내고 있다. 이러한 전압-전류 히스테레시스(hysteresis) 특성은 카본 나노 튜브를 채널로 이용하는 경우에 나타난다.
따라서, 전압-전류 히스테레시스 특성은 카본 나노 튜브로 형성된 채널(130)을 공유하는 상단 게이트 전극(170)에 의한 동작과 하단 게이트 전극(110)에 의한 동작에 모두 적용될 수 있다. 즉, Ids는 드레인(150)과 소오스(140) 사이에 흐르는 전류를 나타내고, Vg는 도 2의 Vg1 또는 Vg2를 대별하여 나타낸 것이다.
보다 구체적으로 보면, Vg가 양으로 증가함에 따라서 Ids는 점점 증가하다가 포화된다. 이어서, Vg가 감소하면 Ids가 급격하게 감소하여 약 10V 내외에서 다시 증가한다. Vg가 계속 음으로 감소함에 따라서, Ids는 다시 포화된다. 이어서, 다시 Vg가 증가함에 따라서 Ids는 감소하다가 약 -2V 부근에서 다시 증가한다.
즉, Vg가 0V에서 약 15V까지 증가한 후, 다시 -15V까지 감소하고, 다시 0V까지 증가하여 순환함에 따라서, Ids는 증가와 감소, 증가와 감소를 반복하는 히스테레시스 특성을 나타낸다. 이하에서는 도 4 내지 도 6을 참조하여, 이러한 전압-전류 히스테레시스 특성을 이용한 메모리 동작을 보다 구체적으로 설명한다.
도 4는 도 1의 비휘발성 메모리 소자(100)의 하단 게이트 전극(110)에 의한 제 1 스토리지 노드(120)를 이용한 동작을 설명하기 위한 전압-전류 특성을 보여주 는 그래프이다. 하단의 제 1 스토리지 노드(120)에 대한 기록(writing) 동작은 도 2의 VDS는 0V가 되도록 하여 소오스(140) 및 드레인(150)은 접지 상태로 만들고, Vg1에 기록 전압 을 인가하여 수행한다.
이때, 기록 전압은 음의 전압 또는 양에서 음으로의 스위핑 전압인 것이 바람직하다. 예를 들어, 기록 전압은 음의 포화 전압(a)이 될 수 있으며, 보다 구체적으로는 -15V가 될 수 있다. 이때, 기록 전압은 펄스형 전압일 수 있다. 다른 예로, 기록 전압은 15V에서 -15V로의 스위핑 전압일 수 있다.
한편, 소거 동작을 위해서는 VDS에 0V를 인가하여, 소오스(140) 및 드레인(150)은 접지 상태로 만들고, Vg1에 소거 전압을 인가하여 수행한다. 소거 전압은 음의 전압인 것이 바람직하다. 이때 소거 전압은 펄스형 전압일 수 있다. 예를 들면, 소거 전압은 포화 전류 전압(a)일 수 있고, 보다 구체적으로는 -15V가 될 수 있다.
한편, 읽기 동작을 위해서는 VDS에 제 1 읽기 전압을 인가하고, Vg1에 제 2 읽기 전압을 인가한다. 제 1 읽기 전압은 드레인(150)과 소오스(140)간에 적정한 전압 차를 유도하는 양의 전압일 수 있으며, 해당 기술분야에서 통상의 지식을 가진 장에 의해 적절하게 선택될 수 있다. 예를 들어, 제 1 읽기 전압은 300mV가 될 수 있다.
제 2 읽기 전압은 기록 상태와 소거 상태를 구분할 수 있는 전압을 선택하여야 한다. 이에 따라서, 기록 상태와 소거 상태의 전류 차가 많이 나는 전압(b)이 제 2 읽기 전압이 될 수 있다. 보다 구체적으로 예를 들면, 제 2 읽기 전압은 -2V가 될 수 있다.
하단 게이트 전극(110)에 의한 기록, 소거 및 읽기 동작 시에 상단 게이트 전극(170)은 플로팅(floating) 되어 있을 수 있다.
도 5를 참조하면, 도 1의 비휘발성 메모리(100)의 하단 게이트 전극(110)에 의한 메모리 동작에 대한 실험예가 제공된다. c는 Vg1에 -15V의 펄스형 전압을 1초간 인가한 후 읽기 동작을 수행한 결과를 나타내고, d는 Vg1에 -20V의 펄스형 전압을 1초간 인가한 후 읽기 동작을 수행한 결과를 나타낸다. 여기에서, 읽기 동작은 Vg1에 -2V를 인가하고, VDS에 300mV를 인가하여 수행하였다.
Vg1에 음의 전압을 펄스형으로 반복적으로 인가함에 따라서, 서로 다른 전압-전류 특성이 나타난다. 즉, 읽기 전압에서 전압-전류 히스테레시스의 고점에서 저점으로 전류 이동이 점차적으로 발생한다. 따라서, 예를 들어 c 상태를 기록 상태, d 상태를 소거 상태로 인식함으로써 1 비트의 메모리 동작이 가능해진다. 나아가, c와 d 상태는 예시적인 것이므로, 보다 세분화된 동작을 통해서 2 비트 이상의 메모리 동작도 가능함을 알 수 있다.
도 6을 참조하여, 비휘발성 메모리 소자(100)의 상단 게이트 전극(170)에 의한 제 2 스토리지 노드(160)를 이용한 동작이 설명된다. 상단의 제 2 스토리지 노드(160)에 대한 기록 동작은, 도 2의 VDS는 0V가 되도록 하여 소오스(140) 및 드레 인(150)은 접지 상태로 만들고, Vg2에 기록 전압 을 인가하여 수행한다.
기록 전압은 양의 전압 또는 음에서 양으로의 스위핑 전압인 것이 바람직하다. 예를 들어, 기록 전압은 양의 포화 전류 전압(e)이 될 수 있으며, 보다 구체적으로는 15V가 될 수 있다. 이때, 기록 전압은 펄스형 전압일 수 있다. 다른 예로, 기록 전압은 -15V에서 15V로의 스위핑 전압일 수 있다.
한편, 소거 동작을 위해서는 VDS에 0V를 인가하여, 소오스(140) 및 드레인(150)은 접지 상태로 만들고, Vg2에 소거 전압을 인가하여 수행한다. 소거 전압은 양의 전압인 것이 바람직하다. 예를 들면, 소거 전압은 포화 전류 전압(e)일 수 있고, 보다 구체적인 예로는 15V가 될 수 있다. 이때 소거 전압은 펄스형 전압일 수 있다.
한편, 읽기 동작을 위해서는 VDS에 제 1 읽기 전압을 인가하고, Vg2에 제 2 읽기 전압을 인가한다. 제 1 읽기 전압은 드레인(150)과 소오스(140)간에 적정한 전압 차를 유도하는 양의 전압일 수 있으며, 해당 기술분야에서 통상의 지식을 가진 장에 의해 적절하게 선택될 수 있다. 예를 들어, 제 1 읽기 전압은 300mV가 될 수 있다.
제 2 읽기 전압은 기록 상태와 소거 상태를 구분할 수 있는 전압을 선택하여야 한다. 이에 따라서, 기록 상태와 소거 상태의 전류 차가 많이 나는 전압(f)이 제 2 읽기 전압이 될 수 있다. 보다 구체적으로 예를 들면, 제 2 읽기 전압은 10V가 될 수 있다.
따라서, 도 5에서 설명된 것과 유사한 원리로, 양의 전압 예를 들어서 펄스형 전압을 인가하고, 읽기를 반복적으로 수행하면 기록 상태와 소거 상태의 2 비트 메모리 동작이 가능해진다. 나아가, 보다 세분화된 동작을 통해서 2 비트 이상의 메모리 동작도 가능하다.
전술한 바와 같이, 비휘발성 메모리 소자(100)를 이용하면, 게이트 전극들(110, 170) 각각에 서로 다른 극성의 전압을 인가함으로써 양극성 멀티비트 메모리 동작이 가능해진다.
하지만, 상단 게이트 전극(170)과 하단 게이트 전극(110)에 의한 각각의 동작은 예시적인 것으로서, 서로 극성이 바뀔 수도 있다. 즉, 도 4 및 5에 대한 설명을 상단 게이트 전극(170)에 적용하고, 도 6을 하단 게이트 전극(110)에 적용하는 것도 가능하다. 나아가, 게이트 전극들(110, 170) 모두가 도 4 및 도 5에 의한 동작을 하거나, 또는 도 6에 의한 동작을 동일하게 하는 것도 가능하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 서로 독립적으로 동작이 가능한 한 쌍의 스토리지 노드들과 이에 대응하는 게이트 전극들을 적층 구조로 구비하고 있다. 또한, 소오스, 드레인 및 카본 나노 튜브로 형성된 채널은 두 게이트 전극들에 의해 공유되어 있다. 이에 따라, 각 게이트 전극의 선택에 따라서, 각 스토리지 노드에 대한 멀티비트 메모리 동작이 가능해진다.
특히, 카본 나노 튜브로 형성된 채널의 전압-전류 히스테레시스 특성을 이용하여 두 게이트 전극들에 서로 극성이 다른 전압을 인가함으로서, 양극형 멀티비트 메모리 동작이 가능하다. 또한, 두 게이트 전극들에 같은 극성의 동작 전압을 선택적으로 인가하여도 멀티비트 동작은 가능하다.

Claims (40)

  1. 일 방향으로 확장된 하나 이상의 카본 나노 튜브로 형성된 채널;
    상기 일 방향을 따라서 서로 이격되어 배치되고, 상기 채널의 서로 다른 부분에 각각 접하여 형성된 소오스 및 드레인;
    상기 채널 하부에 형성된 제 1 스토리지 노드;
    상기 채널 상부에 형성된 제 2 스토리지 노드;
    상기 제 1 스토리지 노드 하부에 형성된 제 1 게이트 전극; 및
    상기 제 2 스토리지 노드 상부에 형성된 제 2 게이트 전극을 포함하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막과 실리콘 질화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 스토리지 노드들은 임베디드 나노 크리스탈로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 나노 크리스탈은 금속 도트 또는 실리콘 도트로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막/실리콘 산화막보다 높은 유전율을 갖는 고유전율(high K) 절연막/실리콘 산화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 스토리지 노드들은 폴리머 또는 바이오 물질(biomaterial)로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 소오스 및 드레인은 Au를 포함하는 금속으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 하단 게이트 전극은 불순물로 도핑된 실리콘으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 불순물은 p형 불순물인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 채널은 단일-벽면(single-walled) 카본 나노 튜브로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 채널은 이중-벽면(double-walled) 카본 나노 튜브로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  13. 제 1 항에 있어서, 상기 채널은 서로 평행한 복수의 카본 나노 튜브들로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  14. 제 1 항에 있어서, 상기 채널은 복수의 카본 나노 튜브들의 번들(bundle)로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  15. 하단 게이트 전극;
    상기 하단 게이트 전극 상에 형성된 제 1 스토리지 노드;
    상기 제 1 스토리지 노드 상에 일 방향으로 확장되어 형성되고, 상기 일 방향으로 양단을 갖는 카본 나노 튜브로 형성된 채널;
    상기 채널 양단의 적어도 일부분에 각각 접하여 형성된 소오스 및 드레인;
    상기 채널 상에 형성된 제 2 스토리지 노드; 및
    상기 제 2 스토리지 노드 상에 형성된 상단 게이트 전극을 포함하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  16. 제 15 항에 있어서, 상기 소오스 및 드레인은 상기 제 1 스토리지 노드 상에 형성되고, 상기 채널 양단에 각각 접하여 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  17. 제 15 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막과 실리콘 질화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  18. 제 17 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  19. 제 15 항에 있어서, 상기 스토리지 노드들은 임베디드 나노 크리스탈로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  20. 제 15 항에 있어서, 상기 스토리지 노드들은 실리콘 산화막/실리콘 산화막보다 높은 유전율을 갖는 고유전율(high K) 절연막/실리콘 산화막의 스택 구조로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  21. 제 15 항에 있어서, 상기 스토리지 노드들은 폴리머 또는 바이오 물질(biomaterial)로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  22. 제 15 항에 있어서, 상기 소오스 및 드레인은 Au를 포함하는 금속으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  23. 제 15 항에 있어서, 상기 하단 게이트 전극은 불순물로 도핑된 실리콘으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  24. 제 23 항에 있어서, 상기 불순물은 p형 불순물인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  25. 제 15 항에 있어서, 상기 채널은 단일-벽면(single-walled) 카본 나노 튜브로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  26. 제 15 항에 있어서, 상기 채널은 이중-벽면(double-walled) 카본 나노 튜브로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자.
  27. 제 1 항의 비휘발성 메모리 소자를 이용한 동작 방법으로서,
    기록 동작은 상기 소오스 및 드레인은 접지하고 상기 게이트 전극들 가운데 하나를 선택하여 기록 전압을 인가하여 수행하고,
    소거 동작은 상기 소오스 및 드레인은 접지하고 상기 게이트 전극들 가운데 하나를 선택하여 소거 전압을 인가하여 수행하고,
    읽기 동작은 상기 소오스와 드레인 사이에 제 1 읽기 전압을 인가하고, 상기 게이트 전극들 가운데 하나를 선택하여 제 2 읽기 전압을 인가하여 수행하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  28. 제 27 항에 있어서, 상기 제 1 게이트 전극에 대한 기록 전압은 음의 전압 또는 양에서 음으로의 스위핑 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  29. 제 28 항에 있어서, 상기 제 1 게이트 전극에 대한 기록 전압은 -15V 또는 15V에서 -15V까지의 스위핑 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  30. 제 27 항에 있어서, 상기 제 2 게이트 전극에 대한 기록 전압은 양의 전압 또는 음에서 양으로의 스위핑 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  31. 제 30 항에 있어서, 상기 제 2 게이트 전극에 대한 기록 전압은 15V 또는 -15V에서 15V까지의 스위핑 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  32. 제 27 항에 있어서, 상기 제 1 게이트 전극에 대한 소거 전압은 음의 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  33. 제 32 항에 있어서, 상기 제 1 게이트 전극에 대한 소거 전압은 -15V인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  34. 제 27 항에 있어서, 상기 제 2 게이트 전극에 대한 소거 전압은 양의 전압 인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  35. 제 34 항에 있어서, 상기 제 2 게이트 전극에 대한 소거 전압은 15V인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  36. 제 27 항에 있어서, 상기 제 1 게이트 전극에 대한 제 2 읽기 전압은 음의 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  37. 제 36 항에 있어서, 상기 제 1 게이트 전극에 대한 제 2 읽기 전압은 -2V 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  38. 제 27 항에 있어서, 상기 제 2 게이트 전극에 대한 제 2 읽기 전압은 양의 전압인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  39. 제 38 항에 있어서, 상기 제 2 게이트 전극에 대한 제 2 읽기 전압은 10V인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
  40. 제 27 항에 있어서, 상기 제 1 읽기 전압은 300mV인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 동작 방법.
KR1020050007240A 2005-01-26 2005-01-26 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 Expired - Lifetime KR100682925B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050007240A KR100682925B1 (ko) 2005-01-26 2005-01-26 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
JP2006000910A JP5069858B2 (ja) 2005-01-26 2006-01-05 カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法
CNB2006100048716A CN100533744C (zh) 2005-01-26 2006-01-10 使用碳纳米管沟道的多位非易失性存储器件及其操作方法
US11/335,618 US7639524B2 (en) 2005-01-26 2006-01-20 Multi-bit nonvolatile memory devices and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050007240A KR100682925B1 (ko) 2005-01-26 2005-01-26 멀티비트 비휘발성 메모리 소자 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20060086235A KR20060086235A (ko) 2006-07-31
KR100682925B1 true KR100682925B1 (ko) 2007-02-15

Family

ID=36936140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050007240A Expired - Lifetime KR100682925B1 (ko) 2005-01-26 2005-01-26 멀티비트 비휘발성 메모리 소자 및 그 동작 방법

Country Status (4)

Country Link
US (1) US7639524B2 (ko)
JP (1) JP5069858B2 (ko)
KR (1) KR100682925B1 (ko)
CN (1) CN100533744C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322544B2 (en) 2019-06-12 2022-05-03 Samsung Electronics Co., Ltd. Semiconductor device with first and second data structures

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007099642A1 (ja) * 2006-03-03 2007-09-07 Fujitsu Limited カーボンナノチューブを用いた電界効果トランジスタとその製造方法及びセンサ
WO2008021900A2 (en) * 2006-08-08 2008-02-21 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US11244727B2 (en) * 2006-11-29 2022-02-08 Rambus Inc. Dynamic memory rank configuration
WO2009032928A2 (en) * 2007-09-05 2009-03-12 Rambus Inc. Method and apparatus to repair defects in nonvolatile semiconductor memory devices
US8344475B2 (en) 2006-11-29 2013-01-01 Rambus Inc. Integrated circuit heating to effect in-situ annealing
JP2010511266A (ja) * 2006-11-29 2010-04-08 ラムバス・インコーポレーテッド オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路
KR100902517B1 (ko) * 2007-01-15 2009-06-15 한국과학기술원 유전율-변화 전계효과 트랜지스터 및 그 제조 방법
GB0801494D0 (en) * 2007-02-23 2008-03-05 Univ Ind & Acad Collaboration Nonvolatile memory electronic device using nanowire used as charge channel and nanoparticles used as charge trap and method for manufacturing the same
KR100868096B1 (ko) * 2007-04-25 2008-11-11 삼성전자주식회사 전도성 고분자 유기물내 나노크리스탈층이 장착된 비휘발성메모리 소자 및 이의 제조 방법
JP5196500B2 (ja) * 2007-05-24 2013-05-15 独立行政法人産業技術総合研究所 記憶素子及びその読み出し方法
US20080296562A1 (en) * 2007-05-31 2008-12-04 Murduck James M Methods and apparatus for fabricating carbon nanotubes and carbon nanotube devices
US8063430B2 (en) * 2007-10-18 2011-11-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing and operating same
KR101490109B1 (ko) * 2007-10-18 2015-02-12 삼성전자주식회사 반도체 소자와 그의 제조 및 동작방법
US8004871B2 (en) * 2008-05-26 2011-08-23 Panasonic Corporation Semiconductor memory device including FET memory elements
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
JP5706077B2 (ja) * 2008-10-02 2015-04-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体素子とその製造及び動作方法
WO2011083632A1 (ja) * 2010-01-06 2011-07-14 Jsr株式会社 メモリセル及びメモリセルの製造方法
RU2012142197A (ru) * 2010-03-04 2014-04-10 Юниверсити Оф Флорида Рисерч Фаундейшн, Инк. Полупроводниковые устройства с электроперколяционным слоем истока и способы их изготовления
KR101140271B1 (ko) * 2010-11-23 2012-04-26 고려대학교 산학협력단 다중 기능 비휘발성 메모리 소자 및 그 제조 방법
FR2968132B1 (fr) * 2010-11-26 2012-12-28 Commissariat Energie Atomique Dispositif mémoire multi-niveaux
US8471249B2 (en) * 2011-05-10 2013-06-25 International Business Machines Corporation Carbon field effect transistors having charged monolayers to reduce parasitic resistance
KR101903747B1 (ko) * 2011-11-16 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
WO2014071343A1 (en) 2012-11-05 2014-05-08 University Of Florida Research Foundation, Inc. Brightness compensation in a display
CN105514110B (zh) * 2014-10-15 2018-01-05 国家纳米科学中心 一种基于单根多壁碳管的非易失性存储器及其制备方法
US10310352B2 (en) 2016-02-01 2019-06-04 Heliotrope Technologies, Inc. Electrochromic system containing an insulating protective layer and method for controlling photochromic darkening
CN110797455B (zh) * 2018-08-02 2023-08-22 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
KR102711681B1 (ko) * 2019-08-08 2024-09-30 재팬 사이언스 앤드 테크놀로지 에이전시 비휘발성 기억 장치 및 그 동작 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786440A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 不揮発性記憶装置
JP2000150680A (ja) * 1998-11-12 2000-05-30 Fujitsu Ltd 半導体記憶装置
JP4112358B2 (ja) * 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
JP4225716B2 (ja) * 2001-09-11 2009-02-18 富士通株式会社 円筒状多層構造体による半導体装置
US6870180B2 (en) * 2001-06-08 2005-03-22 Lucent Technologies Inc. Organic polarizable gate transistor apparatus and method
EP1341184B1 (en) * 2002-02-09 2005-09-14 Samsung Electronics Co., Ltd. Memory device utilizing carbon nanotubes and method of fabricating the memory device
JP2004039965A (ja) * 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
US6944047B2 (en) * 2002-12-19 2005-09-13 North Carolina State University Variable-persistence molecular memory devices and methods of operation thereof
JP2004214506A (ja) * 2003-01-07 2004-07-29 Sony Corp 不揮発性半導体メモリ装置の動作方法
KR100881201B1 (ko) * 2003-01-09 2009-02-05 삼성전자주식회사 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법
US7180107B2 (en) * 2004-05-25 2007-02-20 International Business Machines Corporation Method of fabricating a tunneling nanotube field effect transistor
US7109546B2 (en) 2004-06-29 2006-09-19 International Business Machines Corporation Horizontal memory gain cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322544B2 (en) 2019-06-12 2022-05-03 Samsung Electronics Co., Ltd. Semiconductor device with first and second data structures

Also Published As

Publication number Publication date
CN1825594A (zh) 2006-08-30
US20090285030A1 (en) 2009-11-19
CN100533744C (zh) 2009-08-26
JP5069858B2 (ja) 2012-11-07
JP2006210910A (ja) 2006-08-10
US7639524B2 (en) 2009-12-29
KR20060086235A (ko) 2006-07-31

Similar Documents

Publication Publication Date Title
KR100682925B1 (ko) 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
US7825459B2 (en) Method of operating a SONOS memory device
JP2004152977A (ja) 半導体記憶装置
KR101188263B1 (ko) 반도체 메모리 장치
JP5132877B2 (ja) フラッシュメモリ素子及びその動作方法
WO2010036210A1 (en) Graphene memory cell and fabrication methods thereof
JP2009267411A (ja) 複数メモリ層を有するメモリセルを含む記憶装置
JP2013531881A (ja) ジャンクションレス薄膜トランジスタを含むメモリデバイス
CN103119718B (zh) 存储器单元结构和方法
CN1790719A (zh) 包括一电阻器和一晶体管的非易失存储器件
CN100511683C (zh) 混合多位型非易失性存储器件及其操作方法
JP2004349308A (ja) 半導体記憶装置
CN1841754B (zh) Nor型混合多位非易失性存储器件及其操作方法
CN101026177B (zh) 非易失性存储器件及其操作方法
US10636810B2 (en) Vertically-integrated 3-dimensional flash memory for high reliable flash memory and fabrication method thereof
JP2007250974A (ja) 不揮発性半導体記憶装置
JP2005191542A (ja) 半導体記憶装置
CN112151089B (zh) 存储器
KR100950044B1 (ko) 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고플래시 메모리 소자의 구동 장치 및 방법
US12336180B2 (en) Memory cell array with increased source bias voltage
CN102194850A (zh) 包括可变电阻材料的半导体器件及其操作方法
KR20080107667A (ko) 비휘발성 메모리 소자 및 그 동작 방법
Horváth et al. New Trends in Non-volatile Semiconductor Memories
JP2006190868A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050126

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060711

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061214

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070208

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070209

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20091224

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110103

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120116

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130115

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130115

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140124

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140124

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150116

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160119

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170119

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180119

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20190116

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20190116

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20200120

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20200120

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210119

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220119

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20230118

Start annual number: 17

End annual number: 17

PR1001 Payment of annual fee

Payment date: 20240119

Start annual number: 18

End annual number: 18