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KR100676597B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소정 구조물이 형성된 반도체 기판상에 스탑 질화막과 산화막을 형성하는 단계와, 상기 산화막과 스탑 질화막에 트렌치를 형성하는 단계와, 상기 트렌치 측면에 원자층증착법으로 배리어 산화막을 형성하는 단계와, 상기 트렌치내에 비트라인을 형성하는 단계를 포함한다.
배리어, 커패시턴스(capacitance), 원자층증착 산화막

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2는 본 발명에 의해 제조된 플래쉬 메모리 소자의 비트라인 커패시턴스 감소 효과를 설명하기 위한 도면
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 제 2 층간 절연막
12 : 스탑 질화막 13 : 산화막
14 : 텅스텐 하드마스크막 15 : 트렌치
16 : 배리어 산화막 17 : 비트라인
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 텅스텐 하드 마스크막의 산화를 방지하고 비트라인 커패시턴스(capacitance)를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
현재 70nm급 낸드 플래쉬(NAND flash) 소자 제조는 게이트 및 소오스/드레인 접합을 형성하는 공정, 전면에 제 1 층간 절연막을 형성하는 공정, 상기 제 1 층간 절연막을 관통하여 상기 소오스 접합에 전기적으로 연결되는 소오스 콘택을 형성하는 공정, 전면에 제 2 층간 절연막을 형성하는 공정, 상기 제 1, 제 2 층간 절연막을 관통하여 상기 드레인 접합에 전기적으로 연결되는 드레인 콘택을 형성하는 공정, 전면에 스탑 질화막과 산화막을 형성하는 공정, 상기 산화막과 스탑 질화막을 식각하여 상기 드레인 콘택 및 상기 소오스 콘택 상부의 제 2 층간 절연막을 노출하는 트렌치를 형성하는 공정, 상기 트렌치 형성으로 노출되는 제 2 층간 절연막에 상기 소오스 콘택을 노출하는 콘택홀을 형성하는 공정, 크리닝(cleaning) 공정, 상기 트렌치 및 콘택홀에 텅스텐(W) 등의 금속재를 매립하여 상기 드레인 콘택에 연결되는 비트라인 및 상기 소오스 콘택에 연결되는 소오스 라인을 형성하는 공정 순으로 진행하고 있다.
위와 같은 스킴(scheme)에서, 상기 크리닝 공정 의해 상기 산화막의 손실이 발생하게 되는 바, 상기 트렌치 측면에 습식 배리어(wet barrier)를 추가하여 산화막 손실을 방지하고 있다.
한편, 상기 트렌치 식각시 마스크로 사용되는 포토레지스트(PR)의 데미지에 의한 산화막의 패턴 불량을 막기 위하여 텅스텐 하드마스크막을 사용하고 있는데 이 텅스텐 하드마스크막은 트렌치 식각 후에도 일부 잔류하게 된다.
그런데, 습식 배리어로 통상적인 LPCVD법에 의한 산화막을 적용할 경우, 잔류 텅스텐 하드마스크막이 산화되는 문제가 발생되는바 습식 배리어로 산화막 대신 질화막(nitride)을 사용하고 있다.
그러나, 질화막은 산화막에 비하여 유전율이 크기 때문에 비트라인 커패시턴스(capacitance)가 증가되고 비트라인 스피드(speed)가 감소되는 문제가 발생된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 텅스텐 하드마스크막 산화를 방지할 수 있고 동시에 비트라인 커패시턴스를 줄이어 비트라인 스피드를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일 특징에 따른 플래쉬 메모리 소자의 제조방법은 소정 구조물이 형성된 반도체 기판상에 스탑 질화막과 산화막을 형성하는 단계와, 상기 산화막과 스탑 질화막에 트렌치를 형성하는 단계와, 상기 트렌치 측면에 원자층증착법으로 배리어 산화막을 형성하는 단계와, 상기 트렌치내에 비트라인을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따른 플래쉬 메모리 소자의 제조방법은 게이트 및 소오스/드레인 접합이 형성된 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 제 1 층간 절연막을 관통하여 상기 소오스 접합에 연결되는 소오스 콘택을 형성하는 단계와, 상기 제 1 층간 절연막상에 제 2 층간 절연막을 형성하고 상기 제 2, 제 1 층간 절연막을 관통하여 상기 드레인 접합에 연결되는 드레인 콘택을 형성하는 단계와, 상기 제 2 층간 절연막을 포함한 전면에 스탑 질화막과 산화막을 적층하는 단계와, 상기 스탑 질화막과 산화막에 상기 드레인 콘택 및 상기 소오스 콘택 상부의 제 2 층간 절연막을 노출하는 트렌치를 형성하는 단계와, 상기 트렌치 측면에 원자층증착법으로 배리어 산화막을 형성하는 단계와, 상기 트렌치 하부의 제 2 층간 절연막에 상기 소오스 콘택을 노출하는 콘택홀을 형성하는 단계와, 크리닝 공정을 실시하는 단계와, 상기 트렌치 및 콘택홀에 금속막을 매립하여 소오스 라인 및 비트라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 플래쉬 메모리 소자의 게이트 및 소오스/드레인 접합을 형성하는 공정, 전면에 제 1 층간 절연막을 형성하는 공정, 상기 제 1 층간 절연막을 관통하여 상기 소오스 접합에 전기적으로 연결되는 소오스 콘택을 형성하는 공정이 완료된 반도체 기판(10) 전면에 제 2 층간 절연막(11)을 형성하고, 상기 제 2 층간 절연막(11) 및 제 1 층간 절연막을 관통하여 상기 드레인 접합에 전기적으로 연결되는 드레인 콘택(미도시)을 형성한다.
이어, 상기 제 2 층간 절연막(11)을 포함한 전면에 스탑 질화막(12)과 산화막(13)을 형성한다.
그런 다음, 상기 산화막(13)상에 텅스텐 하드마스크막(14)을 형성하고, 사진 식각 공정으로 상기 텅스텐 하드마스크막(14)을 패터닝한다.
그리고, 도 1b에 도시하는 바와 같이 상기 패터닝된 텅스텐 하드마스크막(14)을 마스크로 상기 산화막(13)과 스탑 질화막(12)을 식각하여 상기 드레인 콘택을 노출하는 트렌치(15)를 형성한다.
이때, 도면에는 도시하지 않았지만 상기 소오스 콘택 상부의 산화막(13)과 스탑 질화막(12)도 식각하여 상기 소오스 콘택 상부의 제 2 층간 절연막(11)을 노출하는 트렌치를 형성한다.
상기 트렌치(15) 형성을 위한 산화막(13) 및 스탑 질화막(12) 식각시 상기 텅스텐 하드마스크막(14)도 식각되게 되는데, 텅스텐이 산화막 및 질화막과 식각 선택비가 상이하므로 상기 텅스텐 하드마스크막(14)은 완전히 식각되지 않고 상기 산화막(13)상에 일정 두께 잔류하게 된다.
이후, 도 1c에 도시하는 바와 같이 상기 트렌치(15)를 포함한 전표면상에 원자층증착법(Atomic Layer Deposition : ALD)으로 ALD 산화막을 형성하고 상기 ALD 산화막을 에치백(etchback)하여 상기 트렌치(15) 측면에 배리어 산화막(16)을 형성한다. 이때, 상기 배리어 산화막(16)은 30~70Å의 두께로 형성하는 것이 좋다.
상기 배리어 산화막(16)은 이후 콘택홀을 형성한 다음에 실시하는 크리닝(cleaning) 공정에 의해 상기 산화막(13)의 손실되는 것을 방지하는 역할을 하는 것으로, 상기 원자층증착법(ALD)은 LPCVD 등의 다른 산화막 형성 공정과는 달리 잔류 텅스텐 하드마스크막(14)의 산화를 유발시키지 않는다. 또한, 상기 배리어 산화막(16)은 질화막보다 낮은 커패시턴스를 가지므로 비트라인 커패시턴스를 낮게 유지시킬 수 있다.
그런 다음, 상기 트렌치(15) 형성으로 노출된 제 2 층간 절연막(11)의 일영역을 선택적으로 식각하여 상기 반도체 기판(10)에 형성된 소오스 접합을 노출하는 콘택홀(미도시)을 형성하고 크리닝(cleaning) 공정을 실시한다.
이어, 상기 콘택홀 및 트렌치(15)가 완전히 매립되도록 전면에 금속막 예를 들어, 텅스텐(W)을 증착한다. 그런 다음, 상기 산화막(13)이 노출되도록 전면을 에치백 또는 CMP(Chemical Mechanical Polishing)하여 상기 드레인 콘택에 연결되는 비트라인(17) 및 상기 소오스 콘택에 연결되는 소오스 라인(미도시)을 형성한다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
도 2는 본 발명에 의해 제조된 플래쉬 메모리 소자의 비트라인 커패시턴스 감소 효과를 설명하기 위한 도면으로, 비트라인간 커패시턴스를
Figure 112005010590217-pat00001
,
Figure 112005010590217-pat00002
로 표시하였다.
크리닝 공정시 산화막의 손실을 방지하기 위한 습식 배리어가 산화막 배리어 일 때(본 발명) 전채 커패시턴스를
Figure 112005010590217-pat00003
, 질화막 배리어일 때(종래 기술) 전채 커패시턴스를
Figure 112005010590217-pat00004
, 배리어 커패시턴스를
Figure 112005010590217-pat00005
이라 정의하고 커패시턴스를 계산하면 다음과 같다.
Figure 112005010590217-pat00006
,
Figure 112005010590217-pat00007
이고,
Figure 112005010590217-pat00008
,
Figure 112005010590217-pat00009
이다.
따라서,
Figure 112005010590217-pat00010
Figure 112005010590217-pat00011
,
한편,
Figure 112005010590217-pat00012
=1.87
Figure 112005010590217-pat00013
이므로,
Figure 112005010590217-pat00014
가 된다.
본 발명에서와 같이 습식 배리어로 ALD 산화막 배리어를 적용하면, 비트라인 커패시턴스를
Figure 112005010590217-pat00015
만큼 줄일 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 질화막보다 커패시턴스가 낮은 산화막을 이용하여 습식 배리어를 형성 하므로써 비트라인 커패시턴스를 줄일 수 있다. 따라서, 비트라인 속도를 향상시킬 수 있는 효과가 있다.
둘째, 산화막 배리어를 원자층증착법(ALD)으로 형성하므로 텅스텐 하드마스크막의 산화를 방지할 수 있다.

Claims (7)

  1. 소정 구조물이 형성된 반도체 기판상에 스탑 질화막과 산화막을 형성하는 단계;
    상기 산화막과 스탑 질화막에 트렌치를 형성하는 단계;
    상기 트렌치 측면에 원자층증착법으로 배리어 산화막을 형성하는 단계; 및
    상기 트렌치내에 비트라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 산화막상에 텅스텐 하드마스크막을 형성하는 단계;
    상기 텅스텐 하드마스크막을 패터닝하는 단계; 및
    상기 패터닝된 텅스텐 하드마스크막을 마스크로 상기 산화막과 스탑 질화막을 식각하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 배리어 산화막을 형성한 다음에 상기 소정의 구조물의 소오스 콘택을 노출하는 콘택홀을 형성하는 단계;
    크리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 배리어 산화막의 두께는 30~70Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 게이트 및 소오스/드레인 접합이 형성된 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 제 1 층간 절연막을 관통하여 상기 소오스 접합에 연결되는 소오스 콘택을 형성하는 단계;
    상기 제 1 층간 절연막상에 제 2 층간 절연막을 형성하고 상기 제 2, 제 1 층간 절연막을 관통하여 상기 드레인 접합에 연결되는 드레인 콘택을 형성하는 단계;
    상기 제 2 층간 절연막을 포함한 전면에 스탑 질화막과 산화막을 적층하는 단계;
    상기 스탑 질화막과 산화막에 상기 소오스 콘택 상부의 제 2 층간 절연막 및 드레인 콘택을 노출하는 트렌치를 형성하는 단계;
    상기 트렌치 측면에 원자층증착법으로 배리어 산화막을 형성하는 단계;
    상기 트렌치 하부의 제 2 층간 절연막에 상기 소오스 콘택을 노출하는 콘택홀을 형성하는 단계;
    크리닝 공정을 실시하는 단계; 및
    상기 트렌치 및 콘택홀에 금속막을 매립하여 상기 드레인 콘택에 연결되는 비트라인 및 상기 소오스 콘택에 연결되는 소오스 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 산화막상에 텅스텐 하드마스크막을 형성하는 단계;
    상기 텅스텐 하드마스크막을 패터닝하는 단계; 및
    상기 패터닝된 텅스텐 하드마스크막을 마스크로 상기 산화막과 스탑 질화막을 식각하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 5항에 있어서,
    상기 배리어 산화막의 두께는 30~70Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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