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KR101204919B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR101204919B1
KR101204919B1 KR1020060136996A KR20060136996A KR101204919B1 KR 101204919 B1 KR101204919 B1 KR 101204919B1 KR 1020060136996 A KR1020060136996 A KR 1020060136996A KR 20060136996 A KR20060136996 A KR 20060136996A KR 101204919 B1 KR101204919 B1 KR 101204919B1
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에스케이하이닉스 주식회사
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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 라인 형 저장 전극 콘택 마스크로 건식 및 습식 식각을 혼합한 식각 공정을 수행하여 하부보다 상부가 더 넓은 저장 전극 콘택홀을 형성하고, USG(Undoped silicate glass) 산화막을 형성한 후 저장 전극 콘택 스페이서를 형성함으로써 저장 전극 콘택 플러그 형성시 충분한 공정 마진을 확보할 수 있어 소자 수율과 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 반도체 소자의 레이아웃.
도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 단면 사진.
<도면의 주요 부분에 대한 부호의 설명>
102: 비트 라인 영역 104: 저장 전극 콘택 영역
104a: 하부 저장 전극 콘택 영역 104b: 상부 저장 전극 콘택 영역
208: 랜딩 플러그 210: 반도체 기판
212: 식각 정지막 214: 하부 비트 라인 전극
216: 상부 비트 라인 전극 218: 비트 라인 하드 마스크 패턴
220: 비트 라인 스페이서 224: 비트 라인 구조물
226: 층간절연막 228: 하드 마스크층
230: 감광막 패턴 232: 제 1 콘택홀
234: 제 2 콘택홀 240: 저장 전극 콘택홀
242: 절연막 244: USG 산화막
250: 저장 전극 콘택 스페이서 260: 저장 전극 콘택 플러그
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 저장 전극 콘택 플러그 형성에 관한 것이다.
반도체 소자의 저장 전극 콘택은 저장 전극 콘택 플러그를 매립하고, 상부의 저장 전극과 연결함으로써 하부 트랜지스터와 저장 전극 간의 전기적 통로 역할을 한다. 한편, 이러한 저장 전극 콘택은 주로 홀타입(Hole type)으로 형성하였다. 그러나, 반도체 소자의 고집적화에 따라 이러한 저장 전극 콘택홀은 면적이 줄어 저장 전극 콘택홀 형성을 위한 마스크 패터닝에 어려움이 있다. 또한, 면적이 줄어든 저장 전극 콘택홀로 인하여 저장 전극과 연결되는 오픈면적이 줄어들어 저장 전극과의 오버레이 마진이 부족한 어려움이 있다.
이러한 저장 전극 콘택홀 형성시 노광 공정의 한계를 극복하기 위하여 자기정렬적 콘택(SAC: Self-aligned contact) 방법이 제안되었다. 이러한 자기 정렬적 콘택 방법은 다결정실리콘층, 질화막 또는 산화질화막 등의 물질로 식각장벽층을 형성하여 식각하는 방법이다. 저장 전극과 연결되는 오픈면적 늘리고, 오버레이 마진을 증가시키기 위해, 저장 전극 콘택을 라인형 자기 정렬적 콘택 방법으로 형성하여 이를 극복할 수 있다.
그러나, 이러한 라인 형 저장 전극 콘택 형성에서는 비트 라인 커패시턴 스(Cb: bit line capacitance) 값의 감소를 위해서 비트 라인 크기의 감소가 되어야 한다. 저장 전극 콘택 형성을 위한 식각 시 비트 라인 패턴의 CD가 감소함에 따라 비트 라인 하드 마스크의 손실이 급격히 증가한다. 또한, 비트 라인 하드 마스크는 후속 저장 전극 콘택 스페이서 형성을 위한 식각 공정과 저장 전극 콘택 플러그 형성을 위한 평탄화 공정에서 추가 손실된다. 따라서, 저장 전극과 비트 라인과의 자기 정렬적 콘택의 패일(Fail)을 방지하기 위한 비트 라인 하드 마스크의 최소 두께(
Figure 112006097908946-pat00001
500Å)를 충족할 수 없다. 또한, 충분한 비트 라인 하드 마스크의 크기를 확보하기 위하여 증착 두께를 증가시키면, 비트 라인 형성을 위한 패터닝 공정과 후속 층간절연막 증착시 갭-필(Gap-fill)에 악영향을 미친다.
또한, 라인 형 저장 전극 콘택 형성에서 저장 전극과 저장 전극 콘택 간의 오버레이 마진을 증가시키기 위하여 건식 및 습식 식각 방법을 혼합하여 상부가 넓은 저장 전극 콘택을 형성할 수 있다. 그러나, 저장 전극 콘택 스페이서 형성을 위한 식각 공정시 저장 전극 콘택의 상부에 스페이서의 손실이 발생하여 층간절연막이 노출되며, 노출된 층간절연막으로 인해 저장 전극 콘택과 비트 라인 콘택 간의 자기 정렬적 콘택 패일(Fail)이 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 소정 하부 구조를 포함한 반도체 기판 상부에 형성된 비트 라인 구조물을 매립하는 층간절연막을 형성하고, 라인 형 저장 전극 콘택 마스크로 층간절연막에 건식 및 습식 식각을 혼합한 식각 공정을 수행하여 와인잔 모양의 하부보다 상부가 더 넓은 저장 전 극 콘택홀을 형성하며, 저장 전극 콘택 스페이서용 절연막을 형성하고, USG 산화막을 추가 형성한 후 저장 전극 콘택 스페이서를 형성함으로써 저장 전극 콘택 플러그 형성시 충분한 공정 마진을 확보할 수 있어 소자 수율과 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
제 1 도전층을 포함한 반도체 기판 상부에 비트 라인 구조물을 형성하는 단계와, 층간절연막을 형성하여 비트 라인 구조물을 매립하는 단계와, 층간절연막을 제 1 선택 식각하여 제 1 도전층을 노출시키며, 상부가 하부보다 넓은 저장 전극 콘택홀을 형성하는 단계와, 상기 저장 전극 콘택홀 내부면에 절연막을 형성하는 단계와, 제 1 도전층이 노출되도록 절연막을 선택 식각하여 저장 전극 콘택홀의 내측벽에 스페이서를 형성하는 단계와, 제 2 도전층을 저장 전극 콘택홀에 매립하여 저장 전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자는 상기와 같은 반도체 소자의 제조 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 비트 라인 영역(102)과 저장 전극 콘택 영역(104)을 포함한다. 이때, 저장 전극 콘 택 영역(104)은 비트 라인 영역(102)과 평면상에서 수직하며, 라인 형으로 형성된다. 또한, 저장 전극 콘택 영역(104)은 하부 저장 전극 콘택 영역(104a)과 상부 저장 전극 콘택 영역(104b)을 갖고, 비트 라인 영역(102)과 평행한 방향에서 상부 저장 전극 콘택 영역(104b)의 폭이 하부 저장 전극 콘택 영역(104a)보다 넓다. 따라서, 저장 전극 콘택 플러그의 오픈 마진을 증가시켜 후속 공정에서 형성되는 저장 전극과의 오버레이 마진을 향상시킬 수 있다.
도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 2a(i) 내지 2h(i)는 도 1의 I-I'의 단면에 따른 도면들이며, 도 2a(ii) 내지 2h(ii)는 도 1의 II-II'의 단면에 따른 도면들이고, 도 2a(iii) 내지 2h(iii)는 도 1의 III-III'의 단면에 따른 도면들이다.
도 2a를 참조하면, 게이트(미도시), 접합 영역(미도시) 및 랜딩 플러그(208)와 같은 하부 구조를 포함한 반도체 기판(210) 상부에 식각 정지막(212)을 형성한 후, 식각 정지막(212) 상부에 비트 라인 도전층(미도시)과 비트 라인 하드 마스크층(미도시)을 형성한다. 다음으로, 비트 라인 하드 마스크층과 비트 라인 도전층을 비트 라인 마스크(미도시)로 패터닝 하여 하부 비트 라인 전극(214), 상부 비트 라인 전극(216) 및 비트 라인 하드 마스크층 패턴(218)을 형성한 후, 전체 구조물 상부에 절연막(미도시)을 형성한다. 이후, 절연막을 식각하여 비트 라인 스페이서(220)를 포함한 비트 라인 구조물(224)을 형성한 후, 비트 라인 구조물(224)을 매립하는 층간절연막(226)을 형성한다. 그 다음으로, 층간절연막(226)과 비트 라인 하드 마스크층 패턴(218) 상부에 하드 마스크층(228)을 형성한다. 본 발명의 일 실 시 예에 따르면, 하부 비트 라인 전극(214)은 Ti/TiN막으로 형성하며, 상부 비트 라인 전극(216)은 텅스텐층으로 형성하는 것이 바람직하다. 또한, 비트 라인 하드 마스크층 패턴(218)은 질화막으로 형성하며, 층간절연막(226)은 SOD(Spin-on-Dielectric) 산화막으로 형성하는 것이 바람직하다.
도 2b 및 2c를 참조하면, 하드 마스크층(228) 상부에 감광막(미도시)을 형성한 후, 도 1의 저장 전극 콘택 영역(104)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(230)을 형성한다. 감광막 패턴(230)을 마스크로 노출된 하드 마스크층(230)과 소정 두께의 층간절연막(226)을 식각하여 제 1 콘택홀(232)을 형성한다. 본 발명의 일 실시 예에 따르면, 도 1의 저장 전극 콘택 영역(104)을 정의하는 마스크는 라인 형인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 1 콘택홀(232) 형성을 위한 식각 공정은 건식 방법으로 수행되며, 15~50mTorr의 압력하에서 1,000~2,000W의 파워로 CxFy, Ar, O2, CO, N2 또는 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 수행되는 것이 바람직하다. 또한, 층간절연막(226)의 식각된 두께는 1,000~2,000Å인 것이 바람직하다.
도 2d 및 2e를 참조하면, 감광막 패턴(230)을 식각 마스크로 식각된 층간절연막(226)을 추가 식각하여 제 2 콘택홀(234)을 형성한 후, 감광막 패턴(230)을 식각 마스크로 노출된 층간절연막(226) 및 식각 정지막(212)을 식각하여 랜딩 플러그(208)와 같은 하부 구조를 노출하는 저장 전극 콘택홀(240)을 형성한다. 다음으로, 감광막 패턴(230)과 하드 마스크층(228)을 제거한다. 본 발명의 일 실시 예에 따르면, 제 2 콘택홀(234) 형성을 위한 식각 공정은 등방성 습식 식각 방법으로 수행되며, 비트 라인 구조물(224)의 길이 방향에서 제 2 콘택홀(234)의 폭은 제 1 콘택홀(232)보다 크다. 본 발명의 다른 실시 예에 따르면, 저장 전극 콘택홀(240) 형성을 위한 식각 공정은 건식 식각 방법으로 수행되며, 15~50mTorr의 압력하에서 1,000~2,000W의 파워로 CxFy, Ar, O2, CO, N2 또는 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 수행되는 것이 바람직하다.
도 2f 내지 2h를 참조하면, 저장 전극 콘택홀(240)을 포함한 전체 구조물 상부에 절연막(242)을 형성한 후, 절연막(242) 상부에 스텝-커버리지(Step-coverage)가 불량한 USG(Undoped silicate glass) 산화막(244)을 증착한다. 이때, USG 산화막(244)은 스텝-커버리지가 좋지 않아 구조물 상부에 증착이 잘되나, 저장 전극 콘택홀 저부에는 증착이 잘 되지 않는다. 다음으로, 세정 공정을 수행하여 저장 전극 콘택홀(240) 저부에 증착될 수 있는 USG 산화막(244)을 제거할 수 있다. 이후, USG 산화막(244)과 절연막(242)에 건식 식각 공정을 수행하여 저장 전극 콘택 스페이서(250)를 형성한 후, 전체 구조물 상부에 도전층(미도시)을 형성하여 저장 전극 콘택홀(240)을 매립한다. 그 다음, 비트 라인 하드 마스크층 패턴(218)이 노출될 때까지 도전층을 평탄화 식각하여 저장 전극 콘택 플러그(260)를 형성한다. 본 발명의 일 실시 예에 따르면, 절연막(242)은 질화막인 것이 바람직하다. 또한, 절연막(242) 상부에 형성된 USG 산화막(244)은 300~900Å의 두께로 형성되는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, USG 산화막(244)에 대한 세정 공정은 BOE 또는 불산을 포함한 산화막용 Etchant를 이용하여 수행하며, 100Å의 두께 정도를 식각하는 것이 바람직하다. 또한, 도전층을 폴리실리콘층으로 형성하는 것이 바람직하다. 본 발명의 또 다른 실시 예에 따르면, 저장 전극 콘택 플러그(260)에 대한 평탄화 식각 공정은 화학적 기계적 연마(CMP: chemical mechanical polishing) 방법 또는 에치백(Etch-back) 방법으로 수행되는 것이 바람직하다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 단면 사진을 도시한다. 특히, 저장 전극 콘택 플러그를 형성한 후의 반도체 소자의 단면 사진으로, 비트 라인 하드 마스크층 패턴의 손실이 최소화된 것을 볼 수 있다. 즉, 저장 전극 콘택홀 스페이서를 위한 절연막 형성 후, 절연막 상부에 USG 산화막을 형성하여 후속 식각 공정 시 폭이 넓은 저장 전극 콘택홀 상부에서 배리어 역할을 함으로써 질화막 손실을 최소화할 수 있다. 따라서, 저장 전극 콘택 플러그 형성 전의 세정 공정에서 발생할 수 있는 SOD 층간절연막의 식각을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 저장 전극 콘택 플러그의 오픈 마진을 향상시켜 후속 저장 전극과 저장 전극 콘택 플러그의 오버레이 마진을 개선할 수 있다. 또한, 저장 전극 콘택 플러그를 형성하는 하드 마스크용 질화막의 손실을 최소화할 수 있어 저장 전극과 비트 라인간의 자기 정렬적 콘택의 패일을 방지할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 제 1 도전층을 포함한 반도체 기판 상부에 비트 라인 구조물을 형성하는 단계;
    층간절연막을 형성하여 상기 비트 라인 구조물을 매립하는 단계;
    상기 층간절연막을 제 1 선택 식각하여 상기 제 1 도전층을 노출시키며, 상부가 하부보다 넓은 저장 전극 콘택홀을 형성하는 단계;
    상기 저장 전극 콘택홀 내측벽에 절연막을 형성하는 단계;
    상기 제 1 도전층이 노출되도록 상기 절연막을 선택 식각하여 상기 저장 전극 콘택홀의 내측벽에 스페이서를 형성하는 단계; 및
    제 2 도전층을 상기 저장 전극 콘택홀에 매립하여 저장 전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 비트 라인 구조물은 제 1 방향으로 연장하여 형성되고, 상기 저장 전극 콘택홀은 상기 제 1 방향을 따라 상부가 하부보다 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 비트 라인 구조물 형성 방법은
    상기 제 1 도전층을 포함한 상기 반도체 기판 상부에 비트 라인용 도전체 및 하드 마스크층을 형성하는 단계;
    비트 라인용 마스크로 상기 비트 라인용 도전층 및 하드 마스크층을 패터닝 하여 비트 라인 패턴을 형성하는 단계;
    상기 비트 라인 패턴 상부에 절연막을 형성하는 단계; 및
    상기 절연막을 선택 식각하여 상기 비트 라인 패턴의 측벽에 비트 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 저장 전극 콘택홀 형성 단계는
    상기 층간절연막 상부에 라인 형 저장 전극 콘택 영역을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴으로 제 1 선택 식각하여 기 설정된 두께의 상기 층간절연막을 식각하는 단계;
    상기 마스크 패턴으로 상기 층간절연막을 제 2 선택 식각하여 상기 제 1 도전층을 노출하며, 상부가 하부보다 넓은 프로파일을 갖는 상기 저장 전극 콘택홀을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 마스크 패턴의 형성 단계는
    상기 층간절연막 상부에 감광막을 형성하는 단계; 및
    상기 라인 형 저장 전극 콘택 영역을 정의하는 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 기 설정된 두께의 층간절연막을 식각하는 단계는
    상기 마스크 패턴으로 기 설정된 두께의 상기 층간절연막을 건식 식각하여 제 1 콘택홀을 형성하는 단계; 및
    상기 마스크 패턴으로 상기 식각된 층간절연막을 습식 식각하여 제 2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 제 1 방향을 따라 상기 제 2 콘택홀의 폭은 상기 제 1 콘택홀보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 습식 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 기 설정된 두께는 1,000 ~ 2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제 2 선택 식각 공정은 15~50mTorr의 압력하에서 1,000~2,000W의 파워로 CxFy, Ar, O2, CO, N2 및 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 절연막은 질화막, USG 산화막 및 이들의 조합중 선택된어느 하나인 것 을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 절연막은 질화막과 USG 산화막의 적층구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 USG 산화막의 두께는 300 ~ 900Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 USG 산화막에 대한 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15항에 있어서,
    상기 세정 공정은 BOE 또는 불산을 포함한 산화막용 용액(Etchant)을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 저장 전극 콘택 플러그 형성 단계는
    상기 저장 전극 콘택홀이 매립되도록 상기 제 2 도전층을 형성하는 단계; 및
    상기 비트 라인 구조물 상부의 절연막을 노출할 때까지 상기 제 2 도전층을 평탄화 식각하여 상기 저장 전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 평탄화 식각공정은 화학적 기계적 연마(CMP: chemical mechanical polishing) 방법 또는 에치백 방법(Etch-back)으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 2 도전층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 상기 제 1항의 반도체 소자의 제조 방법으로 형성된 반도체 소자.
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