KR100672082B1

KR100672082B1 - 이종 코아를 가진 시스템 온 칩에서의 연결선 지연 고장점검 테스트 제어기 및 이를 구비한 시스템 온 칩

Info

Publication number: KR100672082B1
Application number: KR1020040068624A
Authority: KR
Inventors: 박성주; 장연실
Original assignee: 한양대학교 산학협력단
Priority date: 2004-08-30
Filing date: 2004-08-30
Publication date: 2007-01-19
Anticipated expiration: 2024-08-30
Also published as: KR20060019921A

Abstract

본 발명은 이종 코아를 가진 시스템 온 칩(system on chip :SoC)에서 코아간의 연결선 지연 고장 점검 테스트 제어기에 관한 것이다. 본 발명은, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 점검 테스트하는 연결선 지연 고장 점검 제어기에 있어서, 외부의 테스트 기기로부터 제공되는 테스트 클럭(TCK)과 상기 시스템 온 칩의 시스템 클럭(SCK)을 입력받으며, 연결선 지연 고장 점검 테스트 시 상기 테스트 클럭과 상기 시스템 클럭을 조합하여 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 생성하여 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 테스트 클럭을 출력하는 클럭생성부; 상기 클럭생성부로부터 연결선 지연 고장 점검 테스트용 클럭 또는 테스트 클럭을 입력 받아 IEEE 1149.1 표준에 따른 복수개의 신호 및 상기 복수개의 신호 중 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호를 생성하는 탭제어부; 및 상기 Update_DR 신호 및 Late_Update_DR 신호를 입력 받으며, 연결선 지연 고장 점검 테스트 시 상기 Late_Update_DR 신호를 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 Update_DR 신호를 출력하는 신호선택부를 포함하는 연결선 지연 고장 점검 테스트 제어기를 제공한다. 또한, 상기 본 발명에 따른 연결선 지연 고장 점검 테스트의 신호를 P1500 코아에 적합한 신호로 변경하는 인터페이스 제어부를 포함 시스템 온 칩에서는, IEEE 1149.1 및 P1500을 씌운 이종 코아간의 연결선 지연 고장 점검 테스트가 가능하다.

IEEE 1149.1, P1500, 연결선, 지연 고장, 탭제어기, 인가(Update), 캡쳐(Capture)

Description

이종 코아를 가진 시스템 온 칩에서의 연결선 지연 고장 점검 테스트 제어기 및 이를 구비한 시스템 온 칩{AT-SPEED INTERCONNECT TEST CONTROLLER FOR SOC WITH HETEROGENEOUS WRAPPED CORES AND SYSTEM ON CHIP COMPRISING THE SAME}

도 1은 일반적인 IEEE 1149.1 바운더리 스캔 설계된 코아(또는 칩)의 구조를 도시한 구성도이다.

도 2는 IEEE 1149.1 표준에 따른 일반적인 탭제어기의 동작 상태를 도시한 천이도이다.

도 3은 표준 바운더리 스캔 셀의 구조를 도시한 구성도이다.

도 4는 종래의 연결선 점검 테스트에서 나타나는 파형을 도시한 파형도이다.

도 5는 종래의 얼리 캡쳐 방식에서 사용되는 바운더리 스캔 셀의 구조를 도시한 구성도이다.

도 6은 종래의 레이트 업데이트 방식의 시뮬레이션 결과를 나타낸 파형도이다.

도 7은 본 발명의 일실시형태에 따른 지연 고장 점검 테스트 제어기의 구성도이다.

도 8은 도 7의 지연 고장 점검 테스트 제어기의 동작을 도시한 파형도이다.

도 9는 본 발명의 일실시형태에 따른 IEEE 1149.1과 P1500의 이종 코아를 가진 시스템 온 칩의 블록 구성도이다.

도 10은 도 9의 시스템 온 칩에서 이루어지는 연결선 지연 고장 점검 테스트를 나타낸 파형도이다.

*도면의 주요부분에 대한 부호의 설명*

70 : 연결선 지연 고장 점검 테스트 제어기 71 : 클럭생성부

72 : 탭제어부 73 : 신호선택부

90 : 시스템 온 칩(SoC)

91 : 연결선 지연 고장 점검 테스트 제어기 92 : 인터페이스 제어부

93 : IEEE 1149.1 코아 94, 95 : P1500 코아

본 발명은 이종 코아를 가진 시스템 온 칩(system on chip :SoC)에서 코아간의 연결선 지연 고장 점검 테스트 제어기에 관한 것으로, 보다 상세하게는 아이-트리플-이(Institute of Electrical and Electronics Engineers : IEEE, 이하 IEEE라 함) 1149.1과 IEEE P1500의 이종 코아를 가진 시스템 온 칩에서 최소한의 하드웨어 변경 및 IEEE 1149.1과의 완벽한 호환을 통해 테스트 엔지니어에게 보다 편리한 테스트 방법을 제공할 수 있으며, 서로 다른 종류의 코아 사이의 연결선 상에서 동적 인 지연 고장을 점검할 수 있는 지연 고장 점검 테스트 제어기에 관한 것이다.

최근 여러 가지 기능을 가진 시스템을 하나의 칩으로 구현하는 기술인 시스템 온 칩의 설계 기술이 나노미터 수준으로 발전하면서, 재료의 비용은 감소하였으나 테스트는 보다 어려워지고 이에 소모되는 비용은 더 증가하고 있는 추세이다. 시스템 온 칩을 테스트하는 것은 불가능한 것은 아니지만 기술이 발전함에 따라 그 복잡도가 크게 늘어나 테스트하는 것이 보다 어려워지는 상황이어서 테스트 비용이 시스템 온 칩 개발에 중요한 요소로 대두되었다.

시스템 온 칩의 테스트는, 시간과 상관없이 발생하는 단락 또는 단선과 같은 고장을 테스트하는 정적인(static) 고장 점검 테스트와 코아간의 연결선 상에서의 속도 또는 지연 등의 고장을 테스트하는 지연 고장 점검 테스트(At-speed Test)로 이루어질 수 있다. 여기서, 나노미터 공정의 주된 결함인 연결선상에서의 속도 또는 지연 고장은 정적인 고장 점검 테스트만으로는 찾아낼 수 없기 때문에 정적인 고장 점검 테스트뿐만 아니라 지연 고장 점검 테스트가 절실히 요구되고 있는 실정이다.

종래에 시스템 온 칩에 내장된 코아간의 연결선 테스트를 위해서, 보드 테스트 표준으로 모든 칩에 보드 테스트를 위해 표준으로 장착되는 IEEE에서 제안하는 표준안인 IEEE 1149.1을 채택한 코아를 사용하거나, 시스템 온 칩 상의 코아를 테 스트하기 위해 제안되어 현재 표준안으로 상정 중에 있는 IEEE P1500(이하, P1500이라 함)을 채택한 코아를 사용하였다. P1500은 IEEE 1149.1 바운더리 스캔의 부분적인 기능을 수행하는 방식으로 명령어, 데이터, 및 bypass 레지스터를 사용하고 제어신호를 외부에서 직접 공급받게 되어있다. 이와 같이, 시스템 온 칩에서는 IEEE 1149.1과 P1500을 채택한 이종의 코아를 함께 내장할 수 있기 때문에, 시스템 온 칩의 테스트는 이와 같은 이종 코아들 간의 연결선 테스트 방법 또한 요구되고 있다.

상기 IEEE 1149.1은 표준으로 선택된 바운더리 스캔(Boundary Scan) 설계 방법으로 현재 제작되는 비메모리 칩에 널리 내장 설계되고 있다. 도 1은 IEEE 1149.1 바운더리 스캔 설계된 하나의 코아(10)(또는 칩)를 도시한다. 모든 입출력 핀(11)은 바운더리 스캔 셀(Boundary Scan Cell)(12)을 통하여 내부 회로에 연결되고 테스트 핀 및 바운더리 스캔 제어회로(13,이하 'TAP 제어기'라고 함)를 포함한다. TAP 제어기(13)는 TMS(Test Mode Select) 신호에 의하여 천이되는 16개의 상태로 동작하고, 기본적으로 명령어와 데이터를 직렬로 레지스터(14)로 입력시켜 테스트를 실행시킨 후 테스트 결과를 직접 관찰할 수 있도록 하며, 연결선 점검을 위한 EXTEST, 내부 회로의 정상 동작 검증을 위한 SAMPLE, 보드에 장착한 칩의 테스트를 위한 INTEST 등의 명령어를 수행한다.

도 2는 상기 TAP 제어기의 16개의 동작 상태를 도시한 천이도이다. 이 16가 지 상태는 TAP 제어기를 초기화하는 상태(Test-Logic-Reset), 대기상태(Run-Test-IDLE), 데이터 상태(Select-DR-Scan, Capture-DR, Shift-DR, Exit1-DR, Pause-DR, Exit2-DR, Update-DR) 및 명령어 상태(Select-IR-Scan, Capture-IR, Shift-IR, Exit1-IR, Pause-IR, Exit2-IR, Update-IR)로 이루어진다.

상기 데이터 상태 중 Select-DR-Scan, Exit1-DR, Pause-DR, Exit2-DR은 임시상태이고, Capture-DR 상태에서는 코아의 주입력값(코아의 정상동작 시의 값)이 바운더리 스탠 셀에서 캡쳐되고, Shift-DR 상태에서는 테스트 데이터의 값이 다음 연결된 바운더리 스캔 셀들로 이동하고, Update-DR 상태에서는 테스트 데이터의 값들이 병렬로 출력하게 된다.

명령어 상태는 상기 데이터 상태와 동일하지만 명령어 레지스터에 대해 동작한다는 점이 다르다. 상기 바운더리 스캔에서 사용되는 명령어는 필수적인 명령어(BYPASS, EXTEST, SAMPLE/PRELOAD)와 선택적인 명령어(CLAMP, HIGHZ, RUNBIST 등)가 있는데, 이중 필수적인 BYPASS 명령은 테스트 데이터 입력(TDI)을 바운더리 스캔 셀을 통하지 않고 바로 테스트 출력(TDO)을 내보내도록 하는 명령으로써, 테스트 데이터의 칩 통과 시간을 단축시키도록 하며, EXTEST 명령은 칩과 칩 사이의 연결선 점검 시 사용되는 명령이고, SAMPLE/PRELOAD 명령은 바운더리 스캔 셀의 값을 외부로 빼내거나, 특정 값을 바운더리 스캔 셀에 적재할 때 사용되는 명령이다.

도 3은 표준 바운더리 스캔 셀의 구조를 도시한 것이다. IEEE 1149.1과 P1500의 데이터 셀이 도 3의 표준 셀 형태를 하고 있다면 한쪽 코아에서 인가 래치 (Update Latch : Update_DR 신호의 상승 에지에 인가 래치를 동작시킴)(32)를 통해 전달된 데이터를 다른 쪽 코아에서 캡쳐 래치(Capture Latch : Clock_DR 신호의 상승 에지에 캡쳐 래치를 동작시킴)(31)를 통해 수신하는 방법으로 코아간의 연결선 테스트를 진행하게 된다.

도 2 및 도 3을 참조하여 IEEE 1149.1을 통한 코아간의 연결선 테스트를 수행하는 과정을 보다 상세하게 설명하면 다음과 같다.

먼저, 연결선 테스트에 사용되는 명령어인 EXTEST 명령어를 읽어 들이고 디코딩한 후(Test-Logic-Reset -→ Run-Test-IDLE -→ Select-DR-Scan -→ Select-IR-Scan -→ Capture-IR -→ Shift-IR -→ … -→ Exit1-IR -→ Update-IR), 테스트 패턴을 직렬로 바운더리 스캔 레지스터를 통하여 읽어 들인다(Select-DR-Scan -→ Capture-DR -→ Shift-DR -→ … -→ Exit1-DR). 이어, 읽어 들인 테스트 패턴을 인가 래치(32)를 통하여 인가하고 연결선을 통하여 전달된 값을 관측할 칩의 입력 바운더리 스캔 셀의 캡쳐 래치(31)에서 캡쳐하며(Update-DR -→ Select-DR-Scan -→ Capture-DR), 상기 입력 바운더리 스캔 셀에 캡쳐된 값을 바운더리 스캔 레지스터를 통하여 TDO로 출력한다(Capture-DR -→ Shift-DR -→ …-→ Exit1-DR). 이 때, 코아 간의 연결선 점검은 상기 EXTEST 명령 시에 테스트 패턴의 인가(Update-DR 상태에서 Update_DR 신호 입력 시)와 캡쳐(Capture-DR 상태에서 Clock_DR 신호 입력 시)로 이루어질 수 있다.

이와 같은 연결선 테스트 시의 신호 파형이 도 4에 도시된다. 도 4에 도시된 것과 같이, 출력 바운더리 스캔 셀의 인가 래치에서 인가가 발생한 시점(A)에서 입력 바운더리 스캔 셀의 캡쳐 래치에서 캡쳐가 발생한 시점(B)까지는 2.5 테스트 클럭(TCK)이 소요된다. 다시 말하면, Update_DR 신호(41)의 상승 에지가 발생하는 시점(A)에서 출력 바운더리 스캔 셀의 인가 래치가 동작한 후 Clock_DR 신호(42)의 상승 에지가 발생하는 시점(B)에서 입력 바운더리 스캔 셀의 캡쳐 래치가 동작하는데 까지 2.5 테스트 클럭이 소요된다. 이와 같은, 연결선 테스트에서 단선, 단락과 같은 정적인 고장 점검은 소요되는 테스트 클럭에 관계없이 이루어질 수 있지만, 지연 고장 점검은 시간적인 지연을 테스트하는 것이므로 2.5 테스트 클럭이 소요되는 경우에 지연이 발생하는지를 검사하는 것은 불가능하다. 특히, 일반적으로 테스트 클럭은 시스템 클럭보다 속도가 느리기 때문에 테스트 클럭 상에서는 지연 고장의 의미가 없어 실질적인 지연고장을 테스트할 수 없는 문제점이 있다. 이상의 설명에서는 IEEE 1149.1에서 지연고장 테스트의 문제점을 기술하였으나, P1500이 IEEE 1149.1 바운더리 스캔의 부분적인 기능을 수행하는 방식을 채택하고 있으므로 동일한 문제점이 P1500에서도 존재하게 된다.

이와 같은 지연고장 테스트의 문제점을 해결하고자 종래에 제안된 기술로는 IEEE 1149.1에서 채택할 수 있는 얼리 캡쳐(Early Capture) 방식(K. Lofstrom,"EARLY CAPTURE FOR BOUNDARY SCAN TIMING MEASUREMENTS", Proceedings of IEEE International Test Conference, pp. 417-422, 1996)과 레이트 업데이트(Late Update) 방식(S Park and T Kim, "A New IEEE 1149.1 BOUNDARY SCAN DESIGN FOR THE DETECTION OF DELAY DEFECTS", Design, Automation and Test in Europe Conference, pp. 458-462, 2000)이 있으며, P1500에서는 래퍼(wrapper) 셀을 통해 문제점을 해결하고자 한 개선된(Enhanced) P1500 래퍼 방식(H.J.Vermaak and H.G. Kerkhoff, "Enhanced P1500 Compliant Wrapper suitable for Delay Fault Testing of Embedded Cores", Proceedings of the Eighth IEEE European Test Workshop, 2003)이 있다.

도 5는 종래의 얼리 캡쳐 방식에서 사용되는 바운더리 스캔 셀의 구조를 도시한 것이다. 종래의 얼리 캡쳐 방식은 도 5와 같이 기존에 씌워져 있는 코아나 칩의 바운더리 스캔 셀의 구조를 모두 변경하여야 한다. 즉, 도 3에 도시한 표준 바운더리 스캔 셀의 구조와 비교하였을 때, 얼리 캡쳐 방식에 사용되는 바운더리 스캔 셀은 얼리 캡쳐를 위한 래치(51)가 더 추가된 구조로 변경되어야 하며 이에 따른 입력선도 추가되어야 한다. 따라서 수백 개의 핀을 갖는 칩이나 코아에서 모든 바운더리 스캔 셀의 구조를 모두 변경하고 추가적인 입력선을 제공하여야 하므로 실질적으로 적용이 불가능하다.

도 6은 종래의 레이트 업데이트 방식의 시뮬레이션 결과를 나타낸 파형도이다. 도 6을 참조하면, TMS (Test Mode Select)(61)는 테스트 엔지니어가 직접 데이터를 입력하여 TAP 제어기의 상태를 변경시키는 신호로써 TCK(테스트 클럭)(62)의 상승 에지에 데이터가 인식된다. 종래의 레이트 업데이트 방식은 BS_Clk(63)을 생 성하여 TCK(62)의 역할을 대신 수행하게 된다. 이 때, 한 번의 TCK(62) 상승 에지가 생겨야할 부분에서 SYS_CLK(시스템 클럭)(64)의 상승 에지가 여러 번 생기게 되면서 TMS(61)가 SYS_CLK(64)의 상승이 일어날 때마다 인식이 되어 TAP 제어기의 상태가 바뀌게 된다. 이와 같은 방식은 IEEE 1149.1과 완전히 호환되지 못할 뿐 아니라 테스트 엔지니어가 지연 고장 점검 테스트를 위해서 새로운 TMS 테스트 패턴을 새로이 숙지하여야 하고, 테스트 클럭과 시스템 클럭에 따라 패턴이 달라지므로 테스트를 복잡하고 난해하게 하는 문제점이 있다.

또한, 도시하지는 않았지만, 종래의 개선된 P1500 래퍼(Wrapper) 방식은 단순히 P1500 래퍼의 기능을 강화하여 지연 고장 점검 테스트를 가능하게 하는 바운더리 스캔 셀의 구조만 제시할 뿐이며, 직접 이 래퍼로 이루어진 코아들이 있는 시스템 온 칩 환경에서의 테스트 방법이 구체적으로 나타나지 않는 문제점이 있다. 개선된 P1500 래퍼(Wrapper) 방식은 P1500 래퍼만을 위한 로직이므로 여러 종류의 코아들이 있는 시스템 온 칩에서 테스트가 거의 불가능한 문제점을 지니고 있다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은 시스템 온 칩에서 서로 다른 종류의 코아들 간의 연결선 지연 고장 점검 테스트 시 인가(Update) 동작에서 캡쳐(Capture) 동작까지 1 시스템 클럭이 소요되도록 함으로써 실질적으로 연결선 지연 고장 점검 테스트가 가능한 연결선 지연 고장 점검 제어기를 제공하는데 있다.

또한, 본 발명의 다른 목적은, 시스템 온 칩 상에 서로 다른 종류의 코아 사이에서 정적인 고장 점검 테스트 및 지연 고장 점검 테스트를 수행할 수 있는 이종 코아에 사용할 수 있는 고장 점검 제어기 및 이를 구비한 시스템 온 칩을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 기술적 구성으로서 본 발명은, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 점검 테스트하는 연결선 지연 고장 점검 제어기에 있어서,

외부의 테스트 기기로부터 제공되는 테스트 클럭(TCK)과 상기 시스템 온 칩의 시스템 클럭(SCK)을 입력받으며, 연결선 지연 고장 점검 테스트 시 상기 테스트 클럭과 상기 시스템 클럭을 조합하여 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 생성하여 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 테스트 클럭을 출력하는 클럭생성부; 상기 클럭생성부로부터 연결선 지연 고장 점검 테스트용 클럭 또는 테스트 클럭을 입력 받아 IEEE 1149.1 표준에 따른 복수개의 신호 및 상기 복수개의 신호 중 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호를 생성하는 탭제어부; 및 상기 Update_DR 신호 및 Late_Update_DR 신호를 입력 받으며, 연결선 지연 고장 점검 테스트 시 상기 Late_Update_DR 신호를 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 Update_DR 신호를 출력하는 신호선택부를 포함하는 연결선 지연 고장 점검 테 스트 제어기를 제공한다.

여기서, 상기 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)은 연결선 지연 고장 점검 테스트 시 테스트 클럭으로 제공되는 신호로서, 그 출력 형태는 상기 테스트 클럭(TCK)을 따르다가 Capture_DR 상태에서 두 번의 시스템 클럭 상승에지를 출력하고, 이후 1의 값을 유지하다가 그 다음 테스트 클럭(TCK)의 하강 에지에서 다시 테스트 클럭(TCK)을 따르는 것이 바람직하다.

또한, 상기 클럭생성부 및 상기 신호선택부는 연결선 지연 고장 점검 테스트가 진행 중인지를 판별하기 위한 지연 고장 점검 테스트 판별 신호(I.EN.)를 입력받는 것이 바람직하며, 이 지연 고장 점검 테스트 판별 신호에 따라 상기 클럭생성부는 일반적인 테스트 클럭 또는 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 선택적으로 출력하고 상기 신호선택부는 상기 탭제어부에서 생성된 Update_DR 신호 또는 Late_Update_DR 신호를 선택적으로 출력한다.

상기 기술적 과제를 달성하기 위한 또 다른 기술적 구성으로서 본 발명은, 복수개의 이종 코아를 포함하는 시스템 온 칩에 있어서,

전술한 연결선 지연 고장 점검 테스트 제어기; 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 IEEE 1149.1에 따른 신호를 입력 받아 P1500에 사용되는 신호로 변환하는 인터페이스 제어부; 상기 연결선 지연 고장 점검 테스트 제어기로부터 IEEE 1149.1에 따른 신호를 입력 받는 복수개의 IEEE 1149.1 코아; 및 상 기 인터페이스 제어부로부터 신호를 입력 받는 복수개의 P1500 코아를 포함하는 시스템 온 칩을 제공한다.

IEEE 1149.1에 따르면 코아 내에 탭제어기를 포함하므로, 상기 연결선 지연 고장 점검 테스트 제어기는 상기 IEEE 1149.1 코아에 포함될 수 있다. 이 경우, 상기 인터페이스 제어부는 IEEE 1149.1 코아 내에 포함된 연결선 지연 점검 테스트 제어기로부터 입력신호를 제공받는 연결 형태를 갖게 될 것이다.

상기 인터페이스 제어부에서 생성되는 신호는 P1500의 테스트에 사용될 수 있는 신호로서, WRCK, WRSTN, ShiftWR, CaptureWR, UpdateWR, SelectWIR 신호를 포함한다. 이중 WRCK 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 생성되는 테스트 클럭(TCK) 또는 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 그대로 출력하는 신호이며, WRSTN 신호는 상기 연결선 지연 고장 점검 테스트 제어기의 Reset 신호를 그대로 출력하는 신호이며, ShiftWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Shift_IR 신호와 Shift_DR 신호를 OR 게이트를 통해 결합한 신호이다. 그리고, CaptureWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Clock_IR 신호와 Shift_IR, Clock_DR 신호와 Shift_DR 신호를 조합해서 생성시킨 신호이다. 보다 상세하게, 상기 CaptureWR 신호는 Clock_IR 신호가 0인 상태일 때, Shift_IR 신호가 '1'에서 '0'으로 가는 경우(하강 에지)에 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지 가 발생한다. 또한, 상기 CaptureWR 신호는 Clock_DR 신호가 '0'인 상태일 때, Shift_DR 신호가 '1'에서 '0'으로 가는 경우(하강 에지)에 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생한다. 이로써 P1500에서 요구하는 CaptureWR 신호의 조건인 캡쳐동작이 일어나는 경우에 '1'이 되어야 하고 다른 동작시에는 '0'이 되어야 한다는 조건을 만족할 수 있다. UpdateWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Update_IR 신호와 Update_DR 신호 또는 Update_IR 신호와 Late_Update_DR 신호를 OR 게이트를 통해 결합한 신호이며, SelectWIR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Select_R 신호를 그대로 출력하는 신호이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 연결선 지연 고장 점검 테스트 제어기의 구성 및 동작을 다양한 실시형태를 통해 보다 상세하게 설명하기로 한다. 이하의 설명에서 연결선 지연 고장 점검 테스트 제어기는 단순히 지연 고장 점검 테스트 제어기로 표현하기도 한다.

도 7은 본 발명의 일실시형태에 따른 연결선 지연 고장 점검 테스트 제어기의 구성도이다. 도 7을 참조하면, 본 발명의 일실시형태에 따른 지연 고장 점검 테스트 제어기(70)는 클럭생성부(71)와, 탭(TAP)제어부(72)와, 신호선택부(73)를 포함하여 구성된다. 이하, 본 발명의 일실시형태에 따른 지연 고장 점검 테스트 제어기(70)에 포함된 각 구성요소에 대해 보다 상세하게 설명한다.

상기 클럭생성부(71)는 탭(TAP)제어부(72)에 테스트 클럭을 제공하는 역할을 수행하는 것으로, 일반적인 고장 점검 테스트 시에는 테스트 장비로부터 입력받는 일반적인 테스트 클럭(TCK)을 그대로 탭(TAP)제어부(72)에 전달하며, 연결선 지연 고장 점검 테스트 시에는 시스템 클럭(SCK)과 상기 테스트 클럭(TCK)을 조합하여 지연 고장 점검 테스트용 클럭(Real_Clock)을 생성하여 탭제어부(72)로 전달한다. 이를 보다 상세하게 설명하면 다음과 같다.

클럭생성부(71)는 테스트 클럭(TCK), 시스템 클럭(SCK) 및 지연 고장 점검 테스트 판별 신호(I.EN.)를 입력 받는다. 상기 지연 고장 점검 테스트 판별 신호(I.EN.)는 현재 시스템 온 칩 내 코아 간의 연결선 지연 고장 점검 테스트가 진행 중인 지를 판별하기 위한 신호로서 명령어 디코더에서 제공될 수 있다. 예를 들어, 상기 지연 고장 점검 테스트 판별 신호(I.EN.)는 지연 고장 점검 테스트를 수행하는 경우에 '1'을 출력하고, 이외 다른 정적인 고장 점검 테스트(예를 들어, EXTEST, INTEST, BYPASS 등) 모드인 경우에 '0'을 출력할 수 있다. 상기 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '0'일 때(지연 고장 점검 테스트가 진행 중이지 않을 때), 클럭생성부(71)는 입력 받은 테스트 클럭(TCK)을 그대로 출력하며, 상기 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '1'일 때(지연 고장 점검 테스트를 수행하는 경우) 클럭생성부(71)는 테스트 클럭(TCK)과 시스템 클럭(SCK)을 조합하여 생성시킨 지연 고장 점검 테스트용 클럭을 출력하게 된다.

상기 지연 고장 점검 테스트용 클럭(Real_Clock)은 지연 고장 점검 테스트가 진행되지 않는 상태(예를 들어, 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '0'일 때)에서는 일반적인 테스트 클럭(TCK)을 그대로 출력하며, 지연고장 점검 테스트가 진행될 때(예를 들어, 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '1'일 때)에는 Capture_DR 상태로 들어가는 시점부터 시스템 클럭(SCK)의 두 개의 상승에지를 따르는 형태의 클럭이다. 이는 도 8에 도시된 파형도를 참조하면 보다 명확하게 이해될 수 있을 것이다. 도 8은 본 발명에 따른 지연 고장 점검 테스트 진행 중인 상태에서의 각 신호의 파형을 도시한 파형도로써, 지연 고장 점검 테스트용 클럭(Real_Clock, 83)은 클럭생성부(도 7의 71)로 입력되는 일반적인 테스트 클럭(TCK, 81)의 파형을 그대로 따르다가 Capture_DR 상태에서 시스템 클럭(SCK, 82)의 형태를 따른다. 이어 시스템 클럭(SCK)의 두 번의 상승 에지(r821, r822)가 발생한 후 1의 값을 유지하다가 다음 테스트 클럭(TCK, 82)의 하강 에지(d81)에서 다시 테스트 클럭(TCK, 82)을 따른 값을 출력한다.

상기 탭(TAP)제어부(72)는 IEEE 1149.1의 표준을 따르는 일반적인 탭제어기에 상기 클럭생성부(71)에서 생성된 지연 고장 점검 테스트용 클럭을 받아 들여, 연결선 지연 고장 점검 테스트에 사용되는 새로운 Update_DR 신호(이하, Late_Update_DR 신호라 함)를 생성하는 기능을 추가한 것이다.

탭제어부(72)는 테스트 설비로부터 테스트 모드를 선택하기 위한 TMS(Test Mode Select) 신호와 테스트 초기화를 위한 테스트 리셋 신호(TRST)를 받아들이며, 테스트 클럭으로 상기 클럭생성부(71)에서 생성되는 신호를 받아들인다. 전술한 바와 같이 상기 클럭생성부(71)에서 생성되는 신호는 연결선 지연 고장 점검 테스트 가 진행 중이지 않을 때는 테스트 설비의 테스트 클럭이며, 연결선 지연 고장 점검 테스트가 진행 중인 경우에는 테스트 설비의 테스트 클럭과 시스템 클럭을 조합하여 생성한 지연 고장 점검 테스트용 클럭(Real_Clock)이다.

탭제어부(72)는 IEEE 1149.1의 표준에 따른 신호인 Shift_DR, Clock_DR, Update_DR, Shift_IR, Clock_IR, Update_IR 등의 신호를 생성하여 출력하며, 더불어 Update_DR을 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호를 생성한다. 종래기술의 설명에서와 같이 IEEE 1149.1의 표준에서 Update_DR 신호는 Update_DR 상태에서 테스트 클럭의 하강 에지에 상승에지가 발생하며, 이 Update_DR 신호의 상승에지에서 바운더리 스캔 셀의 인가(Update) 동작이 발생한다. 이에 비해, 상기 Late_Update_DR 신호는 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 신호이므로 Update_DR 신호가 발생한 이후 테스트 클럭의 두 번째 상승 에지에서 상승에지가 발생하게 된다. 연결선 지연 고장 점검 테스트가 진행될 때, Late_Update_DR 신호는 상기 클럭생성부에서 생성되는 지연 고장 점검 테스트용 클럭(Real_Clock)에 따라 발생하게 되고, 특히 지연 고장 점검 테스트용 클럭(Real_Clock)에서 시스템 클럭을 따르는 부분의 상승에지에 Late_Update_DR 신호의 상승에지가 발생하게 되는 특징이 있다. 즉, Capture_DR 상태가 시작될 때 Late_Update_DR 신호의 상승에지가 발생하게 된다. 이는 도 8의 파형도를 참조하면 보다 상세하게 알 수 있다.

일반적인 Update_DR 신호는 도 8의 'C'로 표시된 부분에서 상승에지가 발생하게 된다. 반면, Late_Update_DR 신호는 Update_DR 신호를 1.5 테스트 클럭 지연시킨 것이므로 Update_DR 신호가 발생하는 테스트 클럭의 하강에지 이후 두 번째 상승 에지에서 그 상승에지가 발생(즉, 바운더리 스캔 셀의 인가(Update) 동작이 발생)하는데, 지연연결선 지연 고장 점검 테스트가 진행될 때에 Late_Update_DR 신호(84)는 지연 고장 점검 테스트용 클럭(Real_Clock)에 라서 동작하므로, Capture_DR 상태가 시작하는 지점인 'D' 지점에서 상승에지가 발생(즉, 바운더리 스캔 셀의 인가(Update) 동작이 발생)하게 된다.

한편, Clock_DR 신호는 1을 유지하다가 Capture_DR 상태 또는 Shift_DR 상태에서 테스트 클럭을 따르는 신호이므로, 연결선 지연 고장 점검 테스트가 진행될 때 도 8에서와 같이 Capture_DR 상태에서 한 번의 하강에지와 한 번의 상승에지가 발생하게 된다. 이 때, Clock_DR 신호(85)의 상승에지('E')에서 코아의 바운더리 스캔 셀의 캡쳐(Capture) 동작이 발생하게 되는데, Capture_DR 상태에서는 지연 고장 점검 테스트용 클럭(Real_Clock)은 시스템 클럭을 따르기 때문에 한 시스템 클럭 내에서 바운더리 스캔 셀의 인가(Update) 동작('D')과 캡쳐(Capture) 동작('E')이 모두 수행될 수 있다. 이와 같이, 본 발명에 따르면 한 시스템 클럭 내에서 바운더리 스캔 셀의 인가(Update) 동작('D')과 캡쳐(Capture) 동작('E')이 모두 일어나게 할 수 있으므로 연결선에서 발생할 수 있는 지연 고장을 점검할 수 있게 된다.

또한, 본 발명에 따른 지연 고장 점검 테스트 장치에서는, Update_DR 신호부터 Clock_DR 신호까지 1 시스템 클럭이 걸리게 하기 위해 Capture_DR 상태에서 두 번의 시스템 클럭 상승 에지가 나올 수 있도록 지연 고장 점검 테스트용 클럭(Real_Clk)을 생성하되, 도 8에서 보이는 바와 같이 지연 고장 점검 테스트용 클럭 (Real_Clk, 83)에 시스템 클럭의 두 번째 상승 에지가 일어난 후 다음 테스트 클럭의 하강 에지가 일어날 때까지 '1'로 출력되게 하여 테스트 모드(TMS)의 인식이 일반적인 테스트 클럭(TCK)으로 테스트될 때와 동일하게 함으로써 테스트를 수행하는 사용자가 IEEE 1149.1의 다른 테스트를 하는 수행 방법과 동일한 방법으로 연결선 지연 고장 점검 테스트를 수행할 수 있도록 할 수 있다.

탭제어부(72)가 생성하는 신호 중 Select_R 신호는 현재 탭제어부의 상태가 데이터 상태인지 명령어 상태인지를 나타내는 신호이다. 예를 들어, 탭제어부의 상태가 명령어 상태인 경우에 상기 Select_R 신호는 '1'을 출력하고, 탭제어부의 상태가 데이터 상태인 경우에 상기 Select_R 신호는 '0'을 출력할 수 있다.

상기 신호선택부(73)는 상기 탭제어부(72)에서 생성된 신호 중 Update_DR 신호와 Late_Update_DR 신호를 입력받으며, 일반적인 정적인 고장 점검 테스트 수행 시에는 Update_DR 신호를 출력하고, 연결선 지연 고장 점검 테스트 수행 시에는 Late_Update_DR 신호를 출력한다. 정적인 고장 점검 테스트와 연결선 지연 고장 점검 테스트를 판별하기 위해, 상기 신호선택부(73)에는 지연 고장 점검 테스트 판별 신호(I.EN.)가 입력된다. 이 지연 고장 점검 테스트 판별 신호(I.EN.)는 전술한 클럭생성부(71)에 입력되는 지연 고장 점검 테스트 판별 신호(I.EN.)와 동일한 신호이다. 예를 들어, 상기 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '0'일 때(지연 고장 점검 테스트가 진행 중이지 않을 때), 신호선택부(73)는 Update_DR 신호를 출력하며, 상기 지연 고장 점검 테스트 판별 신호(I.EN.)의 값이 '1'일 때(지연 고장 점검 테스트를 수행하는 경우), 신호선택부(73)는 Late_Update_DR 신호를 출력하게 된다. 따라서 신호선택부(73)에 의해 선택적으로 출력되는 Update_DR 신호 및 Late_Update_DR 신호에 의해, 사용자가 별도의 조작 없이 정적인 고장 점검 테스트 및 연결선 지연 고장 점검 테스트를 선택적으로 수행할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명에 따른 지연 고장 점검 테스트 제어기에 의하면, 바운더리 스캔 셀의 인가(Update) 동작과 캡쳐(Capture) 동작이 한 시스템 클럭 내에서 모두 일어나게 할 수 있으므로 연결선에서 발생할 수 있는 지연 고장을 점검을 가능하게 한다.

또한, 본 발명에 따르면, 테스트 모드(TMS)의 인식이 일반적인 테스트 클럭(TCK)으로 테스트될 때와 동일하게 함으로써 테스트를 수행하는 사용자가 IEEE 1149.1의 다른 테스트를 하는 수행 방법과 동일한 방법으로 연결선 지연 고장 점검 테스트를 수행할 수 있도록 할 수 있어, 사용자가 별도의 테스트 패턴을 숙지할 필요가 없는 잇점이 있다.

또한 본 발명에 따른 지연 고장 점검 테스트 제어기는 IEEE 1149.1 표준에 완벽하게 호환됨으로써, IEEE 1149.1 표준을 따르는 보드에서 칩 사이의 연결선 지연 고장 점검 테스트를 수행할 수 있는 잇점이 있다.

더불어, IEEE 1149.1 표준을 따르는 코아와 P1500이 씌워진 코아가 존재하는 시스템 온 칩에서 P1500의 래퍼에 신호를 제공할 수 있는 별도의 인터페이스 제어부를 구비하는 경우, 시스템 온 칩의 이종 코아들 간의 연결선 지연 고장 점검 테 스트를 수행할 수 있는 잇점이 있다. 이하에서는, IEEE 1149.1과 P1500의 이종 코아를 갖는 시스템 온 칩에서의 지연 고장 점검 테스트에 대해 상세하게 설명한다.

도 9는 본 발명의 일실시형태에 따른 IEEE 1149.1과 P1500의 이종 코아를 가진 시스템 온 칩의 블록 구성도이다. 본 발명의 일실시형태에 따른 시스템 온 칩(90)은, 하나의 IEEE 1149.1 코아(93), 두 개의 P1500 코아(94, 95), 연결선 지연 고장 점검 테스트 제어기(91) 및 P1500의 래퍼에 신호를 제공할 수 있는 별도의 인터페이스 제어부(92)를 포함하여 구성된다. 도 9에 도시된 시스템 온 칩(90)은 하나의 IEEE 1149.1 코아(93)와 두 개의 P1500 코아(94, 95)를 포함하는 것으로 도시되어 있으나, 코아의 개수는 본 발명을 한정하지 않는다.

상기 연결선 지연 고장 점검 테스트 제어기(91)는 전술한 도 7에 도시된 본 발명에 따른 연결선 지연 고장 점검 테스트 제어기이다. 연결선 지연 고장 점검 테스트 제어기(91)의 구성 및 동작은 도 7을 통해 설명한 바와 같으므로 이에 대한 상세한 설명은 생략하기로 한다.

상기 인터페이스 제어부(92)는 P1500이 씌워진 코아(94, 95)의 바운더리 스캔 셀에 테스트에 필요한 신호를 인가하기 위한 것으로서, IEEE 1149.1 표준을 따르는 상기 연결선 지연 고장 점검 테스트 제어기(91)의 신호들을 상기 P1500이 씌워진 코아(94, 95)에 사용될 수 있는 신호들로 변환하여 제공하는 기능을 수행한 다. P1500에 따르면 IEEE 1149.1의 탭제어기와 같은 제어부가 존재하지 않으므로, 본 발명에서는 IEEE 1149.1의 표준을 따르는 상기 연결선 지연 고장 점검 테스트 제어기(91)에서 출력되는 신호를 P1500에 적합한 신호로 변환하여 사용한다.

상기 인터페이스 제어부(92)는 연결선 지연 고장 점검 테스트 제어기에서 생성되는 신호를 모두 입력받아, P1500에 적합한 신호를 생성 출력한다. 상기 인터페이스 제어부(92)에서 생성되는 신호는, P1500에서 사용되는 신호로서 WRCK, WRSTN, ShiftWR, CaptureWR, UpdateWR, SelectWIR이 있다.

WRCK 신호는 연결선 지연 고장 점검 테스트 제어기(91)에서 생성되는 테스트 클럭을 그대로 출력한다. 이 테스트 클럭은 도 7에서 설명했듯이, 연결선 지연 고장 점검 테스트가 진행되지 않는 경우에는 외부의 테스트 기기에서 입력받는 테스트 클럭(TCK)이며, 연결선 지연 고장 점검 테스트가 진행되는 경우에는 테스트 클럭(TCK)과 시스템 클럭(SCK)을 조합하여 생성된 연결선 지연 고장 점검 테스트용 테스트 클럭(Real_Clk)으로서, 연결선 지연 고장 점검 테스트 제어기(91) 내의 클럭생성부(도 7의 71)에서 생성되는 클럭이다.

WRSTN 신호는 모든 테스트를 재설정하기 위한 신호로서, 연결선 지연 고장 점검 테스트 제어기(91)의 Reset 신호를 그대로 출력한 신호이다.

ShiftWR 신호는 연결선 지연 고장 점검 테스트 제어기(91) 내의 탭제어부(도 7의 72)에서 출력되는 Shift_IR 신호와 Shift_DR 신호를 OR 게이트를 통해 결합한 신호이다.

CaptureWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기(91) 내의 탭제 어부(도 7의 72)에서 출력되는 Clock_IR 신호와 Shift_IR, Clock_DR 신호와 Shift_DR 신호를 조합해서 생성시킨 신호이다. 보다 상세하게, 상기 CaptureWR 신호는 Clock_IR 신호가 0인 상태일 때, Shift_IR 신호가 '1'에서 '0'으로 가는 경우(하강 에지)에 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이거나, Clock_DR 신호가 '0'인 상태일 때, Shift_DR 신호가 '1'에서 '0'으로 가는 경우(하강 에지)에 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이다.

UpdateWR 신호는 연결선 지연 고장 점검 테스트 제어기(91)에서 출력되는 Update_IR 신호와 Update_DR 신호를 OR 게이트를 통해 결합한 신호이다. 앞서 도 7을 통해 설명하였듯이, 상기 Update_DR 신호는, 연결선 지연 고장 점검 테스트가 진행되지 않는 경우에는 Update_DR 상태에서 테스트 클럭의 하강 에지에서 상승 에지가 발생하는 신호인 일반적인 Update_DR 신호이며, 연결선 지연 고장 점검 테스트가 진행되는 경우에는 상기 연결선 지연 고장 점검 테스트가 진행되지 않는 경우의 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호가 된다.

SelectWIR 신호는 연결선 지연 고장 점검 테스트 제어기(91)에서 출력되는 Select_R 신호를 그대로 출력한 신호이다.

P1500이 씌워진 코아(94, 95)들은 상기 설명한 WRCK, WRSTN, ShiftWR, CaptureWR, UpdateWR, SelectWIR 신호들을 이용하여 IEEE 1149.1에서와 같이 다양한 코아의 테스트를 수행할 수 있게 된다.

IEEE 1149.1이 씌워진 코아(93)는 코아 외부의 상기 연결선 지연 고장 점검 테스트 제어기(91)로부터 신호를 입력 받아 테스트를 진행할 수 있으나, IEEE 1149.1 표준에 따르면 그 내부에 탭제어기를 포함한다. 따라서 본 발명에서 상기 IEEE 1149.1이 씌워진 코아(93)는 연결선 지연 고장 점검 테스트를 수행할 수 있는 본 발명에 따른 연결선 지연 고장 점검 테스트 제어기(931)가 그대로 코아에 포함될 수도 있다. 이러한 점을 감안할 때, 본 발명의 다른 실시형태에서는 코아 외부에 별도의 연결선 지연 고장 점검 테스트 제어기를 마련하지 않고 IEEE 1149.1이 씌워진 코아 내부의 연결선 지연 고장 점검 테스트 제어기에서 발생되는 신호를 전술한 인터페이스 제어부로 전달하여 P1500에 사용되는 신호를 생성하는 형태도 가능할 것이다. 또한, IEEE 1149.1의 씌워진 코아를 포함하지 않고 P1500이 씌워진 코아들로 이루어진 시스템 온 칩의 형태를 갖는 또 다른 실시형태에서, 도 9에 도시된 연결선 지연 고장 점검 테스트 제어기(91) 및 인터페이스 제어부(92)를 이용하여 P1500이 씌워진 코아들 사이의 연결선 지연 고장 점검 테스트가 수행될 수 있을 것이다.

이와 같은 구조를 갖는 본 발명에 따른 시스템 온 칩에서 수행되는 연결선 지연 고장 점검 테스트에 대하여 도 9의 구성도 및 도 10의 파형도를 참조하여 설명한다.

먼저, 도 9에서와 같이 IEEE 1149.1이 씌워진 제1 코아(93)의 바운더리 스캔 셀(932)과 P1500이 씌워진 제2 코아(94)의 바운더리 스캔 셀(942) 사이의 연결선 지연 고장 점검 테스트에 대해 설명한다.

일반적인 테스트가 진행되던 중, 연결선 지연 고장 점검 테스트가 수행됨을 나타내는 I.EN. 신호(103)가 '1'의 값을 출력하면(도 10의 'I' 지점) 연결선 지연 고장 점검 테스트가 실행된다. 이에 따라 연결선 지연 점검 테스트 제어부에서는 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 테스트용 클럭으로 사용하여 테스트를 진행한다. 앞서 도 7에서 설명하였듯이, 상기 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)은 연결선 지연 고장 점검 테스트에서 사용되는 테스트 클럭으로 Capture_DR 상태로 들어가는 시점부터 시스템 클럭(SCK)의 두 개의 상승에지를 따르고, 시스템 클럭(SCK)의 두 번의 상승 에지가 발생한 후 1의 값을 유지하다가 다음 테스트 클럭의 하강 에지에서 다시 테스트 클럭을 따른 값을 출력하는 클럭 신호이다. 본 실시형태에서 연결선 지연 고장 점검테스트용 클럭(Real_Clock, 104)은 도 10에 도시된 바와 같이 일반적인 테스트 클럭(TCK, 101)을 그대로 출력하다 Capture_DR 상태(111)에서 두 번의 시스템 클럭(SCK, 102)의 상승 에지를 발생시키는 형태를 갖는다.

제1 코아(93)의 바운더리 스캔 셀(932)은 코아 내의 연결선 지연 고장 점검 테스트 제어부(931)에서 Update_DR 신호를 받아 인가 래치를 동작시켜 테스트 데이터를 인가한다. 연결선 지연 고장 점검 테스트가 수행되지 않을 때(즉, I.EN. 신호(103)가 0일 때) Update_DR 신호는 Update_DR 상태(110)에서 테스트 클럭의 하강 에지에서 상승에지가 발생하는 신호(도 10의 도면 참조부호 '107a')이다. 그러나 연결선 지연 고장 점검 테스트가 수행될 때(즉, I.EN. 신호(103)가 1일 때)에는 1.5 테스트 클럭 지연시키므로, 연결선 지연 고장 점검 테스트가 수행되지 않는 경우의 Update_DR 신호가 발생하는 시점 이후 두 번째 테스트 클럭의 상승에지에서 지연된 Update_DR(Late_Update_DR) 신호가 발생한다(도 10의 도면 참조부호 107). 따라서 연결선 지연 고장 점검 테스트 시에 제1 코아의 바운더리 스캔 셀(932)에서는 도 10의 'U1'로 표시된 시점에서 인가(Update) 동작이 발생하게 되는 것이다.

제1 코아(93)의 바운더리 스캔 셀(932)에서 'U1'에서 테스트 데이터가 인가(Update)된 후 제1 코아(93)의 바운더리 스캔 셀(932)과 연결된 제2 코아(94)의 바운더리 스캔 셀(942)에서는 인가된 테스트 데이터를 캡쳐(Capture)하는 동작이 이루어진다. 도 9의 연결선 지연 고장 점검 테스트 제어기(91)에서 생성된 Clock_IR 신호 및 Clock_DR 신호는 인터페이스 제어부(92)에서 결합하여 P1500의 테스트용 신호 중 하나인 CaptureWR 신호(108)로 출력된다. P1500에 따르면, CaptureWR 신호가 1인 상태에서 테스트 클럭(Wrck, 105)의 상승 에지에서 캡쳐(Capture) 동작이 수행된다. 따라서 제2 코아(94)의 바운더리 스캔 셀(942)에서는 'C2'로 표시된 시점에 캡쳐(Capture) 동작이 수행된다.

즉, 제1 코아(93)의 바운더리 스캔 셀(932)에서는 'U1' 시점에 인가(Update) 동작이 이루어지고, 이와 연결된 제2 코아(94)의 바운더리 스캔 셀(942)에서는 'C2' 시점에 캡쳐(Capture) 동작이 이루어지므로, 서로 다른 이종 코아 간에 인가(Update) 동작 및 캡쳐(Capture) 동작이 한 시스템 클럭 내에서 이루어지게 된다. 이와 같이, 본 발명에 따르면 서로 다른 이종 코아 간의 연결선 지연 고장 점검 테 스트 시에도 한 시스템 클럭 내에서 인가(Update) 및 캡쳐(Capture) 동작이 수행될 수 있다.

본 발명은 전술한 이종 코아 간의 연결선 지연 고장 점검 테스트뿐만 아니라 동종 코아 간의 연결선 지연 고장 점검 테스트에도 적용될 수 있다.

도 9의 P1500이 씌워진 제2 코아(94)의 바운더리 스캔 셀(943) 및 P1500이 씌워진 제3 코아(95)의 바운더리 스캔 셀(953) 사이의 연결선 지연 고장 점검 테스트 시에는, 인터페이스 제어부(92)에서 생성된 UpdateWR 신호(109)에 의해 제2 코아(94)의 바운더리 스캔 셀(943)에서 'U2' 시점에 인가(Update)가 발생하고 제3 코아(95)의 바운더리 스캔 셀(953)에서 CaptureWR 신호(108)의 'C2' 시점에 캡쳐(Capture)가 발생함으로써 한 시스템 클럭 내에 인가(Update) 및 캡쳐(Capture) 동작이 수행될 수 있다. 마찬가지로, IEEE 1149.1이 씌워진 코아들 간의 연결선 지연 고장 점검 테스트 시에는, 연결선 지연 고장 점검 테스트부에서 생성된 Late_Update_DR 신호(107)에 의해 'U1' 시점에서 인가(Update)가 발생하고 Capture_DR 신호(106)에 의해 'C1' 시점에서 캡쳐(Capture)가 발생함으로써 한 시스템 클럭 내에 인가(Update) 및 캡쳐(Capture) 동작이 수행될 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면 이종 또는 동종 코아 간의 연결선 지연 고장 점검 테스트 시 인가(Update) 동작 및 캡쳐(Capture) 동작이 한 시스템 클럭 내에서 수행될 수 있게 함으로써 코아 간의 지연 발생 여부를 정확하게 점검 테스트 할 수 있게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

이상에서 상세하게 설명한 바와 같이, 본 발명에 따르면, 시스템 온 칩 이종 또는 동종의 코아들 간의 연결선 지연 고장 점검 테스트 시 인가(Update) 동작에서 캡쳐(Capture) 동작까지 1 시스템 클럭이 소요되도록 함으로써 실질적으로 연결선 지연 고장 점검 테스트가 가능한 효과가 있다.

또한, 본 발명에 따르면, 연결선 지연 고장 점검 테스트를 위한 회로 구성 시 칩 상의 탭제어기와 IEEE 1149.1로 이루어진 코아의 탭제어기만을 변경하게 하여 테스트 비용을 절감할 수 있으며, 완벽하게 IEEE 1149.1과 호환됨으로써 테스트를 수행하는 사용자가 보다 별도의 테스트 패턴을 숙지할 필요가 없이 시스템 온 칩(SoC) 상에서 여러 가지 다양한 테스트를 용이하게 수행할 수 있는 효과가 있다.

Claims

삭제
복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 점검 테스트하는 연결선 지연 고장 점검 제어기에 있어서,

외부의 테스트 기기로부터 제공되는 테스트 클럭(TCK)과 상기 시스템 온 칩의 시스템 클럭(SCK)을 입력받으며, 연결선 지연 고장 점검 테스트 시 상기 테스트 클럭과 상기 시스템 클럭을 조합하여 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 생성하여 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 테스트 클럭을 출력하는 클럭생성부;

상기 클럭생성부로부터 연결선 지연 고장 점검 테스트용 클럭 또는 테스트 클럭을 입력 받아 IEEE 1149.1 표준에 따른 복수개의 신호 및 상기 복수개의 신호 중 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호를 생성하는 탭제어부; 및

상기 Update_DR 신호 및 Late_Update_DR 신호를 입력 받으며, 연결선 지연 고장 점검 테스트 시 상기 Late_Update_DR 신호를 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 상기 Update_DR 신호를 출력하는 신호선택부를 포함하며,

상기 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)은 상기 테스트 클럭(TCK)을 따르다가 Capture_DR 상태에서 두 번의 시스템 클럭 상승에지를 출력하고, 이후 1의 값을 유지하다가 그 다음 테스트 클럭(TCK)의 하강 에지에서 다시 테스트 클럭(TCK)을 따르는 것을 특징으로 하는 연결선 지연 고장 점검 테스트 제어기.
제2항에 있어서,

상기 클럭생성부 및 상기 신호선택부는 연결선 지연 고장 점검 테스트가 진행 중인지를 판별하기 위한 지연 고장 점검 테스트 판별 신호(I.EN.)를 입력받는 것을 특징으로 하는 연결선 지연 고장 점검 테스트 제어기.
복수개의 이종 코아를 포함하는 시스템 온 칩에 있어서,

제2항 또는 제3항에 기재된 연결선 지연 고장 점검 테스트 제어기;

상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 IEEE 1149.1에 따른 신호를 입력 받아 P1500에 사용되는 신호로 변환하는 인터페이스 제어부;

상기 연결선 지연 고장 점검 테스트 제어기로부터 IEEE 1149.1에 따른 신호를 입력 받는 복수개의 IEEE 1149.1 코아; 및

상기 인터페이스 제어부로부터 신호를 입력 받는 복수개의 P1500 코아를 포함하는 시스템 온 칩.
제4항에 있어서,

상기 연결선 지연 고장 점검 테스트 제어기는 상기 IEEE 1149.1 코아에 포함되는 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 WRCK 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 생성되는 테스트 클럭(TCK) 또는 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 그대로 출력하는 신호인 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 WRSTN 신호는 상기 연결선 지연 고장 점검 테스트 제어기의 Reset 신호를 그대로 출력하는 신호인 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 ShiftWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Shift_IR 신호와 Shift_DR 신호를 OR 게이트를 통해 결합한 신호인 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 CaptureWR 신호는, 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Clock_IR 신호가 0인 상태일 때 Shift_IR 신호의 하강에지에서 상승에지가 발생하고 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호 또는 Clock_DR 신호가 '0'인 상태일 때 Shift_DR 신호의 하강에지에서 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호인 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 UpdateWR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Update_IR 신호와 Update_DR 신호 또는 Update_IR 신호와 Late_Update_DR 신호를 OR 게이트를 통해 결합한 신호인 것을 특징으로 하는 시스템 온 칩.
제4항에 있어서,

상기 인터페이스 제어부에서 생성되는 신호 중 SelectWIR 신호는 상기 연결선 지연 고장 점검 테스트 제어기에서 출력되는 Select_R 신호를 그대로 출력하는 신호인 것을 특징으로 하는 시스템 온 칩.