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KR100671086B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100671086B1
KR100671086B1 KR1020010012789A KR20010012789A KR100671086B1 KR 100671086 B1 KR100671086 B1 KR 100671086B1 KR 1020010012789 A KR1020010012789 A KR 1020010012789A KR 20010012789 A KR20010012789 A KR 20010012789A KR 100671086 B1 KR100671086 B1 KR 100671086B1
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ferroelectric
gate electrode
insulating film
film
interlayer insulating
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KR1020010012789A
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시마다야스히로
가토요시히사
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 강유전체 FET로 구성되는 메모리 셀을 구비하여, 고집적화된 대규모 집적회로장치를 제공하는 것이다.
pMOSFET, nMOSFET 및 강유전체 FET의 각 게이트전극(14) 및 각 게이트 절연막(13)을 각각 형성한 후, 불순물 이온주입에 의하여 nMOSFET 및 강유전체 FET의 각 소스영역(15) 및 각 드레인영역(16)의 형성과, pMOSFET의 소스영역(17) 및 드레인영역(18)의 형성으로 나누어 실행한다. 제 1 층간절연막(20) 상에 강유전체 FET의 게이트전극(14)에 접속되는 중간전극(22)과 강유전체막(23)과 제어 게이트전극(24)을 형성한다. 제 2 층간절연막(30) 상에 제어 게이트전극(24)에 접속되는 제 1 배선(33a)과, 강유전체 FET의 중간전극(22)에 접속되는 제 2 배선(33b)을 구비하며, CMOS의 게이트전극(14)에 접속되는 배선층(33)을 형성한다.
집적회로장치, 게이트전극, 중간전극, 강유전체막

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1의 (a)~(d)는 제 1 실시예에 있어서의 반도체장치 제조공정을 나타내는 단면도.
도 2의 (a)~(d)는 제 2 실시예에 있어서의 반도체장치 제조공정을 나타내는 단면도.
도 3은 제 3 실시예의 메모리 논리 혼합 탑재형 반도체 집적회로장치의 평면도.
도 4는 강유전체 FET로 구성되는 메모리 셀의 판독 시에 있어서의 게이트 바이어스(ΔVg) 설정방법을 설명하기 위한 도면.
도 5는 제 1 실시예를 이용한 데이터 기입동작의 예를 전압-분극 좌표 상에서 설명하기 위한 히스테리시스 특성도.
도 6은 종래 MFISFET형 강유전체 FET의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 실리콘기판 12 : 소자분리용 절연막
13, 41 : 게이트 산화막 14 : 게이트전극
15, 17 : 소스영역 16, 18 : 드레인영역
19, 45 : 레지스트 마스크 20 : 제 1 층간절연막
21 : 폴리실리콘 플러그 22 : 중간전극
23, 42 : 강유전체막 24, 43 : 제어 게이트전극
30 : 제 2 층간절연막 31, 32, 48, 49 : 텅스텐 플러그
33, 50 : 배선층 33a, 33b : 배선
본 발명은 강유전체 커패시터를 게이트전위 제어에 이용한 전계효과형 트랜지스터로 구성되는 메모리 셀과 CMOSFET를 구비한 반도체장치의 개량에 관한다.
종래, 게이트 중에 강유전체 박막으로 이루어지는 불휘발성 기억부를 포함하는 전계효과형 트랜지스터로서, 예를 들어 MFISFET, MFSFET, MFMISFET 등으로 불리는 전계효과형 트랜지스터(이하 본 명세서에서는 "강유전체 FET"로 칭함)를 구비한 반도체기억장치가 알려져 있다.
도 6은 종래 MFISFET형 강유전체 FET의 단면도이다. 도 6에 도시한 바와 같이 종래의 강유전체 FET는 실리콘기판(101) 상에 형성된 실리콘산화막(102)과, 실리콘산화막(102) 상에 형성된 지르콘-티탄산 납(PZT) 또는 탄탈산 비스므트 스트론튬(SBT) 등의 금속 산화물로 이루어지는 강유전체막(103)과, 백금(Pt) 등의 도체재료로 이루어지는 게이트전극(104)과, 실리콘기판(101) 내에서의 게이트전극(104) 양 측방에 각각 형성된 소스영역(105) 및 드레인영역(106)을 구비한다. 그리고 실 리콘기판(101) 중 실리콘산화막(102)의 아래쪽에 위치하는 영역이 채널영역으로 된다.
도 6에 도시한 구조에 있어서, 강유전체막(103) 중에는 게이트전극-실리콘기판 사이에 인가되는 전압의 극성에 따라, 위쪽 방향(위쪽이 양극이 되는 쌍극모멘트가 발생하는 상태) 또는 아래쪽 방향(아래쪽이 양극이 되는 쌍극모멘트가 발생하는 상태)의 분극이 발생하여, 전압인가를 정지시킨 후도 분극이 잔류한다는 히스테리시스 특성을 갖는다. 그리고 게이트전극(104)에 전압이 인가되지 않는 상태에서, 이 서로 다른 2 종류의 잔류분극 상태에 대응하여 강유전체 FET의 채널영역(107)은 그 전위 깊이가 서로 다른 2 개의 상태에 있다. 한편 강유전체 FET의 소스-드레인간의 저항값은 채널영역(107)의 전위 깊이에 따라 변화한다. 따라서 강유전체막(103)의 2 종류의 잔류분극 상태에 따라 소스-드레인간 저항은 높은 값이나 낮은 값 중 어느 한쪽으로 정해지고, 이 소스-드레인간 저항이 서로 다른 2 종류 값의 어느 하나를 나타내는 상태는, 강유전체막(103)의 잔류분극 상태가 유지되는 한 유지(기억)된다. 따라서 강유전체 FET를 이용하여 불휘발성 메모리 디바이스를 구성할 수 있다.
그리고 종래의 강유전체 FET를 이용한 불휘발성 메모리 디바이스에서는, 예를 들어 강유전체막(103) 중에 하향의 잔류분극이 발생한 상태를 데이터 "1"로, 강유전체막(103) 중에 상향의 잔류분극이 발생한 상태를 데이터 "0"으로 각각 대응시킨다. 강유전체막(103) 중에 하향의 잔류분극을 발생시키기 위해서는, 예를 들어 실리콘기판(101)의 이면부를 접지전위로 하여 게이트전극(104)에 양의 전압을 인가 한 후, 게이트전극(104)의 전압을 접지전위로 복귀시킨다. 또 강유전체막(103) 중에 상향의 잔류분극을 발생시키기 위해서는, 예를 들어 실리콘기판(101)의 이면부를 접지전위로 하여 게이트전극(104)으로 음의 전압을 인가한 후, 게이트전극(104)의 전압을 접지전위로 복귀시킨다.
그러나 종래, 이와 같은 강유전체 FET를 집적회로 안에서 동작시키기에 알맞은 구조에 대하여 충분히 검토되지 못했다. 때문에 강유전체 FET를 메모리 셀로서 배치한 메모리 셀 어레이 및 이를 동작시키기 위한 회로나, 프로세서 등의 논리회로를 포함한 반도체장치의 고집적화나 원가저감을 도모하기가 어려웠다.
본 발명은 강유전체 FET로 구성되는 메모리 셀을 집적회로 안에서 동작시키는데 알맞은, 메모리와 메모리를 제어하기 위한 트랜지스터를 포함하는 혼합탑재형 반도체장치를 제공하는 것이다.
본 발명의 반도체장치는, 반도체기판과, 상기 반도체기판 상에 형성되며, 게이트 절연막, 게이트전극 및 소스·드레인 영역을 갖는 MISFET와, 상기 반도체기판 상에 형성되며, 강유전체막과 이 강유전체막 상에 형성된 제어게이트전극 및 소스 드레인·영역을 갖는 강유전체 FET와, 상기 강유전체 FET를 복수 개 배치하여 구성되는 기억회로부와, 상기 MISFET를 복수 개 배치하여 구성되며, 상기 기억회로부를 제어하기 위한 제어회로부와, 상기 MISFET를 복수 개 배치하여 구성되며, 상기 기억회로부와 데이터의 수수(授受)를 행하기 위한 프로세서를 포함하는 로직회로부를 구비를 구비한다.
이로써 강유전체 FET와 MISFET가 공통의 반도체기판 상에 형성되므로, 강유전체 FET를 메모리 셀로 이용하고, MISFET를 메모리 셀을 구동시키는 트랜지스터로서의 이용이 가능해진다. 즉 메모리 셀과 메모리 셀을 제어하기 위한 트랜지스터 를 포함하는 집적화된 혼합탑재형 반도체장치의 제공을 도모할 수 있다.
상기 강유전체 FET는, 상기 반도체기판 중 상기 소스·드레인 영역간에 위치하는 영역 상에 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성된 게이트전극과, 이 게이트전극을 피복하는 층간절연막과, 이 층간절연막 상에 형성된 중간전극과, 이 중간전극과 상기 게이트전극을 접속하는 콘택트부재를 더 구비하며, 상기 강유전체 FET의 강유전체막은 상기 중간전극 상에 형성됨으로써, 강유전체막과 반도체기판 사이에 층간절연막이 개재되어 있으므로, 강유전체막의 성분 원소가 반도체기판으로 확산됨에 따른 강유전체 FET의 동작불량 발생을 억제할 수 있다.
상기 강유전체 FET의 게이트전극과 상기 MISFET의 게이트전극이 같은 도체막으로 형성됨으로써, 제조원가의 저감을 도모할 수 있다.
상기 중간전극에 접속되는 제 1 배선과, 상기 제어게이트전극에 접속되는 제 2 배선을 더 구비하며, 상기 제 1 배선과 제 2 배선 사이에 인가되는 전압에 의하여 상기 강유전체막에 분극을 발생시킬 수 있도록구성됨으로써, 강유전체막에 하향 분극을 발생시킬 때와 상향 분극을 발생시킬 때에, 인가전압의 절대값을 임의로 조정할 수 있게 되므로, 강유전체막의 분극이 점점 약해져 가는 교란(disturb) 현상에 의하여 데이터의 판독오차가 발생하지 않는 데이터 기입이 가능해진다.
본 발명의 반도체장치 제조방법은, 반도체기판 상에, 제 1 채널형 MISFET의 게이트 절연막 및 게이트전극과, 제 2 채널형 MISFET의 게이트 절연막 및 게이트전극과, 강유전체 FET의 게이트 절연막 및 게이트전극을 형성하는 공정(a)과, 상기 제 1 또는 제 2 채널형 MISFET 중 어느 한쪽의 MISFET 및 상기 강유전체 FET의 게이트전극의 위로부터 소스·드레인 형성용 불순물의 이온 주입을 실행하는 공정(b)과, 상기 제 1 또는 제 2 채널형 MISFET 중 다른 쪽의 MISFET의 위로부터 소스·드레인 형성용 불순물의 이온 주입을 실행하는 공정(c)과, 상기 각 FET(MISFET와 강유전체 FET)의 게이트전극을 피복하는 층간절연막을 형성하고, 상기 층간절연막을 관통하여 상기 강유전체 FET의 게이트전극에 도달하는 접속공을 형성한 후, 상기 접속공을 도체 재료로 매입시켜 콘택트부재를 형성하는 공정(d)과, 상기 층간절연막 상에 상기 콘택트부재에 접속되는 중간전극과, 이 중간전극의 상면에 접하는 강유전체막과, 이 강유전체막을 끼고 상기 중간전극에 대향하는 제어 게이트전극을 형성하는 공정(e)과, 상기 강유전체 FET를 복수 개 배치하여 구성되어, 기억회로부를 형성하는 공정(f)과, 상기 MISFET를 복수 개 배치하여 구성되어, 상기 기억회로부를 제어하기 위한 제어회로부를 형성하는 공정(g)과, 상기 MISFET를 복수 개 배치하여 구성되어, 상기 기억회로부와 데이터의 수수(授受)를 행하기 위한 프로세서를 포함하는 로직회로부를 형성하는 공정(h)을 포함한다.
상기 공정(e) 후, 상기 층간절연막 상에 상층 층간절연막을 형성하는 공정(i)과, 상기 상층 층간절연막을 관통하여 상기 강유전체 FET의 중간전극 및 제어 게이트전극에 도달하는 접속공을 각각 형성한 후, 상기 각 접속공을 도체재료로 매입하여 상기 중간전극 및 제어 게이트전극에 각각 접촉하는 제 1, 제 2 콘택트 부재를 형성하는 공정(j)과, 상기 상층 층간절연막 상에, 상기 제 1, 제 2 콘택트 부재에 각각 접속되는 제 1, 제 2 배선을 형성하는 공정(k)을 더 포함하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
(제 1 실시예)
다음에 본 발명의 제 1 실시예에 관한 반도체장치에 대하여 설명하기로 한다. 도 1의 (a)~(d)는 제 1 실시예에서의 반도체장치 제조공정을 나타내는 단면도이다.
우선, 도 1의 (a)에 도시한 공정에서, 주지의 기술을 이용하여 실리콘기판(11) 상에 활성영역(pMOSFET 형성영역(Rpt), nMOSFET 형성영역(Rnt) 및 강유전체 FET 형성영역(Rft) 등)을 둘러싸는 트렌치형의 소자분리용 절연막(12)을 형성한다. 다음에 열산화법에 의하여 활성영역 상에 열산화막으로 이루어지는 실리콘산화막을 형성한 후, 실리콘산화막 상에 폴리실리콘막을 퇴적시키고, 포토리소그래피 및 드라이에칭으로 폴리실리콘막 및 실리콘산화막을 패터닝하여 pMOSFET, nMOSFET 및 강유전체 FET의 각 게이트전극(14) 및 게이트 절연막(13)을 각각 형성한다.
다음으로, 도 1의 (b)에 도시한 공정에서, pMOSFET 형성영역(Rpt)을 피복하는 레지스트 마스크(19)를 형성하고, 레지스트 마스크(19) 위로부터 n형 불순물(예를 들어 비소(As))의 이온주입을 실시함으로써, nMOSFET 및 강유전체 FET의 각 소스영역(15) 및 각 드레인영역(16)을 형성한다.
다음에 도 1의 (c)에 도시한 공정에서, 레지스트 마스크(19)를 제거한 후, nMOSFET 형성영역(Rnt) 및 강유전체 FET 형성영역(Rft)을 피복하는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크 위로부터 p형 불순물(예를 들어 불화붕소)의 이온주입을 실시함으로써 pMOSFET의 소스영역(17) 및 드레인영역(18)을 각각 형성한다.
그리고 기판 상에 실리콘산화막으로 이루어지는 제 1 층간절연막(20)을 퇴적시키고, 제 1 층간절연막(20)을 관통하여 강유전체 FET의 게이트전극(14)에 도달하는 접속공을 개구한 후, 접속공을 폴리실리콘으로 매입하여 콘택트부재인 폴리실리콘 플러그(21)를 형성한다. 그 후 제 1 층간절연막(20) 상에 백금막을 퇴적시킨후, 백금막을 패터닝하여 폴리실리콘 플러그(21)에 접속되는 중간전극(22)을 형성한다. 또 중간전극(22) 상에 지르콘-티탄산 납(PZT) 또는 탄탈산 비스무트 스트론튬(SBT) 등의 금속산화물로 이루어지는 강유전체막(23)을 형성한다. 이 때 금속산화물로 이루어지는 강유전체막(23)과 게이트전극(14) 사이는 제 1 층간절연막(20)에 의하여 격리되므로, 고온의 산소분위기 중에서의 처리로 강유전체막(23)을 소성시켜도 강유전체막(23)의 성분원소가 실리콘기판(11)까지 확산되는 일은 없다. 그리고 강유전체막(23) 상에 백금으로 이루어지는 제어 게이트전극(24)을 형성한다. 이 제어 게이트전극(24)은 강유전체 FET의 동작을 제어하기 위한 전극이다.
여기서 도 1의 (c)에서는, 강유전체 FET의 게이트전극(14)에 접속된 폴리실리콘 플러그(21)는 활성영역 상에서 형성되지만, 실제로는 게이트전극(14) 중 소자분리용 절연막(12) 상에 존재하는 부분에 폴리실리콘 플러그(21)가 형성되는 일이 많다.
다음으로 도 1의 (d)에 도시한 공정에서, 제 1 층간절연막(20) 상에 실리콘 산화막으로 이루어지는 제 2 층간절연막(30)을 퇴적시키고, 제 2 층간절연막(30)을 관통하여 제어 게이트전극(24) 및 중간전극(22)에 각각 도달하는 접속공을 형성한 후, 각 접속공을 텅스텐(W)으로 매입하여 콘택트부재인 제 1, 제 2 텅스텐 플러그(31a, 31b)를 형성한다. 이 때 제 2 층간절연막(30) 및 제 1 층간절연막(20)을 관통하여 nMOSFET 및 pMOSFET의 각 게이트전극(14)에 각각 도달하는 접속공을 형성한 후, 각 접속공을 텅스텐으로 매입하여 텅스텐 플러그(32)를 형성한다.
도 1의 (d)에 있어서 각 MOSFET의 게이트전극(14)에 접속되는 텅스텐 플러그(32)는 활성영역 상에서 형성되지만, 실제로는 게이트전극(14) 중 소자분리 절연막(12) 상에 존재하는 부분에 텅스텐 플러그(32)가 형성되는 일이 많다.
그리고 제 2 층간절연막(30) 상에 알루미늄 합금막 등의 금속막을 형성한 후, 금속막을 패터닝하여 각 텅스텐 플러그(31, 32)에 접속되는 배선층(33)을 형성한다. 이 배선층(33) 중 제 1 텅스텐 플러그(31a)를 거쳐 제어 게이트전극(24)에 접속되는 배선을 제 1 배선(33a)으로 하고, 배선층(33) 중 제 2 텅스텐 플러그(31b)를 거쳐 중간전극(22)에 접속되는 배선을 제 2 배선(33b)으로 한다.
여기서 도 1의 (d)에는 도시되지 않지만, 제 1 층간절연막(20) 상 또는 제 2 층간절연막(30) 상에 더욱 상층의 층간절연막을 형성하고 그 상층 층간절연막 상에, nMOSFET의 소스영역(15) 및 드레인영역(16), pMOSFET의 소스영역(17) 및 드레인영역(18), 그리고 강유전체 FET의 소스영역(15) 및 드레인영역(16)에 도체 플러 그를 거쳐 접속되는 배선층을 형성한다. 그리고 강유전체 FET 각부에 접속되는 배선과, nMOSFET, pMOSFET 각부에 접속되는 배선은 어느 한 부분에서 서로 접속된다. 즉 nMOSFET, pMOSFET를 포함하는 제어회로에 의하여, 강유전체 FET로 이루어지는 메모리 셀 데이터의 기입, 판독, 기입변경이 가능하게 구성된다.
이상의 순서에 의하여 강유전체 FET와 CMOS 디바이스의 nMOSFET 및 pMOSFET를 공통의 반도체기판 상에 형성할 수 있다. 즉 강유전체 FET로 이루어지는 메모리 셀을 메모리로서 이용하기 위한 주변회로를 메모리 셀 어레이와 같은 기판 상에 형성할 수 있다. 또 메모리 셀 어레이와 주변회로로 구성되는 메모리 디바이스뿐만 아니라 연산회로 등을 포함하는 논리회로(예를 들어 프로세서)를 메모리 디바이스와 혼합 탑재시킨, 이른바 시스템 LSI 등의 대규모 집적회로를 형성할 수 있다.
더욱이 강유전체 FET로서, 게이트전극(14)에 접속되는 중간전극(22)을 형성하고 이 중간전극(22) 상에 강유전체막(23) 및 제어 게이트전극(24)을 형성하는 구조로 하므로, 후술하는 바와 같이 강유전체 FET로 구성되는 메모리 셀의 정보판독 정밀도의 향상을 도모할 수 있다. 그리고 도 1의 (a)에 도시한 공정에서, 강유전체 FET 및 각 MOSFET의 게이트전극(14)을 공통의 폴리실리콘막으로 동시에 패터닝함으로써 형성할 수 있으므로, 공정의 간소화를 도모할 수 있다.
또 도 1의 (b)에 도시한 공정에서, 강유전체 FET와 CMOS 디바이스의 nMOSFET, pMOSFET를 형성할 때에, nMOSFET의 소스 드레인 형성을 위한 불순물 이온주입과, 강유전체 FET의 소스 드레인 형성을 위한 불순물 이온주입을 동시에 실행할 수 있으므로, 포토리소그래피 공정을 저감시킴으로써 공정의 간소화를 도모할 수 있다.
그리고 도 1의 (c)에 도시한 공정에서, 강유전체막(23)의 고온소성공정에 있어서, 강유전체막(23) 성분원소의 실리콘기판(11)으로의 확산이 제 1 층간절연막(20)에 의하여 억제되므로, 강유전체 FET의 소스-드레인간 전도특성도 양호하게 유지된다.
(제 2 실시예)
다음에 본 발명의 제 2 실시예에 관한 반도체장치에 대하여 설명하기로 한다. 도 2의 (a)~(d)는 제 2 실시예의 반도체장치 제조공정을 나타내는 단면도이다.
우선, 도 2의 (a)에 도시한 공정에서, 주지의 기술을 이용하여 실리콘기판(11) 상에 활성영역(pMOSFET 형성영역(Rpt), nMOSFET 형성영역(Rnt) 및 강유전체 FET의 형성영역(Rft) 등)을 둘러싸는 트렌치형의 소자분리용 절연막(12)을 형성한다. 다음에 열산화법으로 활성영역 상에 열산화막으로 이루어지는 실리콘산화막을 형성한 후, 실리콘산화막 상에 폴리실리콘막을 퇴적시키고, 포토리소그래피 및 드라이에칭으로 폴리실리콘막 및 실리콘산화막을 패터닝하여, pMOSFET 및 nMOSFET의 각 게이트전극(14) 및 각 게이트 절연막(13)을 각각 형성한다. 단 강유전체 FET 형성영역(Rft) 상에는 게이트 산화막 및 게이트전극은 형성하지 않는다.
다음으로 강유전체 FET 형성영역(Rft) 및 pMOSFET 형성영역(Rpt)을 피복하는 레지스트 마스크(도시 생략)를 형성하고, 레지스트 마스크 위로부터 n형 불순물(예를 들어 비소)의 이온주입을 실행함으로써, nMOSFET의 소스영역(15) 및 드레인영역(16)을 형성한다. 그 후 상기 레지스트 마스크를 제거하고 나서 강유전체 FET 형성영역(Rft) 및 nMOSFET 형성영역(Rnt)을 피복하는 레지스트 마스크(도시생략)를 새로 형성하고, 레지스트 마스크 위로부터 p형 불순물(예를 들어 불화붕소)의 이온주입을 행함으로써 pMOSFET의 소스영역(17) 및 드레인영역(18)을 형성한다.
다음에 도 2의 (b)에 도시한 공정에서, 기판 상에 실리콘산화막을 퇴적한 후, 실리콘산화막을 패터닝하고, nMOSFET 형성영역(Rnt) 및 pMOSFET 형성영역(Rpt)을 피복하여 강유전체 FET 형성영역(Rft)을 개구시킨 제 1 층간절연막(20)을 형성한다. 그 후 강유전체 FET 형성영역(Rft)에서 열산화막과 강유전체막과 백금(Pt)막을 형성하고 나서 게이트 패터닝용 레지스트 마스크(45)를 형성하고, 레지스트 마스크(45)를 이용한 에칭으로, 게이트 산화막(41)과 강유전체막(42)과 백금막으로 구성되는 제어 게이트전극(43)을 형성한다. 강유전체막(42)은 지르콘-티탄산 납(PZT) 또는 탄탈산 비스무트 스트론튬(SBT) 등의 금속산화물로 구성된다. 이 때 고온의 산소 분위기 중에서의 처리에 의하여 강유전체막(42)을 소성시킨다.
다음, 도 2의 (c)에 도시한 공정에서, 제어 게이트전극(43)의 위쪽으로부터 n형 불순물(예를 들어 비소)의 이온주입을 행하여 강유전체 FET의 소스영역(46) 및 드레인영역(47)을 형성한다.
다음으로 도 2의 (d)에 도시한 공정에서, 기판 상에 실리콘산화막을 퇴적한 후 CMP법으로 기판의 상면을 평탄화한다. 이로써 제 2 층간절연막(30)을 형성한다. 다음에 제 2 층간절연막(30)을 관통하여 강유전체 FET의 제어 게이트전극(43) 에 도달하는 접속공을 형성한 후, 접속공을 텅스텐으로 매입하여 텅스텐 플러그(48)를 형성한다. 이 때 제 2 층간절연막(30) 및 제 1 층간절연막(20)을 관통하여 nMOSFET 및 pMOSFET의 게이트전극(14)에 도달하는 접속공을 형성하고 이 접속공을 텅스텐으로 매입하여 텅스텐 플러그(49)를 형성한다.
도 2의 (d)에서는, 각 MOSFET의 게이트전극(14)이나 강유전체 FET의 제어 게이트전극(43)과 접촉하는 텅스텐 플러그(48, 49)가 활성영역 상에서 형성되지만, 실제로는 게이트전극(14)이나 제어 게이트전극(43) 중 소자분리용 절연막(12) 상에 존재하는 부분에 텅스텐 플러그(48, 49)가 형성되는 일이 많다.
그리고 제 2 층간절연막(30) 상에 알루미늄 합금 등의 금속막을 형성한 후, 금속막을 패터닝하여 각 텅스텐 플러그(48, 49)에 접속되는 배선층(50)을 형성한다.
여기서 도 2의 (d)에는 도시되지 않지만 제 2 층간절연막(30) 상에 다시 제 3 층간절연막을 형성하여 제 3 층간절연막 상에 nMOSFET의 소스영역(15) 및 드레인영역(16), pMOSFET의 소스영역(17) 및 드레인영역(18), 그리고 강유전체 FET의 소스영역(47) 및 드레인영역(48)에 도체 플러그를 통하여 접속되는 배선층을 형성할 수도 있다.
이상의 순서로 강유전체 FET와 CMOS 디바이스의 nMOSFET 및 pMOSFET를 공통의 반도체기판 상에 형성할 수 있다. 즉 강유전체 FET로 구성되는 메모리 셀을 메모리로서 이용하기 위한 주변회로를 메모리 셀 어레이와 같은 기판 상에 형성 할 수가 있다. 또 메모리 셀 어레이와 주변회로로 구성되는 메모리 디바이스뿐만 아 니라 연산회로 등을 포함하는 논리회로(예를 들어 프로세서)를 메모리 디바이스와 혼합 탑재한 이른바 시스템 LSI 등의 대규모 집적회로를 형성할 수 있다.
(제 3 실시예)
도 3은 제 3 실시예에서의 메모리 논리 혼합탑재형 반도체 집적회로장치의 평면도이다.
도 3에 도시한 바와 같이 본 실시예의 반도체 집적회로장치는, 실리콘 칩(60) 상에 형성된 기억회로부(62)와 CMOS회로부(63)를 구비한다. 기억회로부(62)는, 강유전체 FET로 구성되는 복수의 메모리 셀을 배열시킨 메모리 셀 어레이를 구비하는 것이다. 또 CMOS회로부(63)는, 기억회로부(62)를 구동시키기 위한 제어회로(주변회로)와 프로세서 등의 논리회로를 포함하는 논리회로를 합해 블록화한 것이다.
도 3에 도시한 바와 같이 강유전체 FET와 CMOS 디바이스를 1 개의 기판 상에 형성함으로써, 불휘발성 메모리 셀을 배치한 기억회로와, 이를 제어하는 회로와, 프로세서 등의 논리회로를 집적화시켜 구성되는 대규모 집적회로장치를 얻을 수 있다.
여기서 기억회로부(62)에는 제 1 실시예 또는 제 2 실시예의 강유전체 FET 중 하나를 배치시켜도 된다. 이로써 기억회로부(62)를 구성하는 강유전체 FET와 CMOS회로부(63)를 구성하는 nMOSFET 및 pMOSFET를 공통의 반도체기판 상에 형성할 수 있다.
-제 1 실시예와 제 2 실시예의 제조공정 비교-
제 2 실시예의 강유전체 FET 전체 높이는 제 1 실시예의 강유전체 FET 높이와 비교하면, 크게 작으므로 제 2 층간절연막(30)의 상면 높이를 더 낮게 할 수 있다. 이 점에서는 제 2 실시예 쪽이 유리하다.
그러나 제 1 실시예에 있어서는, 도 1의 (b)에 도시한 공정에서 nMOSFET의 소스 드레인 형성을 위한 불순물 이온주입과, 강유전체 FET의 소스 드레인 형성을 위한 불순물 이온주입을 동시에 실시할 수 있는 점에서, 제 1 실시예 쪽이 포토리소그래피 공정을 적게 할 수 있다. 또 제 2 실시예에서는 도 2의 (c)에 도시한 공정에서 제 1 층간절연막(20)의 존재에 의하여, 강유전체 FET의 소스 드레인 형성을 위한 불순물 이온주입 각도에 제한이 생긴다. 또 제 1 실시예에서는 도 1의 (c)에 도시한 공정에서, 강유전체막(23)의 고온소성 공정에서 강유전체막(23) 성분원소의 실리콘기판(11)으로의 확산이 제 1 층간절연막(20)에 의하여 억제되므로 강유전체 FET의 소스-드레인간 전도특성도 양호하게 유지되지만, 제 2 실시예에서는 도 2의 (b)에 도시한 공정에서, 강유전체막(42)의 고온소성을 실시할 때 강유전체막(42)의 성분원소가 실리콘기판(11)으로 확산될 우려가 있다.
-제 1 실시예와 제 2 실시예의 성능 비교-
제 1 실시예의 강유전체 FET인 강유전체 FET와 비교하여 제 2 실시예의 강유전체 FET에서는, 데이터 기입에 있어서 강유전체막(23)에 하향의 잔류분극(하단이 양극이고 상단이 음극인 분극상태)을 발생시키도록 기입할 때와, 강유전체막(23)에 상향의 잔류분극(상단이 양극이고 하단이 음극인 분극상태)을 발생시키도록 기입할 때에 있어서는, 각각 강유전체막(23)에 인가되는 전압의 절대값을 다르게 할 수 있 다. 즉 제 2 실시예에서 강유전체막(42)의 분극을 발생시킬 때는 제어 게이트전극(43)-실리콘기판(11)간에 전압을 인가하기 위하여, 실제로는 강유전체막(42)에 하향분극을 발생시킬 때와 상향분극을 발생시킬 때로 전압의 절대값을 달리하는 것은 어렵다. 이에 반해 제 1 실시예에서는 데이터 기입 시, 제어 게이트전극(24)-중간전극(22)간에 전압을 인가시켜 강유전체막(23)의 분극을 발생시킬 수 있으므로, 하향분극을 발생시킬 때와 상향분극을 발생시킬 때로, 전압의 절대값을 달리하는 것을 임의로 할 수 있다. 이하 제 1 실시예의 강유전체 FET의 데이터 기입과 판독에 적정한 구동방법에 대하여 설명하기로 한다.
-게이트 바이어스-
도 4는 강유전체 FET로 구성되는 메모리 셀의 판독 시에 있어서의 게이트 바이어스(제어 게이트전극(24 또는 43)에 인가되는 전압)(ΔVg)의 설정방법을 설명하기 위한 도면이다. 도 4에 도시한 바와 같이, 게이트 바이어스(Vg)를 제어 게이트전극(24 또는 43)에 인가하지 않고 데이터 판독을 실행하면, 데이터 "1"의 상태와 데이터 "0"의 상태에서 판독전류의 차(ΔI1)가 작다. 그래서 상기 각 실시예에서는 판독 시에 제어 게이트전극(24 또는 43)에 바이어스를 인가하는 것이 바람직하다. 이하 이를 전제로 양자의 성능을 비교한다. 즉 강유전체 FET의 소스-드레인간 전류(Ids)의 게이트 바이어스 의존특성에 있어서, 데이터 "1"의 상태와 데이터 "0"의 상태에서의 판독전류 차가 거의 최대값(ΔI2)이 되는 게이트 바이어스(Vg) 값을 ΔVg로 한다. 그리고 판독 시의 게이트전압(Vg)을 0에서 ΔVg만큼 이동한 전압위치로 설정한다. 바꾸어 말하면 판독신호의 S/N비를 올리기 위하여 ΔVg의 옵 셋전압을 제어 게이트전극(24 또는 43)에 인가한다.
-교란 현상-
이 판독법에 의하면 판독동작 시에는, 강유전체 FET의 제어 게이트전극(24 또는 43)에 반드시 옵셋전압(ΔVg)이 인가되게 된다. 예를 들어 양의 옵셋전압(ΔVg)을 제어 게이트전극에 인가하면, 잔류분극이 하향(데이터 "1"의 상태)인 경우는 잔류분극 방향이 게이트 바이어스의 전계에 따라 유기되는 분극방향과 일치하므로, 그 분극상태는 게이트 바이어스에 의한 영향을 받지 않는다. 그러나 잔류분극이 상향(데이터 "0"의 상태)일 때는 잔류분극 방향과 게이트 바이어스의 전계에 따라 유기되는 분극방향과 반대로 되므로, 제어 게이트전극으로의 옵셋전압(ΔVg) 인가에 의하여 강유전체막 중의 잔류분극은 조금 약해진다. 또 판독동작을 반복하면, 제어 게이트전극에 옵셋전압(ΔVg)을 인가할 때마다 조금씩 강유전체막 중의 잔류분극이 약해져 최종적으로는 강유전체막 중의 잔류분극이 거의 제로로 된다. 이와 같이 잔류분극을 약하게 하는 방향의 전계를 부여하는 전압을 게이트전압에 반복 인가함으로써 데이터가 소실되어 가는 현상을 교란현상이라 한다.
그리고 교란현상에 의하여 분극이 소실되어 가면, 데이터 "0"을 유지하던 강유전체 FET의 채널영역의 전위는 데이터 "1"의 전위에 가까워지도록 변화하므로, 데이터 "0"의 상태에 대응하는 소스-드레인간 전류(Ids)가 그 초기값으로부터 점차 변화해 간다는 판독회로 설계상 바람직하지 못한 현상을 나타낸다.
-바람직한 데이터 기입방법-
도 5는 제 1 실시예를 이용한 데이터 기입동작의 예를 전압-분극좌표 상에서 설명하기 위한 히스테리시스 특성도이다. 도 5에서 가로축은 제어 게이트전극(24)-중간전극(22)(게이트전극(14))간에 인가되는 전압을 나타내며, 세로축은 강유전체막(23)에 발생하는 분극을 아래방향을 양으로 하여 나타낸다. 여기서 이하의 설명에 있어서 실리콘기판(11)의 전위는 항상 접지전위임을 나타낸다.
도 5에 도시한 바와 같이 데이터가 기입되기 전의 강유전체막(23) 분극은 거의 제로이므로 분극상태는 원점(O) 근방에 있다. 이 강유전체막(23)에 데이터 "1"을 기입하기 위하여, 예를 들어 중간전극(22)에 접속된 제 2 배선(33b)을 접지전위로 하고, 제어 게이트전극(24)에 접속된 제 1 배선(33a)에 3V의 전압을 인가하면 분극상태는 원점(O)에서 점a"까지 실선을 따라 이동한다. 그 후 제어 게이트전극(24)에 접속된 제 1 배선(33a)을 접지전위로 하면, 분극상태는 점a"에서 점a로 이동하고 강유전체막(23)에는 전압 제로 상태에서 약 10μC/㎠의 전하(잔류분극)가 데이터 "1"로서 유지된다.
이어서 데이터 "1"을 데이터 "0"으로 기입변환하기 위해서는 중간전극(22) 전위는 그대로 하고, 제어 게이트전극(24)에 접속된 제 1 배선(33a)에, 분극상태를 포화상태까지 반전시키기 위해 필요한 전압 -3V를 인가하는 것이 아니라 약 -1V의 전압을 인가한다. 즉 분극에 따른 전하가 음의 포화상태(약 -10μC/㎠)로부터 거의 제로(약 0μC/㎠)까지를 데이터 "0"으로 정의하고, 처음부터 데이터 "0"으로서의 분극을 약 0μC/㎠으로 설정한다. 그래서 제어 게이트전극(24)에 접속된 제 1 배선(33a)에 전압 약 -1V를 인가하면 도 5에 도시한 궤적과 같이, 분극상태는 점a로부터 점b'까지 이동한다. 이 동작은 제어 게이트전극(24)에 접속된 제 1 배선(33a)을 접지전위로 하고, 중간전극(22)에 접속된 제 2 배선(33b)에 전압 1V를 인가함으로써도 실현된다. 그 후 제어 게이트전극(24)에 접속된 제 1 배선(33a)을 접지전위로 하면, 분극상태는 점b'로부터 점b로 이동하여 전압 제로의 상태에서 강유전체막(23)에는 약 0μC/㎠의 전하가 데이터 "0"으로서 유지된다.
즉 제 1 실시예에서는 양의 잔류분극이 발생하는 강유전체막(23)에 음 전압을 인가한 후, 음 전압을 해제했을 때 강유전체막(23)에 발생하는 분극(잔류분극)이 거의 0이 되도록 하면, 상기 음 전압(항전압)과 거의 같은 전압을 인가하여 데이터를 "1"에서 "0"으로의 기입변환이 가능하게 된다. 여기서 강유전체막(23)에 데이터가 기입되지 않은 상태로부터 강유전체막(23)에 데이터 "0"을 기입하는 경우에도, 도 5에 도시한 항전압(약 -1V)을 강유전체막(23)에 인가하는 것이 바람직하다.
데이터를 기입한 후는, 중간전극(22)에 접속된 제 2 배선(33b)을 접지전위로 하고 이에 연결되는 게이트전극(14)의 전위를 확정한다. 이어서 스위칭 트랜지스터 등을 이용하여 중간전극(22)에 접속된 제 2 배선(33b)을 주변회로로부터 전기적으로 차단한다.
또는 데이터 판독 직전에, 우선 중간전극(22)에 접속된 제 2 배선(33b)을 접지전위로 하고 이에 연결되는 게이트전극(14)의 전위를 확정한다. 이는 이 판독까지 실행된 기입 및 판독 동작 또는 휴지상태에서 누설전류 등으로서 게이트전극(14)에 축적된 불필요한 전하를 제거하기 위해서이다. 이어서 스위칭 트랜지스터 등을 이용하여 중간전극(22)에 접속된 제 2 배선(33b)을 주변회로로부 터 전기적으로 차단한다. 그 후 데이터를 판독하기 위하여 제어 게이트전극(24)에 접속된 제 1 배선(33a)에 판독전압(VR)을 인가한다. 이 판독전압(VR)은 강유전체막(23)에 인가되는 전압과 실리콘 산화막(13)에 인가되는 전압으로 분할된다. 이 때 강유전체막(23)의 분극이 하향(데이터 "1")인 경우는 강유전체막(23)에 인가되는 전압에 의하여 발생하는 분극방향과, 유지된 분극(전하)방향이 일치하므로, 이른바 교란현상이 발생하는 일이 없고, 판독전압(VR)을 제거하여도 분극방향이나 크기는 변하지 않는다.
한편 제 2 실시예의 강유전체 FET로 구성되는 메모리 셀을 이용한 경우, 강유전체막(23)의 분극이 상향(데이터 "0")인 경우는 데이터의 기입 시에 강유전체막(23)에 인가되는 전압에 의하여 발생하는 분극방향과 유지된 분극(전하)방향이 반대이므로, 판독전압(VR)의 인가에 의하여 강유전체막(23)이 교란된다. 그 결과 교란에 의하여 분극이 소실되어 가며, 이와 동시에 데이터 "0"에 대한 소스-드레인간 전류(Ids)가 변화한다.
그러나 제 1 실시예를 이용한 기입방법에 있어서는, 처음부터 분극이 약 0μC/㎠의 상태가 데이터 "0"으로서 유지된다. 또한 제어 게이트전극(24)에 접속된 제 1 배선(33a)에 인가되는 판독전압(VR)은 강유전체막(23)에 인가되는 전압이 항전압을 초과하지 않도록 설정되므로 교란에 의하여 분극이 소실되어 가는 일이 없고, 또 데이터 "0"의 상태가 데이터 "1"로 반전되어 버리는 일도 없다. 따라서 데이터 "0"을 반복 판독하여도 소스-드레인간 전류(Ids)는 변화하지 않게 된다. 구체적으로, 강유전체막(23)에 인가되는 전압과 게이트 산화막(13)에 인가되는 전 압의 비는 중간전극(22)과 강유전체막(23) 및 제어 게이트전극(24)으로 구성되는 커패시터 용량과 게이트전극(14)과 게이트 산화막(13) 및 실리콘기판(11)으로 구성되는 커패시터 용량의 비에 의하여 결정된다. 이 용량비와 판독전압(VR)을 조정함으로써 데이터 판독 시에 강유전체막(23)에 인가되는 전압을 강유전체막(23) 중 분극의 항전압 이하로 할 수 있다.
그리고 데이터 보존상태에 있어서는, 이에 앞선 데이터 기입동작의 마지막 단계에서 제어 게이트전극(24)에 접속된 제 1 배선(33a)과 중간전극(22)에 접속된 제 2 배선(33b)을 함께 접지시킴으로써, 강유전체막(23)에 인가되는 바이어스를 제로로 한다. 이로써 데이터 유지 중에 바이어스의 영향을 받아 분극이 변화하는 일이 없어진다.
따라서 제 1 실시예를 이용할 경우 데이터 "1"을 잔류분극이 하향인 상태로 대응시키고, 데이터 "0"을 잔류분극이 상향인 포화상태에 달하지 않는 범위로 대응시켜, 데이터의 기입, 기입변환, 보존 및 판독의 실행이 가능해지며 데이터 "0"일 때의 교란에 기인하는 판독전류의 변화를 작게 할 수 있어 판독 정밀도의 향상을 도모할 수 있다.
여기서 상기 각 실시예에서는 CMOS 디바이스에서 게이트 절연막을 실리콘산화막으로 구성한 MOSFET에 대하여 설명했지만, 게이트 절연막을 실리콘산질화막이나 실리콘질화막 등으로 구성하여도 된다. 즉 본 발명은 MISFET 전반에 대하여 적용할 수 있다.
본 발명의 반도체장치 또는 그 제조방법에 의하면, 강유전체막과 이 강유전체막 상에 형성된 제어 게이트전극, 및 소스 드레인 영역을 갖는 강유전체 FET와, 게이트 절연막과 게이트전극 및 소스 드레인 영역을 갖는 MISFET를 공통의 반도체기판 상에 형성하도록 하므로, 강유전체 FET를 메모리 셀로 이용하여 MISFET를 메모리 셀을 구동시키는 트랜지스터로 이용할 수 있게되어, 메모리와 메모리를 제어하기 위한 트랜지스터를 포함하는 집적화된 혼합 탑재형 반도체장치의 제공을 도모할 수 있다.

Claims (7)

  1. 반도체기판과,
    상기 반도체기판 상에 형성되며, 게이트 절연막, 게이트전극 및 소스·드레인 영역을 갖는 MISFET와,
    상기 반도체기판 상에 형성되며, 강유전체막과 이 강유전체막 상에 형성된 제어게이트전극 및 소스 드레인·영역을 갖는 강유전체 FET와,
    상기 강유전체 FET를 복수 개 배치하여 구성되는 기억회로부와,
    상기 MISFET를 복수 개 배치하여 구성되며, 상기 기억회로부를 제어하기 위한 제어회로부와,
    상기 MISFET를 복수 개 배치하여 구성되며, 상기 기억회로부와 데이터의 수수(授受)를 행하기 위한 프로세서를 포함하는 로직회로부를 구비하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 강유전체 FET는, 상기 반도체기판 중 상기 소스·드레인 영역 사이에 위치하는 영역 상에 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성된 게이트전극과, 이 게이트전극을 피복하는 층간절연막과, 이 층간절연막 상에 형성된 중간전극과, 이 중간전극과 상기 게이트전극을 접속하는 콘택트부재를 더 구비하며,
    상기 강유전체 FET의 강유전체막은 상기 중간전극 상에 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 강유전체 FET의 게이트전극과, 상기 MISFET의 게이트전극은 같은 도체막으로 형성되는 것을 특징으로 하는 반도체장치.
  4. 제 2항에 있어서,
    상기 중간전극에 접속되는 제 1 배선과, 상기 제어게이트 전극에 접속되는 제 2 배선을 더 구비하며,
    상기 제 1 배선과 제 2 배선 사이에 인가하는 전압에 의하여 상기 강유전체막에 분극을 발생시킬 수 있도록 구성되는 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 반도체기판 상에, 제 1 채널형 MISFET의 게이트 절연막 및 게이트전극과, 제 2 채널형 MISFET의 게이트 절연막 및 게이트전극과, 강유전체 FET의 게이트 절연막 및 게이트전극을 형성하는 공정(a)과,
    상기 제 1 또는 제 2 채널형 MISFET 중 어느 한쪽의 MISFET 및 상기 강유전체 FET의 게이트전극의 위로부터 소스·드레인 형성용 불순물의 이온 주입을 실행하는 공정(b)과,
    상기 제 1 또는 제 2 채널형 MISFET 중 다른 쪽의 MISFET의 위로부터 소스·드레인 형성용 불순물의 이온 주입을 실행하는 공정(c)과,
    상기 각 FET(MISFET와 강유전체 FET)의 게이트전극을 피복하는 층간절연막을 형성하고, 상기 층간절연막을 관통하여 상기 강유전체 FET의 게이트전극에 도달하는 접속공을 형성한 후, 상기 접속공을 도체 재료로 매입시켜 콘택트부재를 형성하는 공정(d)과,
    상기 층간절연막 상에 상기 콘택트부재에 접속되는 중간전극과, 이 중간전극의 상면에 접하는 강유전체막과, 이 강유전체막을 끼고 상기 중간전극에 대향하는 제어 게이트전극을 형성하는 공정(e)과,
    상기 강유전체 FET를 복수 개 배치하여 구성되어, 기억회로부를 형성하는 공정(f)과,
    상기 MISFET를 복수 개 배치하여 구성되어, 상기 기억회로부를 제어하기 위한 제어회로부를 형성하는 공정(g)과,
    상기 MISFET를 복수 개 배치하여 구성되어, 상기 기억회로부와 데이터의 수수(授受)를 행하기 위한 프로세서를 포함하는 로직회로부를 형성하는 공정(h)을 구비하는 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (e) 후, 상기 층간절연막 상에 상층 층간절연막을 형성하는 공정(i)과,
    상기 상층 층간절연막을 관통하여 상기 강유전체 FET의 중간전극 및 제어 게이트전극에 도달하는 접속공을 각각 형성한 후, 상기 각 접속공을 도체 재료로 매입하여 상기 중간전극 및 제어 게이트전극에 각각 접촉하는 제 1, 제 2 콘택트 부재를 형성하는 공정(j)과,
    상기 상층 층간절연막 상에, 상기 제 1, 제 2 콘택트 부재에 각각 접속되는 제 1, 제 2 배선을 형성하는 공정(k)을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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