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KR100667898B1 - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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KR100667898B1
KR100667898B1 KR1020050045472A KR20050045472A KR100667898B1 KR 100667898 B1 KR100667898 B1 KR 100667898B1 KR 1020050045472 A KR1020050045472 A KR 1020050045472A KR 20050045472 A KR20050045472 A KR 20050045472A KR 100667898 B1 KR100667898 B1 KR 100667898B1
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transistor
voltage
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한일석
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매그나칩 반도체 유한회사
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Abstract

본 발명은 별도의 추가 공정 없이 기존의 임베디드 고전압(Embedded High Voltage) 소자의 제조를 위한 반도체 공정을 그대로 이용하여 프로그램 및 소거가 여러번 가능한 MTP(Multi-Time Programmable) 셀을 구현하는 기술을 개시한다. 이를 위해, 다수의 워드라인; 다수의 비트 라인; 공통 소스 라인; 및 다수의 단위 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서, 단위 셀은 선택 라인에 인가되는 선택 전압에 의해 제어되어 워드라인에 인가된 전압을 선택적으로 전송하는 선택 트랜지스터; 선택 트랜지스터를 통해 전달된 전압에 따라 플로우팅 게이트에 커패시턴스 커플링에 의해 전자를 주입하거나 방출하는 제어 노드; 및 플로우팅 게이트의 전하 전위에 따라 셀 전류를 검출하는 감지 트랜지스터를 포함하는 것을 특징으로 한다.

Description

비휘발성 반도체 메모리 장치{Nonvolatile semiconductor memory device}
도 1a 및 도 1b는 종래 기술에 따른 MTP 셀을 나타낸 단면도이다.
도 2는 종래 기술에 따른 MTP 셀의 제어 게이트 전압 Vcg과 셀 전류의 관계를 나타낸 그래프이다.
도 3a는 종래 기술에 따른 셀 어레이를 나타낸 회로도이다.
도 3b는 종래 기술에 따른 셀 어레이를 나타낸 레이아웃도이다.
도 3c는 도 3a에 도시된 셀 어레이에서 A 셀을 프로그램하는 동작을 나타낸 회로도이다.
도 3d는 종래 기술에 따른 MTP 셀에 대한 프로그램 시간 및 제어 게이트에 인가되는 전압별 프로그램 장애(program disturbace) 정도를 나타낸 그래프이다.
도 4는 본 발명에 따른 3 개 트랜지스터 형(three transistor type) MTP 단위 셀을 나타낸 레이아웃도이다.
도 5a는 도 4에 도시된 레이아웃도에서 A-A' 방향으로 절단한 단면도이다.
도 5b는 도 4에 도시된 레이아웃도에서 B-B' 방향으로 절단한 단면도이다.
도 6은 도 4에 도시된 MTP 단위 셀의 기호를 나타낸 회로도이다.
도 7은 본 발명에 따른 MTP 셀 어레이를 나타낸 회로도이다.
도 8a 내지 도 8c는 도 7에 도시된 MTP 셀 어레이의 동작을 나타낸 개념도이 다.
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 별도의 추가 공정 없이 기존의 임베디드 고전압(Embedded High Voltage) 소자의 제조를 위한 반도체 공정을 그대로 이용하여 프로그램 및 소거가 여러번 가능한 MTP(Multi-Time Programmable) 셀을 구현하는 기술에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 MTP 셀을 나타낸 단면도이다.
MTP 셀의 경우 제어 게이트에 인가한 전압 Vcg과 드레인 전압 Vds, 소스 전압 Vs에 따라 프로그램(program) 상태와 소거(erase) 상태가 결정된다.
도 1a는 종래 기술에 따른 프로그램 조건을 나타낸 MTP 셀의 단면도이다.
종래 기술에 따른 MTP 셀의 프로그램 조건은 제어 게이트(1)에 인가한 전압 Vcg이 고전압 Vpp, 드레인(3) 전압 Vds은 접지 GND, 소스(4) 전압 Vs은 전원전압 Vcc 및 벌크(5) 전압 Vbulk은 접지 GND로 설정된다. 따라서, 플로우팅 게이트(2)에 전자가 주입(injection)되어 프로그램된다.
도 1b는 종래 기술에 따른 소거 조건을 나타낸 MTP 셀의 단면도이다.
종래 기술에 따른 MTP 셀의 소거 조건은 제어 게이트(1)에 인가한 전압 Vcg이 고전압 Vpp을 인가하고, 드레인(3)과 소스(4)는 플로우팅(floating)되며, 벌크(5) 전압 Vbulk은 고전압 Vpp으로 설정된다. 따라서, 플로우팅 게이트(2)로부터 전 자가 벌크(bulk)(5)로 방출(extraction)되어 소거된다.
도 2는 종래 기술에 따른 MTP 셀의 제어 게이트 전압 Vcg과 셀 전류의 관계를 나타낸 그래프이다.
도 3a는 종래 기술에 따른 셀 어레이를 나타낸 회로도이고, 도 3b는 레이아웃도이다. 여기서는 스택 게이트 형태(Stack Gate Type)의 셀을 예를 들어 설명한다.
셀 어레이는 다수의 워드라인 WL1, WL2, WL3, 다수의 비트 라인 BL1, BL2, 공통 소스 라인 CS 및 다수의 단위 셀 UC을 포함한다.
다수의 워드라인 WL1, WL2, WL3은 제어 게이트(control gate)를 이용하여 X 축 방향으로 형성된다.
플로우팅 게이트(floating gate)는 각 워드라인 WL1, WL2, WL3 하부에 형성된다.
다수의 비트 라인 BL1, BL2은 Y 축 방향으로 형성되어 메탈 콘택(matal1 contact)을 통해 각 단위 셀 UC의 드레인에 접속된다.
공통 소스 라인 CS은 비트 라인 BL1, BL2과 평행하게 Y 축 방향으로 형성되어 두개의 단위 셀 US의 소스에 하나의 콘택을 통해 공통으로 접속된다.
도 3c는 도 3a에 도시된 셀 어레이에서 A 셀을 프로그램하는 동작을 나타낸 회로도이다.
도 3c에 도시된 바와 같이 A 셀에 대한 프로그램 동작 시 선택된 워드라인 WL2에 공통으로 연결된 선택되지 않은 B 셀에도 원하지 않은 고전압 Vpp이 인가되 어 선택되지 않은 B 셀의 문턱 전압이 상향 시프트되는 문제점이 발생한다.
도 3d는 종래 기술에 따른 MTP 셀에 대한 프로그램 시간 및 제어 게이트에 인가되는 전압별 프로그램 장애(program disturbace) 정도를 나타낸 그래프이다. 여기서는 프로그램 시 제어 게이트에 인가되는 고전압 Vpp의 전압 레벨 및 펄스폭별로 소거된 셀의 기준 문턱전압(threshold voltage)의 변화를 나타낸다.
도 3d를 참조하면, 고전압 VPP의 전압이 커지거나 펄스 시간이 증가하는 경우 소거된 셀의 기준 문턱전압은 로우 레벨(1.5~2.0V)로 유지되어야 하지만 선택된 셀에 인가되는 고전압 Vpp에 의해 선택되지 않은 셀도 원하지 않은 문턱전압의 시프트가 발생하는 경우를 나타낸다.
이와 같이 여러번 프로그램 및 소거를 반복하여 수행하는 MTP 셀의 경우 원하지 않는 셀에 계속된 고전압 스트레스로 소자의 신뢰도(reliablility) 특성이 악화되어 패일을 유발한다. 즉, 프로그램된 셀과 소거된 셀의 문턱전압 차이가 줄어들기 때문에 소거된 셀이 계속된 고전압 스트레스에 의하여 프로그램된 셀처럼 오동작하는 문제점이 있다.
또한, 초기에 생산된 스택 게이트(Stack Gate) 형태의 비휘발성 기억 소자는 플로우팅 게이트(Floating gate)와 제어 게이트(Control gate)가 ONO를 기준으로 상하 적층된 구조인 복층 폴리 실리콘(Duble Layer Poly-silicon)을 사용하여 형성하였다.
그러나, 현재 일반적으로 로직 전용 소자에서 사용되는 단층 폴리 실리콘(One Layer Poly-silicon)인 CMOS 공정에 MTP 셀 형성을 위해 1) 터널 산화 공정 (Tunnel Oxidation Process), 2) 셀 문턱전압 조절을 위한 주입 공정(Implantation Process), 3) 폴로우팅 게이트 형성 공정, 4) ONO 형성 공정, 5) 셀 S/D 주입 공정, 6) 제어 게이트 형성 공정 등이 추가된다.
결론적으로 공정이 복잡하게 되어 신뢰도(reliability)가 떨어지는 문제점이 발생한다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 임베디드 고전압 소자의 제조를 위한 반도체 공정만을 이용하여 MTP 셀을 구현하는 것이다.
본 발명의 다른 목적은 공정 변수에 의한 소자 불량률을 낮추어 소자의 신뢰성을 향상시키는 것이다.
본 발명의 또 다른 목적은 선택되지 않은 셀에 대한 프로그램 장애 현상을 제거하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치는 다수의 워드라인; 다수의 비트 라인; 공통 소스 라인; 및 다수의 단위 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서, 상기 단위 셀은 선택 라인에 인가되는 선택 전압에 의해 제어되어 상기 워드라인에 인가된 전압을 선택적으로 전송하는 선택 트랜지스터; 상기 선택 트랜지스터를 통해 전달된 전압에 따라 플로우팅 게이트에 커패시턴스 커플링에 의해 전자를 주입하거나 방출하는 제어 노드; 및 플로우팅 게이트의 전하 전위에 따라 셀 전류를 검출하는 감지 트랜지스터를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되어지는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 복층 폴리 실리콘 형태(double layer poly silicon type)의 기존 MTP 셀을 기능별로 평면으로 나열한 구조로 변경하여 단층 폴리 실리콘 형태(one layer poly silicon type)로 구현 가능하여, 기존 MTP 셀의 특성을 구현하기 위한 별도의 추가 공정 없이 기존 로직 소자의 제조를 위한 반도체 공정을 그대로 이용하여 프로그램 및 소거가 여러번 가능한 MTP 셀을 구현하였다.
도 4는 본 발명에 따른 3 개 트랜지스터 형(three transistor type) MTP 단위 셀을 나타낸 레이아웃도이다.
도 4에 도시된 3 T MTP 단위 셀(Three Transistor Type Multi Time Programmable Unit Cell)은 3개의 트랜지스터가 연결된 구조를 갖는다. 즉, MTP 단위 셀 UC은 선택 트랜지스터(select transistor)(100), 제어 트랜지스터(controol transistor)(200) 및 감지 트랜지스터(sensing transistor)(300)을 포함한다.
선택 트랜지스터(100)는 소자 분리막(STI)(12)에 의해 구분된 영역의 P웰(P-well)(10) 내에 형성되며, 폴리 게이트(poly gate)(14) 및 N+ 접합부(N+ junction) 로 형성된 드레인(16) 및 소스(18)를 갖는다.
제어 트랜지스터(200)는 소자 분리막(12)에 의해 구분된 영역의 N웰(N-well)(20) 내에 형성되며, N- 접합부(N- junction)(22), 플로우팅 게이트(24) 및 선택 트랜지스터(100)의 소스(16)와 접속되는 메탈 라인(26)을 갖는다.
감지 트랜지스터(300)는 소자 분리막(12)에 의해 구분된 영역의 P웰(P-well)(30) 내에 형성되며, 플로우팅 게이트(24) 및 N+ 확산 접합부(N+ diffusion junction)로 형성된 드레인(32) 및 소스(34)를 갖는다.
워드라인(40)은 메탈 라인(42)을 통해 각 단위 셀 UC의 N+ 접합부(14)에 접속된다. 여기서, N+ 접합부(14)는 선택 트랜지스터(100)의 드레인(14) 역할을 수행한다.
즉, 프로그램 동작 시 워드라인(40)에 인가되는 전압은 메탈 라인(42)을 통해 선택 트랜지스터(100)의 드레인처럼 동작하는 N+ 접합부(14)에 연결된다.
선택 트랜지스터(100)는 게이트 전압에 따라 선택적으로 턴 온 되어 워드라인(40)에 인가된 전압을 메탈 라인(26)을 통해 제어 트랜지스터(200)의 N- 접합부(22)로 전송한다.
선택 트랜지스터(100)가 턴 온 되어 N- 접합부(22)에 고전압이 인가되는 경우 N- 접합부(22) 하부에 형성된 반전 층(inversion layer)에 의해 폴리 실리콘으로 형성된 플로우팅 게이트(24)의 전위 변화를 유도한다.
즉, 감지 트랜지스터(300)의 플로우팅 게이트(24) 커패시턴스와 제어 트랜지스터(200)의 N- 접합부(22) 커패시턴스의 비율에 의해 감지 트랜지스터(300)의 게 이트에 적당한 전압이 걸리게 된다.
이때, 폴리 실리콘으로 형성된 플로우팅 게이트(24)는 감지 트랜지스터(300)의 게이트 노드로 작용하며, 이 게이트의 상하로 N+ 확산 접합부(diffusion junction)(32, 34)가 배치된다.
상단에 형성된 N+ 확산 접합부(32)는 메탈 라인(비트 라인)(36)에 연결되어 드레인으로 동작하고, 하단에 형성된 N+ 확산 접합부(34)는 메탈 라인(공통 소스 라인)(38)에 연결되어 소스로 동작한다.
감지 트랜지스터(300)의 드레인(32)에 3~6V 정도의 바이어스를 인가하는 경우 드레인 전압에 의한 드레인(32)과 플로우팅 게이트(24) 에지 부분에서 핫 캐리어(hot carrier)가 발생된다.
만약, 감지 트랜지스터(300)의 플로우팅 게이트(24)에 고전압이 인가되어 있는 경우(플로우팅 게이트(24)의 전압이 높은 경우)는 수직 전자 영역(vertical electric field)에 의하여 발생된 핫 캐리어(전자)가 게이트 산화막(44)의 장벽(barrier)를 넘어 플로우팅 게이트(24)로 유입(injection)된다.
도 5a는 도 4에 도시된 레이아웃도에서 A-A' 방향으로 절단한 단면도이다.
도 5a를 참조하면, 일반적인 CMOS 로직 소자 구현을 위한 반도체 소자의 단면도와 큰 차이가 없음을 알 수 있다.
도 5b는 도 4에 도시된 레이아웃도에서 B-B' 방향으로 절단한 단면도이다.
도 5b를 참조하면, 감지 트랜지스터(300)의 게이트 산화막(44)은 기존 CMOS 공정에서 사용되는 로직 NMOS/PMOS 트랜지스터용으로 사용되는 70~100Å 정도 두께 의 산화막이 별도 공정의 추가 없이 그대로 사용된다.
감지 트랜지스터(300)의 게이트 산화막(44)은 기존 스택 게이트 형태의 셀(stack gate type cell)의 터널 산화막의 역할을 동일하게 수행하는 동시에 MTP 셀의 전류 센싱용 게이트 산화막 역할을 수행한다.
감지 트랜지스터(300)의 드레인(32) 및 소스(34)는 기존 로직 NMOS 용 N+ 접합부 제조용 반도체 공정으로 별도의 추가 공정 없이 동일하게 형성된다.
제어 트랜지스터(200)의 N- 접합부(22) 캐패시턴스와 감지 트랜지스터(300)의 플로우팅 게이트(24) 캐패시턴스는 약 1.5~5 정도의 비율이 되도록 폴리 길이(poly length)는 최소 디자인 룰(minimum design rule)로 고정시킨 상태에서 확산 폭(diffusion width)을 조절한다.
또한, 제어 트랜지스터(200)의 N- 접합부(22) 캐패시턴스를 상대적으로 더 크게 형성하여 제어 트랜지스터(200)의 N- 접합부(22)에 고전압이 인가되는 경우 감지 트랜지스터(300)의 플로우팅 게이트(24)로 CHEI(Channel Hot Electron Injection)나 FN 터널링이 더 크게 형성된다.
도 6은 도 4에 도시된 MTP 단위 셀의 기호를 나타낸 회로도이다.
선택 트랜지스터(100)의 게이트(14)에 선택 라인 SL이 접속되고, 드레인(16)이 워드라인 WL에 접속되고, 소스(18)가 제어 트랜지스터(200)의 N- 접합부(22)에 접속된다.
감지 트랜지스터(300)는 제어 트랜지스터(200)의 N- 접합부(22) 상부에 형성된 플로우팅 게이트(24)가 연장되어 형성된 게이트(24), 드레인(32), 소스(34) 및 기판(30) 단자를 갖는다.
따라서, MTP 단위 셀은 워드라인 WL, 선택 라인 SL, 감지 트랜지스터(300)의 드레인(32), 소스(34) 및 기판(30) 전압 상태에 따라 프로그램, 소거 및 리드 동작을 수행한다.
[표 1]은 프로그램, 소거 및 리드 동작 시의 워드라인 WL, 선택 라인 SL, 감지 트랜지스터(300)의 드레인(32), 소스(34) 및 기판(30) 전압 상태를 나타낸다.
워드라인 선택 라인 드레인 소스 기판
프로그램 VPP VPP VCC+a 0V 0V
소거 0V VPP VPP VPP 0V
리드 VCC VCC VCC-a 0V 0V
먼저, 프로그램 방식은 워드라인 WL을 통해 선택 트랜지스터(100)의 N+ 접합부(16)에 약 7~14V 정도의 고전압 Vpp이 인가되고, 선택 트랜지스터(200)의 게이트(14)에 워드라인 WL에 인가된 고전압 Vpp과 동일한 고전압 Vpp이 인가된다.
따라서, 선택 트랜지스터(100)가 턴 온 되어 고전압 Vpp에서 문턱전압만큼 전압강하된 전압 Vcc+a이 제어 트랜지스터(200)의 N- 접합부(22)로 전달된다.
제어 트랜지스터(200)의 N- 접합부(22)에 전송된 전압은 플로우팅 게이트(24)의 커패시턴스와 커플링을 발생시켜 플로우팅 게이트(24)의 전위가 높아진다.
이때, 감지 트랜지스터(300)의 드레인(32)에 약 3-6V의 전원전압 Vcc을 인가하면 드레인(32) 주변에 높은 전계(high electric field)가 발생된다.
높은 전계가 형성되면, 핫 캐리어(hot carrier)가 생성되어 산화막(44)에 트랩(trap)되지 않고 남은 핫 캐리어는 플로우팅 게이트(24)에 커플링된 고전위에 의하여 플로우팅 게이트(24)에 주입된다.
감지 트랜지스터(300)의 채널 내 핫 캐리어(전자)는 게이트 전압이 드레인 전압보다 크거나 같은 조건에서 주로 발생한다.
측장(lateral field)에 의해 드레인 주변에서 게이트 산화막 배리어보다 높은 에너지를 가질만큼 충분히 가속된 채널 전자가 실리콘(기판) 격자와 충돌하기 전에 감지 트랜지스터(300)의 플로우팅 게이트(24)로 커프링된 높은 게이트 전위에 의하여 수직 전계가 발생되어, 드레인 접합의 핀치 오프(pinch off) 주변의 게이트 산화막 방향으로 유입된다.
또한, 소거 방식은 FN 터널링 원리(FN tunneling mechanism)를 이용하여 플로우팅 게이트(24)의 전자를 드레인(32)과 소스(34)로 방출하는 방식을 사용한다.
외부에서 인가된 7-14V의 고전압 Vpp은 메탈 콘택을 통하여 감지 트랜지스터(300)의 드레인(32) 및 소스(34)에 동시에 인가되며, 이때 선택 라인 SL에 고전압 Vpp을 인가하고, 워드라인 WL에 0V 전압을 인가하여 선택 트랜지스터(100)가 턴 온 된다.
제어 트랜지스터(200)의 N- 접합부(22)로 워드라인(40)에 인가된 0V 전압이 인가되어 플로우팅 게이트(24)를 저전위로 커플링시킨다.
커플링된 플로우팅 게이트(24)의 전위에 비하여 상대적으로 드레인(32)과 소스(34)에서 고전계가 발생되며, 이 전계에 의하여 플로우팅 게이트(24)의 전자가 산화막(44) 배리어를 통과하여 드레인(32) 및 소스(34)로 방출되는 FN 터널링이 발생된다.
한편, 리드 방식은 MTP 셀에 프로그램 또는 소거 동작을 완료한 후, 즉 CHEI 방식으로 전자를 플로우팅 게이트(24)에 주입하거나 소스/드레인에 고전압을 인가하여 FN 터널링으로 전자를 방출한 후 감지 트랜지스터(300)의 셀 전류를 리딩하는 방식으로 수행된다.
셀 전류를 리딩하기 위하여 워드라인(40)에 약 3~6V 전원전압 Vcc을 인가하고, 선택 트랜지스터(100)의 게이트(14)에 동일한 전원전압 Vcc을 인가하여 선택 트랜지스터(100)가 턴 온 된다.
이때, 감지 트랜지스터(300)의 드레인(32)에는 드레인 장애(diturbance)를 방지하기 위하여 전원전압 Vcc보다 낮은 약 1~3V의 전압을 인가하여 드레인(32)/소스(34) 간 셀 전류의 유/무를 센싱한다.
만약, 프로그램된 상태, 즉 플로우팅 게이트(24)에 Qinj만큼의 전자(전하)가 주입되어진 경우에 Qinj에 의해 변화된 플로우팅 게이트 전압은 [수학식 1]과 같이 표현된다.
Figure 112005028492374-pat00001
플로우팅 게이트(24)에 전하가 저장되면서 발생하는 문턱전압의 시프트 값은 [수학식 2]와 같이 표현된다.
Figure 112005028492374-pat00002
즉, 전자가 주입되는 경우 Qinj<0 이므로 ΔVT>0이 된다.
결과적으로, 감지 트랜지스터(300)의 문턱전압은 [수학식 3]과 같이 표현된다.
Figure 112005028492374-pat00003
플로우팅 게이트(24)에 주입된 전자에 의하여 감지 트랜지스터(300)의 문턱전압은 초기 레벨보다 높아지기 때문에 채널을 반전(inversion)시키기 어렵게 되어 드레인(32)에 리드 전압을 인가하여도 소스/드레인 간에 셀 전류가 흐르지 않는다.
반대로 소거 상태인 경우, 즉 전자가 플로우팅 게이트로부터 소스/드레인으로 방출(extraction)된 경우 Qinj>0이므로 ΔVT<0이 된다.
결과적으로 선택 트랜지스터의 문턱전압은 [수학식 4]와 같이 표현된다.
Figure 112005028492374-pat00004
문턱전압이 낮아지기 때문에 감지 트랜지스터(300)의 드레인(32)에 리드 전압을 인가하는 경우 플로우팅 게이트(24)의 전위가 채널을 충분히 반전(inversion)시켜 소스/드레인 간 전위차에 의하여 셀 전류가 흐르게 된다.
도 7은 본 발명에 따른 MTP 셀 어레이를 나타낸 회로도이다.
MTP 셀 어레이는 다수의 워드라인 WL1~WLn, 다수의 비트 라인 BL1~BLm, 다수의 선택 라인 SL1~SLm, 공통 소스 라인 CS 및 다수의 단위 셀 UC1~UCnm을 포함한다.
다수의 워드라인 WL1~WLn은 다수의 단위 셀 UC1~UCnm의 N+ 접합부(16)(선택 트랜지스터(100)의 드레인)에 접속된다.
다수의 비트 라인 BL1~BLm은 다수의 단위 셀 UC1~UCn의 N+ 확산 접합부(32)(감지 트랜지스터(300)의 드레인)에 접속된다.
다수의 선택 라인 SL1~SLm은 다수의 단위 셀 UC1~UCn의 선택 트랜지스터(100)의 게이트(14)에 접속된다.
공통 소스 라인 CS는 모든 단위 셀 UC1~UCnm의 N+ 확산 접합부(34)(감지 트랜지스터(300)의 소스)에 공통 접속된다.
다수의 단위 셀 UC1~UCnm은 매트릭스 형태로 배열된다.
도 8a 내지 도 8c는 도 7에 도시된 MTP 셀 어레이의 동작을 나타낸 개념도이다.
먼저, 도 8a는 도 7에 도시된 MTP 셀 어레이에서 특정 셀 UC22을 프로그램하는 방법을 나타낸 개념도이다.
선택된 워드라인 WL2에 고전압 Vpp이 인가되고, 선택되지 않은 모든 워드라인들 WL1, WL3~WLn에 접지전압 0V이 인가된다.
선택된 워드라인 WL2에 접속된 단위 셀들 UC21~UC2m중에서 선택된 단위 셀 UC22의 선택 라인 SL2에 약 7~14V의 고전압 Vpp이 인가되고, 선택되지 않은 선택 라인들 SL1, SL3~SLm에는 접지전압 0V이 인가된다.
따라서, 선택 트랜지스터(100)가 턴 온 되어 선택된 워드라인 WL2에 인가된 고전압 Vpp이 제어 트랜지스터(200)의 N- 접합부(22)로 전달되고, 선택된 비트 라인 BL2에 전원전압 Vcc이 인가되면, CHEI에 의해 플로우팅 게이트(24)로 전자 유입이 발생된다
나머지 선택되지 않은 단위 셀은 프로그램 동작 시 워드라인 WL2에 인가된 고전압 Vpp이 선택 트랜지스터(100)를 턴 오프 시킴으로 인하여 게이트 장애(disturbancee) 현상은 발생되지 않는다.
도 8b는 도 7에 도시된 MTP 셀 어레이의 모든 단위 셀을 소거하는 동작을 나타낸 개념도이다. 여기서는 모든 MTP 단위 셀을 동시에 소거하는 경우를 예를 들어 설명하였지만, 드레인과 소스 전압을 선택적으로 인가하여 특정 단위 셀을 소거할 수 있다.
모든 워드라인 WL1~WLn에 접지전압 0V이 인가되고, 모든 선택 라인 SL1~SLm에 고전압 Vpp을 인가하면, 모든 단위 셀 UC11~UCnm의 선택 트랜지스터(100)가 턴 온 되어 N- 접합부(22)가 저전위가 된다.
이때, 감지 트랜지스터(300)의 드레인(32) 및 소스(34)에 고전압 Vpp을 인가 하면, 플로우팅 게이트(24)에 저장된 전자가 드레인(32) 및/또는 소스(34)로 방출된다.
도 8c는 도 7에 도시된 MTP 셀 어레이에서 특정 단위 셀에 저장된 데이터를 리드하는 동작을 나타낸 개념도이다.
단위 셀에 저장된 데이터를 읽기 위해서는 셀 전류를 읽으면 된다. 셀 전류를 읽기 위하여 선택된 워드라인 WL2에 약 3~6V의 전원전압 Vcc이 인가되고, 선택된 선택 라인 SL2에도 동일한 전원전압 Vcc이 인가되면, 선택 트랜지스터(100)가 턴 온 된다.
나머지 선택되지 않은 워드라인과 선택되지 않은 선택 라인들은 모두 접지전압 0V이 인가된다.
드레인 장애(disturbance)를 방지하기 위하여 선택된 단위 셀의 드레인(32)에는 문턱전압 시프트를 방지하기 위해 워드라인에 인가되는 전원전압 Vcc보다 낮은 약 1~3V의 전압을 인가하고 공통으로 연결된 소스(34)에는 접지전압 0V를 인가한다.
따라서, 소스(34)와 드레인(32) 간에는 약 1~3V의 전위 차이가 발생되어 플로우팅 게이트(24)의 전자 전위에 따른 채널 반전(inversion) 여부에 따라 단위 셀의 소스(34)와 드레인(32) 간의 셀 전류 유/무를 센싱할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 장치는 임베디드 고전압 소자의 제조를 위한 반도체 공정만을 이용하여 MTP 셀을 구현할 수 있는 효과가 있다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치는 공정 변수에 의한 소자 불량률을 낮추어 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치는 선택되지 않은 셀에 대한 프로그램 장애 현상을 제거할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부각가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 다수의 워드라인; 다수의 비트 라인; 공통 소스 라인; 및 다수의 단위 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 단위 셀은
    선택 라인에 인가되는 선택 전압에 의해 제어되어 상기 워드라인에 인가된 전압을 선택적으로 전달하는 선택 트랜지스터;
    상기 선택 트랜지스터를 통해 전달된 전압에 따라 플로우팅 게이트에 커패시턴스 커플링에 의해 전자를 주입하거나 방출하는 제어 노드; 및
    상기 플로우팅 게이트의 전위에 따라 셀 전류를 검출하는 감지 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 단위 셀은 단층 폴리 실리콘 소자를 제조하기 위한 반도체 공정을 이용하여 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 선택 트랜지스터는 P웰 내에 형성된 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 선택 트랜지스터는
    상기 선택 라인에 접속되는 게이트;
    상기 워드 라인에 접속되고, N+ 접합부로 형성되는 드레인; 및
    상기 제어 노드에 접속되고, N+ 접합부로 형성되는 소스를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 선택 트랜지스터의 소스와 상기 제어 노드는 메탈 라인을 통하여 접속되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 노드는 N웰 내에 N- 접합부로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 감지 트랜지스터는 P웰 내에 형성된 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 감지 트랜지스터는
    상기 제어 노드 상부로부터 연장되어 형성된 플로우팅 게이트;
    상기 비트 라인에 접속되고, N+ 확산 접합부로 형성되는 드레인; 및
    상기 공통 소스 라인에 접속되고, N+ 확산 접합부로 형성되는 소스를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 노드의 커패시턴스가 상기 감지 트랜지스터의 플로우팅 게이트의 커패시턴스보다 더 큰 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제어 노드의 커패시턴스와 상기 감지 트랜지스터의 플로우팅 게이트의 커패시턴스의 비율을 조절하기 위해 상기 플로우팅 게이트의 길이는 최소 디자인 룰로 고정시킨 상태에서 확산 폭을 조절하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 1 항에 있어서, 상기 단위 셀은
    상기 워드라인과 상기 선택 라인에 고전압이 인가되어 상기 선택 트랜지스터가 턴 온 되어 상기 제어 노드에 고전압을 인가하고, 상기 감지 트랜지스터의 드레인에 전원전압이 인가되고, 상기 감지 트랜지스터의 소스에 접지전압이 인가되어 CHEI(Channel Hot Electron Injection)방식으로 상기 플로우팅 게이트에 전자들이 주입되는 방식에 의해 프로그램 동작을 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 단위 셀은
    상기 워드라인에 접지전압이 인가되고, 상기 선택 라인에 고전압이 인가되어 상기 선택 트랜지스터가 턴 온 되어 상기 제어 노드에 접지전압이 인가되고, 상기 감지 트랜지스터의 드레인과 소스에 고전압이 인가되어 상기 플로우팅 게이트의 전자들이 방출되는 방식에 의해 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 단위 셀은
    상기 워드라인에 접지전압이 인가되고, 상기 선택 라인에 고전압이 인가되어 상기 선택 트랜지스터가 턴 온 되어 상기 제어 노드에 접지전압이 인가되고, 상기 감지 트랜지스터의 드레인과 소스가 플로우팅되고, 벌크에 고전압이 인가되어 상기 플로우팅 게이트의 전자들이 방출되는 방식에 의해 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 1 항에 있어서, 상기 단위 셀은
    상기 워드라인과 상기 선택 라인에 전원전압이 인가되어 상기 선택 트랜지스터가 턴 온 되어 상기 제어 노드에 전원전압이 인가되고, 상기 감지 트랜지스터의 드레인에 상기 전원전압보다 낮은 리드전압이 인가되고, 소스에 접지전압이 인가되어 상기 플로우팅 게이트의 전위에 따라 셀 전류가 감지됨에 의해 리드 동작을 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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