KR100657973B1 - 기계적 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
나노와이어의 기계적 움직임을 이용하여 데이터의 쓰기/읽기 동작을 수행하는 메모리 소자 및 그 제조방법이 개시된다. 본 발명에 따른 메모리 소자는, 절연기판, 상기 절연기판 상에 상호 이격되어 배치되는 소오스 전극과 드레인 전극, 상기 소오스 전극 위에 형성되는 것으로, 상기 소오스 전극 위에 수직성장되어 V1 전압이 인가되는 제1 나노와이어와 상기 제1 나노와이어의 외면에 형성된 유전체층 및 상기 유전체층의 외면에 형성된 플로우팅 전극을 포함하는 나노와이어 커패시터, 상기 드레인 전극 위에 수직성장되어 상기 V1 전압과 반대극성의 V2 전압이 인가되는 제2 나노와이어 및 상기 절연기판 상에 상기 드레인 전극과 이웃하여 배치되는 것으로, 상기 V2 전압과 동일극성의 V3 전압이 인가되는 게이트 전극을 구비한다. 이와 같은 본 발명에 따른 메모리 소자는, 상기 제1, 제2 나노와이어 및 상기 게이트 전극 사이의 정전력과 상기 제2 나노와이어의 탄성복원력의 작용에 의해, 상기 제2 나노와이어가 나노와이어 커패시터와 상호 접촉 또는 비접촉됨으로써 스위칭되는 것을 특징으로 한다.
Description
도 1은 본 발명의 제1 실시예에 따른 메모리 소자의 개략적 단면도이다.
도 2a 내지 도 2d는 도 1의 메모리 소자에서 제1 실시예에 따른 데이터의 쓰기/읽기 동작을 단계적으로 보여주는 개략도이다.
도 3a 내지 도 3d는 도 1의 메모리 소자에서 제2 실시예에 따른 데이터의 쓰기/읽기 동작을 단계적으로 보여주는 개략도이다.
도 4는 도 1의 제1 실시예에 따른 메모리 소자의 온/오프(on/off) 동작특성을 보여주는 그래프이다.
도 5는 본 발명의 제2 실시예에 따른 메모리 소자의 개략적 단면도이다.
도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 메모리 소자의 제조방법을 보여주는 공정흐름도이다.
< 도면의 주요부분에 대한 부호의 설명 >
12:절연기판 13:전극층
14:소오스 15:드레인
16:게이트 17:제1 나노와이어
18:제2 나노와이어 19:제3 나노와이어
23:유전체층 25:플로우팅 전극
30:나노와이어 커패시터
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는 나노와이어의 기계적 움직임을 이용함으로써, 안정적이면서도 우수한 메모리 저장성능을 갖는 메모리 소자 및 그 제조방법에 관한 것이다.
종래 반도체 메모리 소자로 폭넓게 이용되고 있는 DRAM에 있어서, 단위 메모리 셀은 한 개의 트랜지스터와 한 개의 커패시터를 포함한다. 반도체 메모리 소자의 집적도를 높이기 위해서는 트랜지스터의 부피나 커패시터의 부피 혹은 양자의 부피를 모두 줄일 필요가 있으나, 이들의 부피를 줄이는 데에는 DRAM 소자 자체의 구조 및 그 제조공정 상의 한계에 부딪히고 있다.
보다 높은 집적도를 갖는 반도체 메모리 소자에 대한 수요가 증가하면서, 보다 고집적도가 가능할 수 있도록 새로운 구조를 갖는 반도체 메모리 소자의 개발이 절실히 요구된다. 이러한 요구에 따라, 기존에 알려진 커패시터와 데이터 저장 작용이 다른 데이터 저장 매체를 구비함으로써, 기존의 반도체 메모리 소자와 전혀 다른 새로운 구조의 반도체 메모리 소자들이 개발되고 있다.
예를 들어, 종래 DRAM이나 플래시 메모리가 전하(charge)를 이용하여 이진정보를 저장하는 반면, 근래에는 저항체(resistance material)를 이용한 비휘발성 메 모리 소자로서 FRAM, MRAM 및 PRAM 등이 개발되었다. 이들 소자들은 강유전체 물질의 분극현상(FRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항변화(MRAM), 상변화로 인한 저항변화(PRAM) 등을 이용하여 이진정보를 저장하는 특징을 가진다. 특히, 이들은 DRAM이 가지는 고집적 특성과 플래시 메모리가 가지는 비휘발성 특성을 모두 갖고 있어 종래의 휘발성이나 비휘발성 메모리를 대체할 만한 가능성이 있는 소자들로 주목되고 있다.
본 발명이 이루고자 하는 기술적 과제는 나노와이어의 기계적 움직임을 이용함으로써, 안정적이면서도 우수한 메모리 저장성능을 갖는 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명에 따른 메모리 소자는,
절연기판;
상기 절연기판 상에 상호 이격되어 배치되는 소오스 전극과 드레인 전극;
상기 소오스 전극 위에 형성되는 것으로, 상기 소오스 전극 위에 수직성장되어 V1 전압이 인가되는 제1 나노와이어, 상기 제1 나노와이어의 외면에 형성된 유전체층 및 상기 유전체층의 외면에 형성된 플로우팅 전극을 포함하는 나노와이어 커패시터;
상기 드레인 전극 위에 수직성장되어 상기 V1 전압과 반대극성의 V2 전압이 인가되는 제2 나노와이어; 및
상기 절연기판 상에 상기 드레인 전극과 이웃하여 배치되는 것으로, 상기 V2 전압과 동일극성의 V3 전압이 인가되는 게이트 전극;을 구비한다. 이와 같은 구성을 갖는 메모리 소자에서, 상기 제1, 제2 나노와이어 및 상기 게이트 전극 사이의 정전력과 상기 제2 나노와이어의 탄성복원력의 작용에 의해, 상기 제2 나노와이어가 나노와이어 커패시터와 접촉 또는 비접촉됨으로써 스위칭될 수 있다.
상기 제1, 제2 나노와이어 각각은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성된 것이다. 예를 들어, 상기 제1, 제2 나노와이어 각각은 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나이다. 바람직하게, 상기 제1, 제2 나노와이어 각각은 70nm의 직경과 1㎛ 내지 4㎛의 높이로 형성될 수 있으며, 상기 유전체층 및 플로우팅 전극 각각은 20㎚ 내지 70㎚의 두께로 형성될 수 있다.
상기 소오스 전극, 드레인 전극, 게이트 전극 및 플로우팅 전극 각각은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성된 것이다.
바람직하게, 상기 메모리 소자는 상기 게이트 전극 위에 수직성장되어 V3 전압이 인가되는 제3 나노와이어를 더 구비할 수 있다. 상기 제3 나노와이어는 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성될 수 있다.
상기와 같은 구성을 갖는 메모리 소자의 제조방법은,
절연기판을 준비하는 단계;
상기 절연기판 위에 전극층을 형성하는 단계;
상기 전극층을 패터닝하여 상호 이격되어 일렬순차로 배치되는 소오스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계;
상기 소오스 전극, 드레인 전극 각각 위에 제1, 제2 나노와이어를 수직성장시키는 단계;
상기 제1 나노와이어의 외면에 유전체층을 형성하는 단계; 및
상기 유전체층의 외면에 플로우팅 전극을 형성하는 단계;를 포함한다.
바람직하게, 본 발명에 따른 메모리 소자의 제조방법은 상기 게이트 전극 위에 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 및 ZnO 으로 이루어지는 그룹에서 선택된 어느 하나의 물질로 제3 나노와이어를 수직성장시키는 단계;를 더 포함할 수 있다.
상기와 같은 구성을 가지는 본 발명의 메모리 소자는, 나노와이어의 기계적 움직임을 이용함으로써 안정적이면서도 우수한 메모리 저장성능을 가진다.
이하, 본 발명에 따른 기계적 메모리 소자 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 제1 실시예에 따른 메모리 소자의 개략적 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 메모리 소자는 절연기판(12), 전하의 저장매체인 나노와이어 커패시터(30), 그리고 상기 나노와이어 커패시터(30)와 기계적으로 스위칭되는 제2 나노와이어(18)를 구비한다. 여기에서, 상기 절연기판(12)으로 글라스기판, 플라스틱 기판 또는 절연특성을 갖도록 설계된 기판 등이 이용될 수 있다. 예를 들어, 상기 절연기판(12)은 Si 기판(10)과 그 위에 형성된 SiO2 절연층(11)을 포함한다.
본 발명에 따른 메모리 소자의 구조를 구체적으로 살펴보면, 상기 절연기판(12) 상에 소오스 전극(S, 14)과 드레인 전극(D, 15) 및 게이트 전극(G, 16)이 일렬순차로 각각 이격되어 배치되었다. 그리고, 상기 소오스 전극(14) 위에 나노와이어 커패시터(30)가 형성되었으며, 이러한 나노와이어 커패시터(30)는 상기 소오스 전극(14) 위에 수직성장되어 V1 전압이 인가되는 제1 나노와이어(17)와, 상기 제1 나노와이어(17)의 외면에 형성된 유전체층(23), 상기 유전체층(23)의 외면에 형성된 플로우팅 전극(25)으로 구성되었다. 상기 실시예에서 각각의 전극(14, 15, 16, 25)은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성되었다.
그리고, 상기 드레인 전극(15) 위에 상기 제2 나노와이어(18)가 수직으로 성장되었으며, 이 때 상기 제2 나노와이어(18)에는 상기 V1 전압과 반대극성의 V2 전압이 인가된다. 또한, 상기 절연기판(12) 상에 상기 드레인 전극(15)과 이웃하여 게이트 전극(16)이 배치되며, 상기 게이트 전극(16)에는 상기 V2 전압과 동일극성의 V3 전압이 인가된다.
여기에서, 상기 제1, 제2 나노와이어(17, 18) 각각은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성될 수 있다. 예를 들어, 상기 제1, 제2 나노와이어 각각은 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나이다. 바람직하게, 상기 제1, 제2 나노와이어 각각은 70nm의 직경과 1㎛ 내지 4㎛의 높이로 형성될 수 있다. 그리고, 상기 유전체층(23) 및 플로우팅 전극(25) 각각은 20㎚ 내지 70㎚의 두께로 형성되는 것이 바람직하다.
상기와 같은 구조를 갖는 본 발명에 따른 메모리 소자에서, 상기 제1, 제2 나노와이어(17, 18) 및 게이트 전극(16) 각각에 V1, V2, V3 전압이 인가될 경우, 상기 제1, 제2 나노와이어(17, 18) 및 상기 게이트 전극(16) 사이에 정전력(electrostatic force)이 작용할 수 있다. 구체적으로, 상기 제1, 제2 나노와이어(17, 18) 사이에는 인력이, 그리고 상기 제2 나노와이어(18)과 게이트 전극(16) 사이에는 척력이 작용한다. 따라서, 상기 정전력에 의해 상기 제2 나노와이어(18)가 탄성변형되어, 즉 휘어져서 상기 나노와이어 커패시터(30)에 접촉될 수 있으며, 스위칭 온(on) 동작을 한다. 그리고, 상기 V1, V2, V3 전압 중 적어도 어느 한 전압이 제거될 경우, 탄성복원력에 의해 상기 제2 나노와이어(18)의 탄성변형은 원래대로 복원되어 상기 메모리 소자는 스위칭 오프(off) 동작을 하게 된다. 따라서, 상기 V1, V2, V3 전압의 크기를 조절하여, 상기 제2 나노와이어(18)가 나노와이어 커패시터(30)와 접촉 또는 비접촉될 수 있도록 온/오프 스위칭 동작을 제어할 수 있게 된다. 그리고, 이와 같은 온/오프 스위칭 동작으로 상기 나노와이어 커패시터(30)에 데이터를 저장하거나 또는 상기 나노와이어 커패시터(30)에 저장된 데이터를 읽어들일 수 있다.
상기와 같은 구성을 가지는 본 발명에 의하면, 기존의 DRAM 소자를 대체할 수 있는 새로운 구조의 메모리 소자를 얻을 수 있다. 특히, 본 발명에 따른 기계적 메모리 소자는 나노와이어의 기계적 움직임을 이용함으로써 온/오프 상태가 명확히 구분되기 때문에, 안정적인 스위칭 특성을 가질 뿐만 아니라 누설전류가 최소화 될 수 있다. 따라서, 소자의 구동전압을 낮출 수 있으며, 기존의 DRAM 소자 보다 고이동성(high mobility)의 구현이 가능할 수 있다.
이하에서는, 본 발명에 따른 메모리 소자에서 데이터의 쓰기/읽기 동작을 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 도 1의 메모리 소자에서 제1 실시예에 따른 데이터의 쓰기/읽기 동작을 단계적으로 보여주는 개략도이다.
도 2a 및 도 2b를 참조하면, 도 1의 메모리 소자에서, 상기 제1, 제2 나노와이어(17, 18) 및 게이트 전극(16) 각각에 V1("-"), V2("+"), V3("+") 전압이 인가된 경우, 제2 나노와이어(18)가 정전력에 의해 탄성변형되어 나노와이어 커패시터(30)에 접촉하여 스위칭 온상태(on state)로 되고, 그 결과 상기 나노와이어 커패시터 (30)에 전하가 저장된다.
도 2c를 참조하면, 상기 제2 나노와이어(18) 및 게이트 전극(16) 각각으로부터 V2, V3 전압을 제거하면, 상기 제2 나노와이어(18)는 원래형태로 복원되며, 나노와이어 커패시터(30)는 전하가 저장된 상태, 즉 정보저장 상태("1" 상태)로 남겨진다.
도 2d를 참조하면, 상기 제1, 제2 나노와이어(17, 18) 및 게이트 전극(16) 각각에 다시 V1("-"), V2("+"), V3("+") 전압을 인가함으로써 상기 메모리 소자를 스위칭 온상태로 구동시켜, 상기 나노와이어 커패시터(30)에 저장된 데이터("1" 상태)를 읽어들일 수 있다. 구체적으로, 상기 나노와이어 커패시터(30)에 정보가 저장된 경우("1" 상태)와 정보가 저장되지 않은 경우("0" 상태)에 있어서, 상기 나노와이어 커패시터와 제2 나노와이어 사이에 흐르는 전류의 양이 다르다. 예를 들어, "1" 상태의 경우, 상기 커패시터에 "+" 전하가 이미 저장되어 있기 때문에, 스위칭 온상태의 경우라고 하더라도, "0" 상태의 경우 보다 더 적은 양의 전류가 흐르게 된다. 따라서, 상기 전류량의 차이로부터, 데이터 저장 유무를 알 수 있다.
도 3a 내지 도 3d는 도 1의 메모리 소자에서 제2 실시예에 따른 데이터의 쓰기/읽기 동작을 단계적으로 보여주는 개략도이다. 도 3a 내지 도 3c는 제1 실시예에 따른 데이터의 쓰기 동작과 동일하므로, 이에 대한 중복되는 설명은 생략하기로 한다.
도 3d를 참조하면, 상기 메모리 소자를 다시 스위칭 온상태로 구동시킬 경 우, 제1, 제2 나노와이어(17, 18) 및 게이트 전극(16) 각각에 최초 스위칭 온상태로 구동시킬 경우와 반대되는 극성의 전압을 인가한다. 예를 들어, 상기 제1, 제2 나노와이어(17, 18) 및 게이트 전극(16) 각각에 V1("+"), V2("-"), V3("-") 전압을 인가하여, 상기 메모리 소자를 스위칭 온상태로 구동시킨다. 이 경우에도, 상기 제1 실시예에 따른 데이터의 쓰기/읽기 동작에서와 마찬가지로, 상기 나노와이어 커패시터(30)에 정보가 저장된 경우("1" 상태)와 정보가 저장되지 않은 경우("0" 상태)에 있어서, 상기 나노와이어 커패시터와 제2 나노와이어 사이에 흐르는 전류의 양이 달라지기 때문에, 상기 전류량의 차이로부터 상기 나노와이어 커패시터(30)에 저장된 데이터("1" 상태)를 읽어들일 수 있다. 예를 들어, "1" 상태의 경우, 상기 커패시터에 "+" 전하가 이미 저장되어 있기 때문에, 상기 커패시터에 저장된 "+" 전하를 V2("-")으로 상쇄시키기 위해서 "0" 상태의 경우 보다 더 많은 양의 전류가 흐르게 된다. 따라서, 상기 전류량의 차이로부터, 데이터 저장 유무를 알 수 있다.
도 4는 도 1의 제1 실시예에 따른 메모리 소자의 온/오프(on/off) 동작특성을 보여주는 그래프이다. 여기에서, ID는 드레인 전극(15)에 흐르는 전류량이며, VG는 게이트 전극에 인가되는 전압을 의미한다. 그래프에서 나타나는 바와 같이, 온-오프(on-off) 스위칭 특성이 매우 명확하게 구분되며, 특히 누설전류가 거의 없다는 것을 알 수 있다.
도 5는 본 발명의 제2 실시예에 따른 메모리 소자의 개략적 단면도이다. 여기에서, 도 1의 제1 실시예와 중복되는 구성요소에 대하여는 동일한 참조번호를 그 대로 사용하며, 중복되는 설명을 생략하기로 한다.
제2 실시예에 따른 메모리 소자는, 제1 실시예에 따른 메모리 소자와 거의 유사하며, 다만 상기 게이트 전극 위에 수직성장되어 V3 전압이 인가되는 제3 나노와이어(19)를 더 구비한다는 점에서 차이가 있다. 상기 제3 나노와이어(19)가 더 마련됨으로써, 상기 제2 나노와이어(18)에 미치는 척력을 보다 더 균일하게 분포시킬 수 있으며, 이로써 상기 제2 나노와이어의 탄성변형이 보다 더 용이해질 수 있다. 제1, 제2 나노와이어(17, 18)과 마찬가지로, 상기 제3 나노와이어(19)는 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성될 수 있다. 예를 들어, 상기 제3 나노와이어(19)는 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나이다.
도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 메모리 소자의 제조방법을 보여주는 공정흐름도이다.
도 6a 및 도 6b를 참조하면, 먼저 절연기판(12)을 준비하여, 상기 절연기판(12) 위에 전극층(13)을 형성한다. 상기 절연기판(12)은 Si 기판(10)과 그 위에 형성된 SiO2 절연층(11)을 포함할 수 있다. 이 밖에, 상기 절연기판(12)으로 글라스기판 또는 플라스틱 기판이 이용될 수 있다. 그리고, 상기 전극층(13)은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물 질로 형성된다. 그리고나서, 상기 전극층(13)을 일정간격으로 패터닝하여 상호 이격되어 일렬순차로 배치되는 소오스, 드레인, 게이트 전극(14, 15, 16)을 형성한다.
도 6c를 참조하면, 상기 소오스 전극(14), 드레인 전극(15) 각각 위에 제1, 제2 나노와이어(17, 18)를 수직성장시킨다. 여기에서, 상기 제1, 제2 나노와이어(17, 18) 각각은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성될 수 있다. 예를 들어, 상기 제1, 제2 나노와이어(17, 18) 각각은 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나이다. 상기 제1, 제2 나노와이어(17, 18) 각각은 70nm의 직경과 1㎛ 내지 4㎛ 범위의 높이를 갖도록 형성된다.
바람직하게, 상기 제1, 제2 나노와이어(17, 18)의 성장을 용이하게 하기 위해, 상기 소오스 전극(14), 드레인 전극(15) 각각 위에 먼저 촉매물질(catalyst)을 더 증착한 후, 상기 촉매물질 위에 제1, 제2 나노와이어(17, 18)를 성장시킬 수 있다. 상기 촉매물질은 Ni, 인바(invar), Fe, Co 및 Au 으로 이루어지는 그룹에서 선택된 적어도 어느 하나이다.
도 6d를 참조하면, 상기 제1 나노와이어(17)의 외면에 Si3N4와 같은 유전체 물질로 20㎚ 내지 70㎚의 두께로 유전체층(23)을 형성한다. 이와 같은 유전체층(23)의 형성은 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 수 행될 수 있다. 상기 증착공정에서, 상기 제1 나노와이어(17)의 외면에만 선택적으로 유전체층이 형성되는 것이 바람직하겠으나, 경우에 따라서는 공정상의 불가피한 이유로 도시된 바와 같이, 제2 나노와이어(18)및 소오스, 드레인, 게이트 전극(14, 15, 16)의 외면에 유전체층이 더 형성될 수 있다. 그러나, 상기 제2 나노와이어(18)의 외면에 형성된 유전체층은 선택적으로 식각함으로써, 제거될 수 있다.
도 6e를 참조하면, 상기 제1 나노와이어(17)의 외면에 형성된 유전체층(23) 상에 선택적으로 도전성 물질을 증착하여 20㎚ 내지 70㎚의 두께로 플로우팅 전극(25)을 형성한다. 상기 플로우팅 전극은 스퍼터링(sputtering) 또는 열증착(thermal evaporation) 공정에 형성될 수 있으며, 여기에서, 상기 도전성 물질은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질이다.
상기 플로우팅 전극(25)은 유전체층(23) 및 제1 나노와이어(17)와 함께 소오스 전극(14) 상에 나노와이어 커패시터(30)를 구성한다.
도 6f 및 도 6g를 참조하면, 상기 제2 나노와이어(18)의 외면에 더 형성된 유전체층을 선택적으로 식각하여 제거함으로써, 상기 제2 나노와이어(18)의 표면을 노출시킨다. 여기에서, 상기 소오스, 드레인 전극(14, 15)의 외면에 형성된 유전체층은 이들 위에 형성된 제1, 제2 나노와이어(17, 18)를 지지하는 보강재로 이용될 수 있다. 상기와 같은 공정과정을 통하여 본 발명의 실시예에 따른 메모리 소자를 얻을 수 있다.
<실시예>
절연기판으로 Si/SiO2 기판을 준비하여, 상기 Si/SiO2 기판 상에 Nb 전극층을 형성하였으며, 상기 Nb 전극층을 패터닝하여 소오스, 드레인, 게이트 전극을 마련하였다. 그리고, Ni 촉매를 상기 소오스, 드레인 전극 위에 증착시켰다. 상기 기판은 550℃의 온도로 가열하였으며, C2H2 및 NH3의 혼합가스(gas mixture)를 이용하여 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 제1, 제2 다중벽CNT(MWCNT;multi-wall carbon nanotube) 나노와이어를 상기 소오스와 드레인 전극 위에 수직으로 성장시켰다. 상기 C2H2 가스는 75sccm의 유량으로 증착챔버 내에 공급되었고, 이 때 MWCNT의 증착공정은 600℃ 온도범위에서 수행되었으며, 기판에 인가되는 바이어스 전압은 -600V 였다. 그리고, MWCNT의 성장속도는 100㎚/min으로 제어되었으며, 챔버내 증착압력은 5.0 토르(Torr)로 유지되었다. 이와 같은 공정으로, 70㎚의 직경과 3.5㎛의 높이를 갖는 제1, 제2 MWCNT 나노와이어를 얻었다. 그리고나서, 나노와이어 커패시터의 제조를 위해, 상기 제1, 제2 MWCNT 나노와이어의 외면에 Si3N4 유전체층을 40㎚의 두께로 증착하였다. 상기 Si3N4 유전체층은 SiH4 및 NH3의 혼합가스(gas mixture)를 이용하여 PECVD 공정에 의해 증착하였다. 그리고나서, 상기 제1 MWCNT 나노와이어의 외면에 증착된 Si3N4 유전체층 상에 스퍼터링(sputtering) 또는 열증착(thermal evaporation) 공정에 의해 Cr 전극을 40㎚의 두께로 증착함으로써 나노와이어 커패시터 구조체를 얻을 수 있었다. 그리고나서, 상기 제2 MWCNT 나노와이어의 외면에 증착된 Si3N4 유전체층을 선택적으로 습식에칭하 여 제거하였다. 상기와 같은 공정과정을 통하여 본 발명의 실시예에 따른 메모리 소자를 얻을 수 있었다.
상기와 같은 구성을 가지는 본 발명에 의하면, 기존의 DRAM 소자를 대체할 수 있는 새로운 구조의 메모리 소자를 얻을 수 있다. 특히, 본 발명에 따른 기계적 메모리 소자는 나노와이어의 기계적 움직임을 이용함으로써 온/오프 상태가 명확히 구분되기 때문에, 안정적인 스위칭 특성을 가질 뿐만 아니라 누설전류가 최소화 될 수 있다. 따라서, 소자의 구동전압을 낮출 수 있으며, 기존의 DRAM 소자 보다 고이동성(high mobility)의 구현이 가능할 수 있다. 또한, 본 발명에 따른 기계적 메모리 소자는 그 구조가 매우 간단하고, 제조공정이 용이하여, 그 제조에 따른 재현성 및 신뢰성이 우수하다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
Claims (18)
- 절연기판;상기 절연기판 상에 상호 이격되어 배치되는 소오스 전극과 드레인 전극;상기 소오스 전극 위에 형성되는 것으로, 상기 소오스 전극 위에 수직성장되어 V1 전압이 인가되는 제1 나노와이어, 상기 제1 나노와이어의 외면에 형성된 유전체층 및 상기 유전체층의 외면에 형성된 플로우팅 전극을 포함하는 나노와이어 커패시터;상기 드레인 전극 위에 수직성장되어 상기 V1 전압과 반대극성의 V2 전압이 인가되는 제2 나노와이어; 및상기 절연기판 상에 상기 드레인 전극과 이웃하여 배치되는 것으로, 상기 V2 전압과 동일극성의 V3 전압이 인가되는 게이트 전극;을 구비하여,상기 제1, 제2 나노와이어 및 상기 게이트 전극 사이의 정전력과 상기 제2 나노와이어의 탄성복원력의 작용에 의해, 상기 제2 나노와이어가 나노와이어 커패시터와 접촉 또는 비접촉됨으로써 스위칭되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제1, 제2 나노와이어 각각은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성된 것을 특징으로 하는 메모리 소자.
- 제 2 항에 있어서,상기 제1, 제2 나노와이어 각각은 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 소오스 전극, 드레인 전극, 게이트 전극 및 플로우팅 전극 각각은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성된 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제1, 제2 나노와이어 각각의 직경은 70nm인 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제1, 제2 나노와이어 각각의 높이는 1㎛ 내지 4㎛인 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극 위에 수직성장되어 V3 전압이 인가되는 제3 나노와이어를 더 구비하는 것을 특징으로 하는 메모리 소자.
- 제 7 항에 있어서,상기 제3 나노와이어는 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성된 것을 특징으로 하는 메모리 소자.
- 제 8 항에 있어서,상기 제3 나노와이어는 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 메모리 소자.
- 절연기판을 준비하는 단계;상기 절연기판 위에 전극층을 형성하는 단계;상기 전극층을 패터닝하여 상호 이격되어 일렬순차로 배치되는 소오스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계;상기 소오스 전극, 드레인 전극 각각 위에 제1, 제2 나노와이어를 수직성장 시키는 단계;상기 제1 나노와이어의 외면에 유전체층을 형성하는 단계; 및상기 유전체층의 외면에 플로우팅 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제1, 제2 나노와이어 각각은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질 및 ZnO계열 물질로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 제1, 제2 나노와이어 각각은 탄소섬유, 탄소나노튜브(CNT), Pt 와이어, Si 와이어, GaN 와이어, GaAs 와이어 및 ZnO 와이어로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 소오스 전극, 드레인 전극, 게이트 전극 및 플로우팅 전극 각각은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제1, 제2 나노와이어 각각은 70nm의 직경으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제1, 제2 나노와이어는 1㎛ 내지 4㎛의 높이로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 유전체층은 20㎚ 내지 70㎚의 두께로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 플로우팅 전극은 20㎚ 내지 70㎚의 두께로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 게이트 전극 위에 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 및 ZnO 으로 이루어지는 그룹에서 선택된 어느 하나의 물질로 제3 나노와이어를 수직성장시키는 단계;를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
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