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KR100650713B1 - 비트 라인 센스 앰프 - Google Patents

비트 라인 센스 앰프 Download PDF

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Abstract

본 발명은 비트 라인 센스 앰프에 관한 것으로, 디램의 파워 다운 모드에서 셀프 리프레시 동작시 비트 라인 센스앰프(BLSA)를 구동할 때 정상 동작과 마찬가지로 오버 드라이빙(over driving) 시킴으로써 전력이 불필요하게 낭비되는 것을 방지하기 위하여, 셀프 리프레시 동작시에서는 셀프 리프레시 인에이블 신호(또는 하이 엑티브 파워다운 인에이블 신호)를 사용하여 비트 라인 센스앰프(BLSA)가 오버 드라이빙 동작을 하지 못하도록 제어함으로써 전력 소비를 줄인 비트 라인 센스 앰프에 관한 것이다.

Description

비트 라인 센스 앰프{BIT LINE SENSE AMPLIFIER}
도 1은 종래의 비트 라인 센스 앰프의 회로도
도 2는 종래의 셀프 리프레시 동작시 비트 라인 센스 앰프의 풀업 구동단의 동작을 제어하는 제어 신호의 동작 타이밍도
도 3은 종래의 셀프 리프레시 동작시 비트 라인 센스 앰프의 오버 드라이빙 동작에 의한 동작 타이밍도
도 4는 본 발명에 의한 비트 라인 센스 앰프의 회로도
도 5는 본 발명의 셀프 리프레시 동작시 비트 라인 센스 앰프의 풀업 구동단의 동작을 제어하는 제어 신호의 동작 타이밍도
도 6은 본 발명의 셀프 리프레시 동작시 비트 라인 센스 앰프의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 증폭부
본 발명은 비트 라인 센스 앰프에 관한 것으로, 특히 디램(DRAM)의 파워다운 모드(Powerdown mode)에서 셀프 리프레시(self-refresh) 동작시 비트 라인 센스앰프(Bit Line Sense Amp: BLSA)의 오버 드라이빙(over driving) 동작을 제어시킴으로써 전류 소모를 줄인 비트 라인 센스 앰프에 관한 것이다.
도 1은 종래의 비트 라인 센스 앰프의 회로도이다.
종래의 비트 라인 센스 앰프는 풀업 바이어스 노드(Nd1) 및 풀다운 바이어스 노드(Nd2) 사이에 크로스 커플드 래치형으로 구성되며 비트 라인(BL) 및 비트바 라인(/BL)의 데이타를 감지 증폭하는 증폭부(10)와, 상기 풀업 바이어스 노드(Nd1)로 오버 드라이빙 전압(Vdd)을 센스 앰프의 초기 동작시 제어 신호(SP1)에 의해 공급하는 제1 풀업 드라이버단(P3)과, 상기 풀업 바이어스 노드(Nd1)로 전원전압(Vdc)을 센스 앰프의 동작시 제어 신호(SP2)에 의해 공급하는 제2 풀업 드라이버단(P4)과, 상기 풀다운 바이어스 노드(Nd2)로 접지전압(Vss)을 센스 앰프의 동작시 제어 신호(SNC)에 의해 공급하는 풀다운 드라이버단(N3)으로 구성되어 있다.
DRAM에서는 셀 캐패시터(cell capacitor)와 비트 라인(Bit Line:BL) 혹은 비트바 라인(Bit bar Line: /BL)의 캐패시턴스(capacitance)에 의해 공유(sharing)된 미세한 전하(charge)를 '하이(high)' 데이타로 인식할 수 있는 전원전압(VDC) 레벨(1.8V)과 '로우(low)' 데이타로 인식할 수 있는 접지전압(VSS) 레벨(OV)까지 증폭시키기 위해 래치(latch) 형태의 비트 라인 센스 앰프(BLSA)를 사용한다. 그러나 셀(cell)에 저장된 데이타와 그것의 보수(complement) 데이타를 센싱(sensing)하여 각각 전원전압(VDC) 및 접지전압(VSS) 레벨로 디베러프(develop) 시키는데 시간이 많이 걸리므로, 비트 라인 센스 앰프(BLSA)의 초기 동작시 오버 드라이빙 동작을 위한 제1 풀업 구동단(P3) 및 제2 풀업 구동단(P4)을 두어서 빠른 속도로 구동되도록 하고 있다. 즉, 전원전압(Vdc)으로 증폭하는 속도를 빠르게 하기 위해 일정한 시간차를 가지는 2개의 제어 신호(SP1,SP2)에 의해 외부 전원전압(Vdd)과 내부 전원전압(Vdc)을 센스 앰프의 풀업 바이어스 노드(Nd1)로 순차적으로 공급하도록 하여 '하이' 데이타로 증폭될 신호를 오버 드라이빙(over driving)하게 된다.
도 2는 종래의 셀프 리프레시 동작시 비트 라인 센스 앰프의 풀업 구동단의 동작을 제어하는 제어 신호의 동작 타이밍도이고, 도 3은 종래의 셀프 리프레시 동작시 비트 라인 센스 앰프의 오버 드라이빙 동작에 의한 동작 타이밍도이다.
그런데, 상기 구성을 갖는 종래의 비트 라인 센스 앰프는 파워다운 모드(powerdown mode)에서 셀프 리프레시(self-refresh) 동작을 할 때에 정상 모드(normal mode)에서 비트 라인 센스 앰프(BLSA)를 구동하던 것과 같이 오버 드라이빙 동작을 하게 된다(도 3). 이때, 비트 라인 센스 앰프(BLSA)는 도 2의 동작 타이밍과 같이 초기 동작시에는 제어 신호(SP1)에 의해 인가된 외부 전원전압(VDD)으로 빠르게 구동하게 되고, 그 후에 인가된 제어 신호(SP2)에 의해 내부 전원전압(VDC) 레벨에서 동작 상태가 유지되도록 한다. 이 경우, 종래의 비트 라인 센스 앰프는 빠른 속도가 사실상 불필요한 셀프 리프레시 동작에서도 오버 드라이빙 동작을 함으로써 불필요하게 전력이 소모되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발 명의 목적은 디램의 파워 다운 모드에서 셀프 리프레시 동작시 비트 라인 센스앰프(BLSA)를 구동할 때 정상 동작과 마찬가지로 오버 드라이빙(over driving) 시킴으로써 전력이 불필요하게 낭비되는 것을 방지하기 위하여, 셀프 리프레시 동작시에서는 셀프 리프레시 인에이블 신호(또는 하이 엑티브 파워다운 인에이블 신호)를 사용하여 비트 라인 센스앰프(BLSA)가 오버 드라이빙 동작을 하지 못하도록 제어함으로써 전력 소비를 줄인 비트 라인 센스 앰프에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 비트 라인 센스 앰프는,
풀업 바이어스 노드 및 풀다운 바이어스 노드 사이에 접속되며 비트 라인(BL) 및 비트바 라인(/BL)의 데이타를 감지 증폭하는 증폭부와,
상기 풀업 바이어스 노드로 오버 드라이빙 전압(Vdd)을 센스 앰프의 초기 동작시 일정 구간 인에이블되는 제1 제어 신호에 의해 공급하는 제1 풀업 드라이버단과,
상기 제1 풀업 드라이버단과 상기 풀업 바이어스 노드를 제2 제어 신호에 의해 스위칭시키는 스위칭단과,
상기 풀업 바이어스 노드로 전원전압(Vdc)을 센스 앰프의 동작시 인에이블되는 제3 제어 신호에 의해 공급하는 제2 풀업 드라이버단과,
상기 풀다운 바이어스 노드로 접지전압을 센스 앰프의 동작시 인에이블되는 제4 제어 신호에 의해 공급하는 풀다운 드라이버단으로 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4는 본 발명에 의한 비트 라인 센스 앰프의 회로도이다.
본 발명의 비트 라인 센스 앰프는 풀업 바이어스 노드(Nd1) 및 풀다운 바이어스 노드(Nd2) 사이에 접속되며 비트 라인(BL) 및 비트바 라인(/BL)의 데이타를 감지 증폭하는 증폭부(10)와, 상기 풀업 바이어스 노드(Nd1)로 오버 드라이빙 전압(Vdd)을 센스 앰프의 초기 동작시 일정 구간 인에이블되는 제1 제어 신호(SP1)에 의해 공급하는 제1 풀업 드라이버단(P3)과, 상기 제1 풀업 드라이버단(P3)과 상기 풀업 바이어스 노드(Nd1)를 제2 제어 신호(EN)에 의해 스위칭시키는 스위칭단(P5)과, 상기 풀업 바이어스 노드(Nd1)로 전원전압(Vdc)을 센스 앰프의 동작시 인에이블되는 제3 제어 신호(SP2)에 의해 공급하는 제2 풀업 드라이버단(P4)과, 상기 풀다운 바이어스 노드(Nd2)로 접지전압(Vss)을 센스 앰프의 동작시 인에이블되는 제4 제어 신호(SNC)에 의해 공급하는 풀다운 드라이버단(N3)으로 구성된다.
여기서, 상기 증폭부(10)는 크로스 커플드 래치형으로 구성된다.
그리고, 상기 오버 드라이빙 전압(Vdd)은 외부에서 공급된 외부 전원전압이고, 상기 전원전압(Vdc)은 상기 외부 전원전압을 전압강하시킨 내부 전원전압이다.
그리고, 상기 제1 풀업 드라이버단(P3)은 PMOS 트랜지스터이고, 상기 스위칭단(P5)은 PMOS 트랜지스터이고, 상기 제2 풀업 드라이버단(P4)은 PMOS 트랜지스터이며, 상기 풀다운 드라이버단(N3)은 NMOS 트랜지스터이다.
그리고, 상기 제2 제어 신호(EN)는 파워다운모드에서 인에이블되는 하이 엑티브 파워다운모드 인에이블 신호(high active powerdown enable)이거나 또는 셀프리프레시모드에서 인에이블되는 셀프리프레시 인에이블 신호(self-refresh enable)이다.
본 발명의 비트 라인 센스 앰프는 빠른 동작이 필요없는 파워다운 모드나 셀프리프레시 모드에서 오버 드라이빙하지 못하도록 제어하는 PMOS 트랜지스터(P5)를 제1 풀업 드라이버단(P3)과 풀업 바이어스 노드(Nd1) 사이에 접속하였다. PMOS 트랜지스터(P5)는 파워다운모드에서 인에이블되는 하이 엑티브 파워다운모드 인에이블 신호 또는 셀프리프레시모드에서 인에이블되는 셀프리프레시 인에이블 신호에 의해 동작이 제어되기 때문에 파워다운 모드나 셀프리프레시 모드에서 풀업 바이어스 노드(Nd1)로 외부 전원전압(Vdd)이 공급되지 못하도록 전류 경로를 차단함으로써 불필요한 전류 소모를 방지할 수 있다.
도 5는 본 발명의 셀프 리프레시 동작시 비트 라인 센스 앰프의 풀업 구동단의 동작을 제어하는 제어 신호의 동작 타이밍도이고, 도 6은 본 발명의 셀프 리프레시 동작시 비트 라인 센스 앰프의 동작 타이밍도이다.
도 6에 도시된 바와 같이, 본 발명의 비트 라인 센스 앰프는 파워다운 모드나 셀프리프레시 모드시 PMOS 트랜지스터(P5)에 의해 오버 드라이빙 동작이 이루어지지 않음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 비트 라인 센스 앰프에 의하면, 디램 의 파워 다운 모드에서 셀프 리프레시 동작시 비트 라인 센스앰프(BLSA)를 구동할 때 정상 동작과 마찬가지로 오버 드라이빙(over driving) 시킴으로써 전력이 불필요하게 낭비되는 것을 방지하기 위하여, 셀프 리프레시 동작시에서는 셀프 리프레시 인에이블 신호(또는 하이 엑티브 파워다운 인에이블 신호)를 사용하여 비트 라인 센스앰프(BLSA)가 오버 드라이빙 동작을 하지 못하도록 제어함으로써 전력 소비를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 비트 라인 센스 앰프에 있어서,
    풀업 바이어스 노드 및 풀다운 바이어스 노드 사이에 접속되며 비트 라인(BL) 및 비트바 라인(/BL)의 데이타를 감지 증폭하는 증폭부와,
    상기 풀업 바이어스 노드로 오버 드라이빙 전압(Vdd)을 센스 앰프의 초기 동작시 일정 구간 인에이블되는 제1 제어 신호에 의해 공급하는 제1 풀업 드라이버단과,
    상기 제1 풀업 드라이버단과 상기 풀업 바이어스 노드를 제2 제어 신호에 의해 스위칭시키는 스위칭단과,
    상기 풀업 바이어스 노드로 전원전압(Vdc)을 센스 앰프의 동작시 인에이블되는 제3 제어 신호에 의해 공급하는 제2 풀업 드라이버단과,
    상기 풀다운 바이어스 노드로 접지전압을 센스 앰프의 동작시 인에이블되는 제4 제어 신호에 의해 공급하는 풀다운 드라이버단으로 구성된 것을 특징으로 하는 비트 라인 센스 앰프.
  2. 제 1 항에 있어서,
    상기 증폭부는 크로스 커플드 래치형으로 구성된 것을 특징으로 하는 비트 라인 센스 앰프.
  3. 제 1 항에 있어서,
    상기 오버 드라이빙 전압(Vdd)은 외부에서 공급된 외부 전원전압인 것을 특징으로 하는 비트 라인 센스 앰프.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 전원전압(Vdc)은 상기 외부 전원전압을 전압강하시킨 내부 전원전압인 것을 특징으로 하는 비트 라인 센스 앰프.
  5. 제 1 항에 있어서,
    상기 제1 풀업 드라이버단은 PMOS 트랜지스터인 것을 특징으로 하는 비트 라인 센스 앰프.
  6. 제 1 항에 있어서,
    상기 스위칭단은 PMOS 트랜지스터인 것을 특징으로 하는 비트 라인 센스 앰프.
  7. 제 1 항에 있어서,
    상기 제2 풀업 드라이버단은 PMOS 트랜지스터인 것을 특징으로 하는 비트 라인 센스 앰프.
  8. 제 1 항에 있어서,
    상기 풀다운 드라이버단은 NMOS 트랜지스터인 것을 특징으로 하는 비트 라인 센스 앰프.
  9. 제 1 항에 있어서,
    상기 제2 제어 신호는 파워다운모드에서 인에이블되는 파워다운모드 인에이블 신호인 것을 특징으로 하는 비트 라인 센스 앰프.
  10. 제 1 항에 있어서,
    상기 제2 제어 신호는 셀프리프레시모드에서 인에이블되는 셀프리프레시 인에이블 신호인 것을 특징으로 하는 비트 라인 센스 앰프.
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