[go: up one dir, main page]

KR100642922B1 - Contact formation method of semiconductor device - Google Patents

Contact formation method of semiconductor device Download PDF

Info

Publication number
KR100642922B1
KR100642922B1 KR1020040018068A KR20040018068A KR100642922B1 KR 100642922 B1 KR100642922 B1 KR 100642922B1 KR 1020040018068 A KR1020040018068 A KR 1020040018068A KR 20040018068 A KR20040018068 A KR 20040018068A KR 100642922 B1 KR100642922 B1 KR 100642922B1
Authority
KR
South Korea
Prior art keywords
etching
forming
layer
polysilicon layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040018068A
Other languages
Korean (ko)
Other versions
KR20050094004A (en
Inventor
이병기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040018068A priority Critical patent/KR100642922B1/en
Publication of KR20050094004A publication Critical patent/KR20050094004A/en
Application granted granted Critical
Publication of KR100642922B1 publication Critical patent/KR100642922B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01M—TESTING STATIC OR DYNAMIC BALANCE OF MACHINES OR STRUCTURES; TESTING OF STRUCTURES OR APPARATUS, NOT OTHERWISE PROVIDED FOR
    • G01M17/00—Testing of vehicles
    • G01M17/007—Wheeled or endless-tracked vehicles
    • G01M17/02—Tyres
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60C—VEHICLE TYRES; TYRE INFLATION; TYRE CHANGING; CONNECTING VALVES TO INFLATABLE ELASTIC BODIES IN GENERAL; DEVICES OR ARRANGEMENTS RELATED TO TYRES
    • B60C25/00—Apparatus or tools adapted for mounting, removing or inspecting tyres
    • B60C25/002—Inspecting tyres
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/24—Measuring arrangements characterised by the use of optical techniques for measuring contours or curvatures

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 접합부에 홈과 같은 피트(Pit)를 형성한 후 그 상부에 피트가 매립되도록 콘택 플러그를 형성함으로써, 접합부과 콘택 플러그의 접촉 면적을 증가시켜 접촉 저항을 감소시키고 균일한 저항 특성을 얻을 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a semiconductor device, and by forming a contact plug such that a pit such as a groove is formed in a junction, and forming a contact plug thereon, the contact area of the junction and the contact plug is increased to increase contact resistance. Can be reduced and uniform resistance characteristics can be obtained.

콘택, 식각홈, 피트, 접촉저항, 표면적Contact, etching groove, pit, contact resistance, surface area

Description

반도체 소자의 콘택 형성 방법{Method of forming a contact in a semiconductor device} Method of forming a contact in a semiconductor device             

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1F are cross-sectional views of devices for describing a method for forming a contact of a semiconductor device according to an embodiment of the present invention.

도 2는 도 1c에서 플로팅 게이트에 식각 홈이 형성된 상태를 보여주는 셈 사진이다.
FIG. 2 is a photo showing a state in which an etching groove is formed in the floating gate in FIG. 1C.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 터널 산화막101 semiconductor substrate 102 tunnel oxide film

103 : 제1 폴리실리콘층 104a : 하부 산화막103: first polysilicon layer 104a: lower oxide film

104b : 질화막 104c : 상부 산화막104b: nitride film 104c: upper oxide film

104 : 유전체막 105 : 제2 폴리실리콘층104: dielectric film 105: second polysilicon layer

106 : 실리사이드층 107 : 절연막106 silicide layer 107 insulating film

108 : 포토레지스트 패턴 109 : 게이트 콘택홀108: photoresist pattern 109: gate contact hole

110 : 식각 홈 111 : 식각 정지막110: etching groove 111: etching stop film

112 : 층간 절연막 113 : 콘택홀 112: interlayer insulating film 113: contact hole                 

114 : 게이트 플러그
114: gate plug

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 콘택 플러그와 접합부의 접촉 저항을 감소시키기 위한 반도체 소자의 콘택 형성 방법에 관한 것이다.
The present invention relates to a method for forming a contact of a semiconductor device, and more particularly to a method for forming a contact of a semiconductor device for reducing the contact resistance of the contact plug and the junction.

소자의 집적도가 높아짐에 따라 콘택 플러그와 접합부 사이의 접촉 면적이 감소되어 저항이 증가하는 문제점이 발생되고 있다. 이러한 문제점은 일반적은 반도체 소자뿐만 아니라 난드형 플래쉬 메모리 소자의 경우에서도 발생되고 있다. As the degree of integration of devices increases, the contact area between the contact plug and the junction decreases, causing a problem of increasing resistance. This problem occurs not only for semiconductor devices but also for NAND flash memory devices.

난드형 플래쉬 메모리 소자의 경우를 예로써 설명하면, 셀 영역의 셀렉트 트랜지스터나 주변 회로 영역의 트랜지스터들은 콘트롤 게이트가 플로팅 게이트와 전기적으로 연결되어야 하기 때문에 게이트 콘택 식각(Gate contact etch) 공정을 통해 콘트롤 게이트와 플로팅 게이트를 연결시킨다. 좀 더 상세하게 설명하면, 게이트 콘택 식각 공정으로 플로팅 게이트용 폴리실리콘층 상부의 실리사이드층, 콘트롤 게이트용 폴리실리콘층 및 산화막(ONO 유전체막의 상부 산화막)을 순차적으로 식각한다. 이어서, 전체 구조 상에 절연층을 형성한 후, 게이트 콘택 식각이 실시된 영역에 플로팅 게이트용 폴리실리콘층이 노출되도록 콘택홀을 형성하고 전도성 물질을 매립하여 게이트 콘택과 금속 배선을 형성한다. In the case of the NAND flash memory device, the transistors of the select transistor in the cell region or the transistors in the peripheral circuit region are controlled by a gate contact etch process because the control gate must be electrically connected to the floating gate. Connect the floating gate with. In more detail, the silicide layer on the floating gate polysilicon layer, the control gate polysilicon layer, and the oxide layer (the upper oxide layer of the ONO dielectric layer) are sequentially etched by the gate contact etching process. Subsequently, after the insulating layer is formed on the entire structure, a contact hole is formed to expose the polysilicon layer for floating gate in the region where the gate contact etching is performed, and the conductive material is embedded to form the gate contact and the metal wiring.

이때, 게이트 콘택은 게이트 라인 상부에 형성되기 때문에 포토레지스트 패턴을 형성하기 위한 패터닝 공정이 어려울 뿐만 아니라, 집적도가 높아지면서 게이트 콘택의 단면적이 감소하고 영역에 따라 단면적이 변하여, 저항값이 증가하고 접촉 저항이 불균일해지는 문제점이 발생된다.
At this time, since the gate contact is formed on the gate line, the patterning process for forming the photoresist pattern is difficult, and as the degree of integration increases, the cross-sectional area of the gate contact decreases and the cross-sectional area varies depending on the area, thereby increasing the resistance value and contacting the gate contact. The problem is that the resistance is uneven.

이에 대하여, 본 발명이 제시하는 반도체 소자의 콘택 형성 방법은 접합부에 홈과 같은 피트(Pit)를 형성한 후 그 상부에 피트가 매립되도록 콘택 플러그를 형성함으로써, 접합부과 콘택 플러그의 접촉 면적을 증가시켜 접촉 저항을 감소시키고 균일한 저항 특성을 얻을 수 있다.
On the other hand, in the method for forming a contact of a semiconductor device according to the present invention, a contact plug is formed to form a pit like a groove in the junction and then the contact plug is embedded in the upper portion thereof, thereby increasing the contact area between the junction and the contact plug. It is possible to reduce contact resistance and obtain uniform resistance characteristics.

본 발명의 실시 예에 따른 반도체 소자의 콘택 형성 방법은 터널 산화막, 제1 폴리실리콘층, 유전체막, 제2 폴리실리콘층 및 실리사이드층이 적층된 구조로 이루어진 다수의 워드라인들과 다수의 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계와, 상기 셀렉트 라인의 상기 실리사이드층 및 상기 제2 폴리실리콘층을 일부 식각하여 게이트 콘택홀을 형성하는 단계와, 상기 게이트 콘택홀을 통해 노출된 상기 유전막을 식각하는 단계와, 상기 게이트 콘택홀을 통해 노출된 상기 제1 폴리실리콘층에 식각 공정으로 식각 홈을 형성하는 단계와, 상기 식각 홈을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 상기 제1 폴리실리콘층이 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하여 게이트 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법을 제공한다.In an embodiment, a contact forming method of a semiconductor device may include a plurality of word lines and a plurality of select lines having a structure in which a tunnel oxide layer, a first polysilicon layer, a dielectric layer, a second polysilicon layer, and a silicide layer are stacked. Forming a gate contact hole by partially etching the silicide layer and the second polysilicon layer of the select line, and etching the dielectric layer exposed through the gate contact hole. Forming an etch groove in the first polysilicon layer exposed through the gate contact hole by an etching process, forming an interlayer insulating film on the entire structure including the etch groove, Forming a contact hole to expose the first polysilicon layer, and filling the contact hole to form a gate plug Provides a method for forming contacts of a semiconductor device comprising the steps:

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법 을 설명하기 위한 소자의 단면도들이다. 도 2는 플로팅 게이트에 식각 홈이 형성된 상태를 보여주는 셈 사진이다.1A to 1F are cross-sectional views of devices for describing a method for forming a contact of a semiconductor device according to an embodiment of the present invention. 2 is a photo showing a state in which an etching groove is formed in the floating gate.

도 1a를 참조하면, 소정의 공정을 통해 반도체 기판(101)의 소자 분리 영역에는 소자 분리막(도시되지 않음)이 형성되고, 활성 영역에는 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘층(103), 유전체막(104), 콘트롤 게이트용 제2 폴리실리콘층(105) 및 실리사이드층(106)이 적층된 구조의 워드라인들(도시되지 않음)과 셀렉트 라인(드레인 셀렉트 라인 또는 소오스 셀렉트 라인; 10)이 형성된다. 상기에서, 유전체막(104)은 상부 산화막(104c), 질화막(104b) 및 하부 산화막(104a)의 적층 구조로 형성될 수 있다.Referring to FIG. 1A, an isolation layer (not shown) is formed in an isolation region of a semiconductor substrate 101 through a predetermined process, a tunnel oxide layer 102 and a first polysilicon layer for floating gates are formed in an active region. 103, the dielectric film 104, the second polysilicon layer 105 for the control gate and the silicide layer 106 are stacked, the word lines (not shown) and the select line (drain select line or source select line) 10) is formed. In the above, the dielectric film 104 may be formed in a stacked structure of the upper oxide film 104c, the nitride film 104b, and the lower oxide film 104a.

상기에서, 워드라인들(도시되지 않음)과 셀렉트 라인(10)들은 절연막(107)으로 둘러싸여 진다. 절연막(107)은 제1 폴리실리콘층(103)이나 콘트롤 게이트용 제2 폴리실리콘층(105)의 측벽이 노출되는 것을 방지하여, 후속 공정에서 형성될 플러그와전기적으로 연결되는 것을 차단하는 역할을 한다. In the above, the word lines (not shown) and the select lines 10 are surrounded by the insulating film 107. The insulating film 107 prevents the sidewalls of the first polysilicon layer 103 or the second polysilicon layer 105 for the control gate from being exposed, thereby preventing electrical connection with the plug to be formed in a subsequent process. do.

이때, 주변 회로 영역(도시되지 않음)에도 상기의 구성 요소들이 적층된 구조로 게이트 라인들이 형성된다. In this case, the gate lines are formed in a structure in which the above components are stacked in the peripheral circuit region (not shown).

도 1b를 참조하면, 셀렉트 라인(10)을 포함한 전체 구조 상에 게이트 플러그와 같은 플러그가 형성될 영역이 정의된 포토레지스트 패턴(108)을 형성한다. 이어서, 식각 공정으로 셀렉트 라인(10)에 게이트 콘택홀(109)을 형성한다. 이때, 게이트 콘택홀(109)을 형성하기 위한 식각 공정은 유전체막(104)을 식각이 정지되도록 실시하며, 유전체막(104)에 포함된 질화막(104b)을 식각 정지층으로 설정하여 상부 산화막(104c)까지만 식각이 진행되도록 할 수도 있다. 좀 더 구체적으로 설명하면 다음과 같다. Referring to FIG. 1B, a photoresist pattern 108 is formed on the entire structure including the select line 10 to define a region where a plug such as a gate plug is to be formed. Subsequently, the gate contact hole 109 is formed in the select line 10 by an etching process. In this case, the etching process for forming the gate contact hole 109 is performed so that the etching of the dielectric film 104 is stopped, and the nitride film 104b included in the dielectric film 104 is set as an etch stop layer, thereby forming an upper oxide film ( The etching may be performed only up to 104c). More specifically, it is as follows.

먼저, 게이트 콘택홀(109)을 형성하기 위한 절연막(107) 식각 시 식각 목표 두께를 절연막(107) 두께의 120% 내지 200%로 설정하여 절연막(107)을 식각한다. 이때, 식각제(Etch Chemistry)로 F 계열의 가스를 사용하며, 하부 실리사이드층(106)의 식각 손실은 300Å이 되도록 한다. First, when the insulating layer 107 for forming the gate contact hole 109 is etched, the etching target thickness is set to 120% to 200% of the thickness of the insulating layer 107 to etch the insulating layer 107. In this case, an F-based gas is used as an etching agent, and the etching loss of the lower silicide layer 106 is 300 kPa.

이어서, 실리사이드층(106) 식각 시 식각 목표 두께를 실리사이드층(106) 두께의 80% 내지 200%로 설정하여 실리사이드층(106)을 식각한다. 이때, 식각제(Etch Chemistry)로 F/Cl 계열의 가스를 사용하며, 실리사이드층(106)/제2 폴리실리콘층(105)의 식각 선택비가 0.8 내지 1.2 이상이 되도록 설정하여 하부 제2 폴리실리콘층(105)의 식각 손실은 500Å이 되도록 한다. Subsequently, when the silicide layer 106 is etched, the silicide layer 106 is etched by setting the etching target thickness to 80% to 200% of the thickness of the silicide layer 106. In this case, an F / Cl-based gas is used as an etching chemistry, and the lower second polysilicon is formed by setting the etching selectivity of the silicide layer 106 / second polysilicon layer 105 to be 0.8 to 1.2 or more. The etching loss of layer 105 is 500 kPa.

계속해서, 제2 폴리실리콘층(105) 식각 시 식각 목표 두께를 제2 폴리실리콘층(105) 두께의 80% 내지 200%로 설정하여 제2 폴리실리콘층(105)을 식각한다. 이때, 식각제(Etch Chemistry)로 HBr/O2, Cl2/O2 또는 HBr/Cl2/O 2 중 선택된 어느 한 계열의 가스를 사용하며, 상부 산화막(104c)에 대한 제2 폴리실리콘층(105)의 식각 선택비가 20 이상이 되도록 설정한다. Subsequently, when the second polysilicon layer 105 is etched, the etching target thickness is set to 80% to 200% of the thickness of the second polysilicon layer 105 to etch the second polysilicon layer 105. In this case, a second polysilicon layer on the upper oxide layer 104c may be used as an etchant, using any one gas selected from HBr / O 2 , Cl 2 / O 2, or HBr / Cl 2 / O 2 . The etching selectivity of 105 is set to be 20 or more.

상기의 공정을 통해, 게이트 콘택홀(109)을 형성하기 위한 식각 공정 시 주변 회로 영역(도시되지 않음)에도 콘택홀이 동시에 형성될 수 있다.Through the above process, a contact hole may be simultaneously formed in a peripheral circuit region (not shown) during an etching process for forming the gate contact hole 109.

도 1c 및 도 2를 참조하면, 게이트 콘택홀(109)의 저면에 잔류하는 유전체막(104)을 제거한다. 이때, 유전체막(104)의 식각 공정은 상부 산화막(104c)과 질화막(104b)이 완전히 제거되면서 하부 산화막(104a)의 일부가 잔류되도록 실시할 수 있다. 1C and 2, the dielectric film 104 remaining on the bottom surface of the gate contact hole 109 is removed. In this case, the etching process of the dielectric film 104 may be performed such that a part of the lower oxide film 104a remains while the upper oxide film 104c and the nitride film 104b are completely removed.

이어서, 게이트 콘택홀(109)의 저면에 잔류하는 하부 산화막(104a)을 완전히 제거하면서 제1 폴리실리콘층(103)에 식각 홈(Etch pit; 110)을 형성한다. 식각 홈(110)은 플라즈마를 이용한 건식각 방식으로 형성할 수 있으며, HBr/O2, Cl2/O2 또는 HBr/Cl2/O2 중 선택된 어느 한 계열의 가스를 사용하여, 상부 산화막(104c)에 대한 제1 폴리실리콘층(103)의 식각 선택비가 50 내지 70으로 설정한 상태에서 식각 홈(110)을 형성할 수 있다.Subsequently, an etch pit 110 is formed in the first polysilicon layer 103 while completely removing the lower oxide layer 104a remaining on the bottom surface of the gate contact hole 109. The etching groove 110 may be formed by a dry etching method using a plasma, and may be formed using any one gas selected from HBr / O 2 , Cl 2 / O 2, or HBr / Cl 2 / O 2 . The etching groove 110 may be formed in a state where the etching selectivity of the first polysilicon layer 103 with respect to 104c is set to 50 to 70.

이로써, 제1 폴리실리콘층(103)에는 다수의 식각 홈(110)이 형성되며, 제1 폴리실리콘층(103)의 상부 표면적이 증가된다.As a result, a plurality of etching grooves 110 are formed in the first polysilicon layer 103, and an upper surface area of the first polysilicon layer 103 is increased.

도 1d를 참조하면, 제1 폴리실리콘층(103)에 다수의 식각 홈(110)을 형성한 후에는 게이트 플러그를 형성하는데, 이하에서 한 가지 방법을 예를 들어 게이트 플러그를 형성하는 방법을 설명하기로 한다.Referring to FIG. 1D, after the plurality of etching grooves 110 are formed in the first polysilicon layer 103, a gate plug is formed. Hereinafter, a method of forming the gate plug will be described. Let's do it.

먼저, 식각 홈(110)을 포함한 전체 구조 상에 식각 정지막(111)을 형성한다. 식각 정지막(111)은 후속 공정에서 형성될 절연물질과 식각 선택비가 다른 물질, 예를 들면 질화물,로 형성한다. 이어서, 전체 구조 상에 게이트 콘택홀(109)이 완전히 매립되도록 층간 절연막(112)을 형성한다. 이때, 식각 홈(110)이 식각 정지막(111)으로 매립되지 않더라도 층간 절연막(112)에 의해 식각 홈(110)이 완전 히 매립된다. First, the etch stop layer 111 is formed on the entire structure including the etch groove 110. The etch stop layer 111 is formed of a material having a different etching selectivity from the insulating material to be formed in a subsequent process, for example, nitride. Subsequently, the interlayer insulating layer 112 is formed to completely fill the gate contact hole 109 over the entire structure. In this case, even though the etching groove 110 is not filled with the etch stop layer 111, the etching groove 110 is completely filled by the interlayer insulating layer 112.

도 1e를 참조하면, 식각 공정으로 층간 절연막(112)과 식각 정지막(111)의 소정 영역을 식각하여 콘택홀(113)을 형성한다. 이로써, 셀렉트 라인(10)에 형성된 식각 홈(110)이 콘택홀(113)을 통해 다시 노출되고, 셀렉트 라인(10)뿐만 아니라 주변 회로 영역의 게이트 라인(도시되지 않음)에도 플로팅 게이트용 폴리실리콘층이 노출되는 콘택홀이 형성된다.Referring to FIG. 1E, a contact hole 113 is formed by etching a predetermined region of the interlayer insulating layer 112 and the etch stop layer 111 by an etching process. As a result, the etch groove 110 formed in the select line 10 is exposed again through the contact hole 113, and not only the select line 10 but also the polysilicon for floating gate in the gate line (not shown) of the peripheral circuit region. A contact hole through which the layer is exposed is formed.

이때, 콘택홀(113)을 형성하는 과정에서 층간 절연막(112) 식각 시 정렬 오차가 발생되더라도 식각 정지막(111)에 의해 실리사이드층(106)이나 제2 폴리실리콘층(105)에 식각 손상이 발생되는 것을 방지할 수 있다. In this case, even though alignment error occurs when the interlayer insulating layer 112 is etched in the process of forming the contact hole 113, the etch damage may be caused to the silicide layer 106 or the second polysilicon layer 105 by the etch stop layer 111. Can be prevented from occurring.

도 1f를 참조하면, 콘택홀(113)을 전도성 물질로 매립하여 게이트 플러그(114)를 형성한다. 이때, 식각 홈(110)에 전도성 물질이 매립되면서 게이트 플러그(114)가 형성되기 때문에, 게이트 플러그(114)와 제1 폴리실리콘층(103)의 접촉 면적이 증가되어 접촉 저항이 낮아지는 것을 방지하고 우수한 전기적 특성을 얻을 수 있다.
Referring to FIG. 1F, the gate hole 114 is formed by filling the contact hole 113 with a conductive material. In this case, since the gate plug 114 is formed while the conductive material is embedded in the etching groove 110, the contact area between the gate plug 114 and the first polysilicon layer 103 is increased to prevent the contact resistance from decreasing. And excellent electrical properties can be obtained.

상기에서는 난드형 플래쉬 메모리 소자의 경우를 예로써 설명하였으나, 플로팅 게이트용 폴리실리콘층에 피트를 형성한 후 그 상부에 플러그를 형성하는 경우 외에도, 반도체 기판에 형성된 접합부(예를 들면, 소오스나 드레인)나 플러그 상에 금속 배선(또는, 또 다른 플러그)을 형성하는 경우에도 접합부 또는 플러그에 피트를 형성하는 방식으로 상기의 방법을 적용하여 접촉 면적을 증가시킬 수 있다.
In the above description, the nAND type flash memory device is described as an example. However, in addition to the case where a pit is formed on the floating gate polysilicon layer and a plug is formed thereon, a junction part (for example, a source or a drain) formed in the semiconductor substrate is formed. In the case of forming a metal wiring (or another plug) on the plug or the plug, the above-described method may be applied to increase the contact area by forming a pit on the joint or the plug.

상술한 바와 같이, 본 발명은 접합부에 홈과 같은 피트를 형성한 후 그 상부에 피트가 매립되도록 콘택 플러그를 형성함으로써, 접합부과 콘택 플러그의 접촉 면적을 증가시켜 접촉 저항을 감소시키고 균일한 저항 특성을 얻을 수 있다. As described above, the present invention forms a contact plug such that a pit such as a groove is formed in the junction and then fills the pit in the upper portion thereof, thereby increasing the contact area between the junction and the contact plug, thereby reducing contact resistance and providing uniform resistance characteristics. You can get it.

Claims (6)

삭제delete 삭제delete 삭제delete 터널 산화막, 제1 폴리실리콘층, 유전체막, 제2 폴리실리콘층 및 실리사이드층이 적층된 구조로 이루어진 다수의 워드라인들과 다수의 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a plurality of word lines and a plurality of select lines formed of a structure in which a tunnel oxide film, a first polysilicon layer, a dielectric film, a second polysilicon layer, and a silicide layer are stacked; 상기 셀렉트 라인의 상기 실리사이드층 및 상기 제2 폴리실리콘층을 일부 식각하여 게이트 콘택홀을 형성하는 단계;Etching a portion of the silicide layer and the second polysilicon layer of the select line to form a gate contact hole; 상기 게이트 콘택홀을 통해 노출된 상기 유전막을 식각하는 단계;Etching the dielectric film exposed through the gate contact hole; 상기 게이트 콘택홀을 통해 노출된 상기 제1 폴리실리콘층에 식각 공정으로 식각 홈을 형성하는 단계;Forming an etching groove in the first polysilicon layer exposed through the gate contact hole by an etching process; 상기 식각 홈을 포함한 전체 구조 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire structure including the etch groove; 상기 층간 절연막에 상기 제1 폴리실리콘층이 노출되도록 콘택홀을 형성하는 단계;Forming a contact hole in the interlayer insulating layer to expose the first polysilicon layer; 상기 콘택홀을 매립하여 게이트 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.Forming a gate plug by filling the contact hole. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 플라즈마를 이용한 건식각 방식으로 진행되는 반도체 소자의 콘택 형성 방법.The etching process is a contact forming method of a semiconductor device that is performed by a dry etching method using a plasma. 제 5 항에 있어서,The method of claim 5, 상기 식각 공정 시 HBr/O2, Cl2/O2 또는 HBr/Cl2/O2 중 선택된 어느 한 계열의 가스가 식각제로 사용되며, 상기 유전체막에 포함된 산화막에 대한 상기 제1 폴리실리콘층의 식각 선택비가 50 내지 70으로 설정되는 반도체 소자의 콘택 형성 방법.In the etching process, any one gas selected from HBr / O 2 , Cl 2 / O 2, or HBr / Cl 2 / O 2 is used as an etchant, and the first polysilicon layer with respect to the oxide film included in the dielectric film is used. The method of forming a contact of a semiconductor device, wherein the etching selectivity of is set to 50 to 70.
KR1020040018068A 2004-03-17 2004-03-17 Contact formation method of semiconductor device Expired - Fee Related KR100642922B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040018068A KR100642922B1 (en) 2004-03-17 2004-03-17 Contact formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040018068A KR100642922B1 (en) 2004-03-17 2004-03-17 Contact formation method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050094004A KR20050094004A (en) 2005-09-26
KR100642922B1 true KR100642922B1 (en) 2006-11-03

Family

ID=37274923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040018068A Expired - Fee Related KR100642922B1 (en) 2004-03-17 2004-03-17 Contact formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100642922B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723206B1 (en) * 2005-12-29 2007-05-29 삼성전기주식회사 Probe card with PCC for needle connection
KR100771418B1 (en) * 2006-03-31 2007-10-30 주식회사 엑셀반도체 Method of manufacturing self-aligned flash memory cells
KR100780774B1 (en) 2006-11-07 2007-11-30 주식회사 하이닉스반도체 NAND flash memory device and manufacturing method thereof
KR100986899B1 (en) * 2008-05-15 2010-10-11 주식회사 하이닉스반도체 Manufacturing Method of Semiconductor Device
CN112086356A (en) * 2019-06-14 2020-12-15 中芯国际集成电路制造(上海)有限公司 Semiconductor device and method of forming the same
CN112071901A (en) * 2020-09-21 2020-12-11 泉芯集成电路制造(济南)有限公司 Electrode connection structure, transistor and preparation method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035829A (en) * 1995-03-31 1996-10-28 김주용 Contact hole formation method of semiconductor device
KR20010018260A (en) * 1999-08-18 2001-03-05 윤종용 Method for forming contact between devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035829A (en) * 1995-03-31 1996-10-28 김주용 Contact hole formation method of semiconductor device
KR100338097B1 (en) * 1995-03-31 2002-10-25 주식회사 하이닉스반도체 Contact hole formation method of semiconductor device
KR20010018260A (en) * 1999-08-18 2001-03-05 윤종용 Method for forming contact between devices

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1003380970000 *
1020010018260 *

Also Published As

Publication number Publication date
KR20050094004A (en) 2005-09-26

Similar Documents

Publication Publication Date Title
KR100936585B1 (en) Semiconductor device and manufacturing method thereof
KR20030034501A (en) Method for forming metal line using damascene process
KR100642922B1 (en) Contact formation method of semiconductor device
KR100941865B1 (en) Manufacturing method of semiconductor device
US7696074B2 (en) Method of manufacturing NAND flash memory device
KR20100008942A (en) Semiconductor device and manufacturing method thereof
KR20080002057A (en) Contact plug formation method of flash memory device
KR20090074371A (en) Manufacturing Method of Semiconductor Device
US20080153289A1 (en) Method for manufacturing semiconductor devices and plug
KR100607355B1 (en) Method for forming damascene pattern of semiconductor device
KR100612566B1 (en) Manufacturing Method of Flash Memory Device
KR100607348B1 (en) Metal wiring formation method of semiconductor device
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
KR20100074629A (en) Method of forming contact hole in semiconductor device
KR20070059324A (en) Manufacturing Method of NAD Flash Memory Device
KR20020055913A (en) Method of forming a contact hole in a semiconductor device
KR100506050B1 (en) Contact formation method of semiconductor device
KR100307561B1 (en) Metal wiring formation method of semiconductor device_
KR100865023B1 (en) Method for forming contact plug of semiconductor device
CN100380628C (en) Method for manufacturing semiconductor element and method for manufacturing plug
KR100688579B1 (en) NAD flash memory device and manufacturing method thereof
KR20090105601A (en) Semiconductor element and metal wiring formation method of semiconductor element
KR20070052440A (en) Manufacturing Method of NAD Flash Memory Device
KR20090123514A (en) Semiconductor device and manufacturing method
KR20050012023A (en) Manufacturing method of nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040317

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050427

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20040317

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060501

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061017

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20061030

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20061027

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090922

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20100920

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee