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KR100634384B1 - 액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치 - Google Patents

액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치 Download PDF

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KR100634384B1
KR100634384B1 KR1020040055638A KR20040055638A KR100634384B1 KR 100634384 B1 KR100634384 B1 KR 100634384B1 KR 1020040055638 A KR1020040055638 A KR 1020040055638A KR 20040055638 A KR20040055638 A KR 20040055638A KR 100634384 B1 KR100634384 B1 KR 100634384B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이와 액세스 데이터를 저장하는 저장장치를 포함한다. 상기 메모리 셀 어레이의 액세스 여부는 상기 저장장치에 저장되어 있는 액세스 데이터에 따라 결정된다. 본 발명에 의하면, 액세스 데이터에 따라 필요한 경우에만상기 메모리 셀 어레이를 액세스하기 때문에 전력 소모를 줄일 수 있다.

Description

액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING CIRCUIT FOR STORING ACCESS DATA}
도 1은 본 발명에 따른 반도체 메모리 장치의 일실시예를 보여주는 블록도이다.
도 2는 도 1에 도시된 워드라인 게이팅 회로를 보여주는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 메모리 셀 어레이 200 : 워드라인 게이팅 회로
210 : 메모리 셀 220 : 논리 게이트
300 : 디코더 400 : 센스앰프
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 컴퓨터 내부에서 사용되고 있는 메인 메모리(Main Memory), 마이크로 프로세서 내의 내장 메모리(Embedded Memory), 캐쉬 메모리(Cache Memory) 형태로 널리 사용되고 있다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)로 나눌 수 있다.
RAM은 셀(Cell)에 데이터를 임의로 써넣고(write) 저장하며(store) 읽어낼(read) 수 있는 메모리이다. RAM은 전원이 끊어지면 저장된 데이터가 소멸되는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM)이 있다.
ROM은 단지 읽어낼(read) 수 있는 메모리이다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM은 크게 프로그래밍이 가능한 PROM(Programmable ROM)과 1 회의 프로그래밍만 허용되는 OT-PROM(One Time PROM)으로 나누어진다. 재 프로그래밍이 가능한 PROM으로는 EPROM(Erasable PROM)과 EEPROM(Electrically EPROM)이 있다. 불휘발성 메모리에는 집적도가 우수한 플래시 메모리(Flash Memory)도 있다.
일반적으로 상술한 반도체 메모리 장치들은, 워드라인 및 비트라인에 매트릭스 형태로 배열된 메모리 셀들을 다수개 갖는 메모리 셀 어레이; 로우 어드레스(row address)를 입력받아서 워드라인을 선택하고, 선택된 워드라인으로 워드라인 전압을 인가하는 행 디코더(row decoder); 칼럼 어드레스(column address)를 입력받아서 비트라인을 선택하는 칼럼 디코더(column decoder); 그리고 비트라인의 전위를 감지 증폭하여 선택된 메모리 셀의 데이터를 읽어내는 감지 증폭 회로를 포함한다.
이와 같은 구성을 갖는 반도체 메모리 장치는 워드라인이 활성화되면 워드라인에 연결되어 있는 다수의 메모리 셀들이 액세스된다. 그러나 경우에 따라서 워드 라인이 활성화되더라도 워드라인에 연결된 메모리 셀들을 액세스할 필요가 없는 경우가 있다.
예를 들어, 분기 예측(branch prediction)에 사용되는 분기 타겟 버퍼(Branch Target Buffer)의 경우에 그러하다. 일반적으로 분기 타겟 버퍼는 SRAM으로 설계된다. 분기 타겟 버퍼를 구성하는 SRAM의 메모리 셀 어레이에는 분기 명령어의 어드레스와 분기될 타겟 어드레스가 저장되어 있다. 분기 타겟 버퍼는 분기 방향이 테이큰(taken)으로 예측되는 경우 뿐만 아니라 낫-테이큰(not-taken)으로 예측되는 경우에도 선택된 워드라인을 활성화하여 워드라인에 연결된 메모리 셀들을 액세스한다. 분기 방향이 테이큰(taken)인 경우에는 메모리 셀 어레이를 액세스하여 저장되어 있는 타겟 어드레스를 읽어내고 해당 타겟 어드레스의 명령어를 페치(fetch)하게 된다. 그러나 분기 방향이 낫-테이큰(not-taken)인 경우에는 타겟 어드레스의 명령어를 페치할 필요가 없기 때문에 메모리 셀 어레이를 액세스할 필요가 없다. 즉 분기 방향이 낫-테이큰(not-taken)인 경우에는 불필요하게 메모리 셀 어레이를 액세스하여 그만큼 전력을 낭비하게 되는 결과를 초래한다.
최근에 반도체 메모리 장치를 이용하는 휴대용 기기(예를 들면, 노트북 컴퓨터, 휴대폰, PDA 등)가 널리 보급되면서 전력 소모를 줄이는 연구가 활발히 진행되고 있다. 특히, 휴대용 기기를 동작시키는 전원이 점점 낮아지면서 저전력에 대한 요구는 더욱 증대되고 있다. 이러한 전력 감소 경향에 비추어 보면, 워드라인이 활성화될 때마다 메모리 셀 어레이를 액세스하는 종래의 방법은 메모리 셀 어레이를 불필요하게 액세스함으로써 그만큼 전력 소모를 크게 하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 메모리 셀 어레이를 액세스하기 위한 데이터를 저장하는 수단을 구비하여 전력 소모를 줄이는 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 및 액세스 데이터를 저장하는 저장장치를 포함하되, 상기 메모리 셀 어레이의 액세스 여부는, 상기 액세스 데이터에 따라 결정된다. 여기서, 상기 저장장치는 상기 메모리 셀 어레이의 워드라인에 각각 연결되며 1 비트의 데이터를 저장하는 메모리 셀인 것을 특징으로 한다.
실시예로서, 상기 반도체 메모리 장치는, 상기 메모리 셀에 저장된 액세스 데이터에 응답하여 디코더에서 제공된 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 더 포함한다.
실시예로서, 상기 반도체 메모리 장치는, 상기 메모리 셀에 저장된 액세스 데이터, 그리고 동작 모드에 응답하여 디코더에서 제공된 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 더 포함한다. 상기 논리 게이트는 상기 동작 모드가 쓰기 모드인 경우에는 상기 액세스 데이터에 관계없이 상기 워드라인 전압을 상기 메모리 셀 어레이에 전달한다.
실시예로서, 상기 메모리 셀 어레이는, SRAM 메모리 셀 어레이인 것을 특징으로 한다. 이때, 상기 저장장치는 상기 SRAM 메모리 셀 어레이의 워드라인에 각각 연결되며, 1 비트의 데이터를 저장하는 SRAM 메모리 셀이다.
본 발명에 따른 반도체 메모리 장치의 다른 일면은, 메모리 셀 어레이; 어드레스를 입력받아서 워드라인을 선택하고, 선택된 워드라인으로 워드라인 전압을 공급하는 디코더; 액세스 데이터를 저장하는 저장장치; 및 상기 액세스 데이터에 응답하여 상기 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 포함한다. 여기서 상기 저장장치는, 1 비트의 데이터를 저장하는 메모리 셀인 것을 특징으로 한다.
실시예로서, 상기 논리 게이트는 상기 액세스 데이터 및 동작 모드에 응답하여 상기 워드라인 전압을 상기 메모리 셀 어레이에 전달한다. 상기 동작 모드가 쓰기 모드인 경우에 상기 액세스 데이터에 관계없이 상기 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 것을 특징으로 한다.
실시예로서, 상기 메모리 셀 어레이는 SRAM 메모리 셀 어레이인 것을 특징으로 한다. 상기 저장장치는 상기 SRAM 메모리 셀 어레이의 워드라인에 각각 연결되며 1 비트의 데이터를 저장하는 SRAM 메모리 셀이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치에 대한 일실시예를 보여주는 블록도이다. 도 1에 도시된 반도체 메모리 장치(1)는 메모리 셀 어레이(100), 워드라인 게이팅 회로(200), 디코더(300), 그리고 감지 증폭 회로(400)를 포함한다.
상기 메모리 셀 어레이(100)는 셀(Cell) 종류에 따라 다양한 형태로 구현될 수 있다. 예를 들면, DRAM 셀은 스위치 역할을 하는 트랜지스터와 데이터를 저장하는 커패시터로 구성된다. SRAM 셀은 보통 2 개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터로 구성된다. 상기 메모리 셀 어레이(100)에는 워드라인 및 비트라인에 연결되어 매트릭스 형태로 배열된 메모리 셀(DRAM 셀, SRAM 셀 등)들이 복수개 존재한다.
상기 디코더(300)는 어드레스(ADDR)를 입력받아서 워드라인을 선택하고, 선택된 워드라인(WL)에 워드라인 전압을 인가한다.
상기 워드라인 게이팅 회로(200)는 상기 메모리 셀 어레이(100)와 상기 디코더(300) 사이에 위치한다. 상기 워드라인 게이팅 회로(200)는 액세스 데이터를 저장하고 있는 저장장치이다. 상기 액세스 데이터는 상기 메모리 셀 어레이(100)의 액세스 여부를 결정하기 위한 데이터이다. 상기 워드라인 게이팅 회로(200)는 메모리 셀(210)과 논리 게이트(220)로 구성될 수 있다.
상기 메모리 셀(210)은 액세스 데이터를 저장한다. 상기 메모리 셀(210)은 DRAM 셀, SRAM 셀 등으로 다양하게 구현될 수 있다. 상기 메모리 셀(210)은 상기 메모리 셀 어레이(100)의 각각의 워드라인에 연결된다. 상기 메모리 셀(210)은 1 비트의 액세스 데이터를 저장한다.
상기 논리 게이트(220)는 액세스 데이터에 응답하여 워드라인 전압이 상기 메모리 셀 어레이(100)에 전달되도록 한다. 예를 들어, 상기 논리 게이트(220)는 상기 메모리 셀(210)에 저장된 액세스 데이터가 "1"인 경우에는 상기 디코더(300) 에서 인가된 워드라인 전압이 상기 메모리 셀 어레이(100)에 전달되도록 한다. 그러나 액세스 데이터가 "0"인 경우에는 상기 워드라인 전압이 상기 메모리 셀 어레이(100)에 전달되지 않도록 한다.
상기 논리 게이트(220)는 액세스 데이터 뿐만 아니라 동작 모드에 응답하여 워드라인 전압이 상기 메모리 셀 어레이(100)에 전달되도록 구현될 수 있다. 즉, 도 1에서 제어신호(write)에 따라 동작 모드가 쓰기 동작인 경우에는 액세스 데이터에 관계없이 워드라인 전압이 상기 메모리 셀 어레이(100)에 전달되게 할 수 있다.
상기 감지 증폭 회로(400)는 비트라인(BL, /BL, Bit, /Bit)을 통해 상기 메모리 셀 어레이(100) 및 상기 메모리 셀(210)에 연결된다. 상기 감지 증폭 회로(400)는 상기 비트라인(BL, /BL, Bit, /Bit)의 전위를 감지 증폭한다. 도 1에서 비트라인은 각각 쌍으로 도시되어 있다. 일반적으로 DRAM과 SRAM에서는 하나의 메모리 셀에 연결되는 비트라인은 쌍으로 구성된다. 그러나 본 발명에 따른 반도체 메모리 장치는 이에 국한되는 것은 아니며, 하나의 메모리 셀에 하나의 비트라인만 연결되어 있는 경우(예를 들면, 플래시 메모리)에도 적용 가능하다.
도 2는 도 1에 도시된 워드라인 게이팅 회로에 대한 바람직한 실시예를 보여주는 회로도이다. 도 2를 참조하면, 상기 워드라인 게이팅 회로(200)는 워드라인(WL)을 통해 디코더(도 1 참조)(300)에 연결되며, 워드라인(Gated WL)을 통해 메모리 셀 어레이(110)에 연결된다. 그리고 비트라인쌍(Bit, /Bit)을 통해 감지 증폭 회로(도 1 참조)(400)에 연결된다. 상기 워드라인 게이팅 회로(200)는 메모리 셀 (210)과 논리 게이트(220)로 구성된다.
도 2에서, 상기 메모리 셀(210)은 1 비트의 데이터를 저장할 수 있는 SRAM 셀이다. 상기 SRAM 셀(210)은 2 개의 PMOS 트랜지스터(P1, P2), 4개의 NMOS 트랜지스터(N1~N4)로 구성되는 통상의 SRAM 셀이다. 상기 1 비트 SRAM 셀(210)에는 액세스 데이터가 저장된다. 상기 액세스 데이터에 따라 상기 메모리 셀 어레이(110)에 대한 액세스 여부가 결정된다. 바람직한 실시예로서, 상기 메모리 셀(210)이 SRAM 셀일 때, 상기 메모리 셀 어레이(110)는 SRAM의 메모리 셀 어레이로서 워드라인(Gated WL)에 연결되는 복수개의 SRAM 셀들로 구성된다. 상기 메모리 셀(210)이 DRAM 셀이면, 상기 메모리 셀 어레이(110)는 워드라인(Gated WL)에 연결되는 복수개의 DRAM 셀들로 구성된다.
상기 논리 게이트(220)는 1개의 AND 게이트(G1)와 1개의 OR 게이트(G2)로 구성된다. 상기 AND 게이트(G1)는 2 개의 입력단과 1 개의 출력단을 가진다. 하나의 입력단은 워드라인(WL)에 연결되며, 다른 하나의 입력단은 상기 OR 게이트(G2)의 출력단에 연결되고, 출력단은 워드라인(Gated WL)에 연결된다. 상기 OR 게이트(G2)는 2 개의 입력단과 1 개의 출력단을 가진다. 하나의 입력단은 상기 SRAM 셀(210)의 출력단에 연결되며, 다른 하나의 입력단은 제어신호(Write)를 입력받고, 출력단은 상기 AND 게이트(G1)의 입력단에 연결된다.
이와 같은 구성을 가지는 상기 워드라인 게이팅 회로(200)는, 예를 들어, 상기 SRAM 셀(210)에 저장된 액세스 데이터 "1"인 경우에는 상기 OR 게이트(G2)의 출력이 항상 "1"이 되어 상기 워드라인(WL)이 활성화되면, 상기 메모리 셀 어레이(110)에 연결된 워드라인(Gated WL)도 활성화된다. 따라서, 액세스 데이터가 "1"인 경우에는 상기 워드라인(WL)이 활성화되면 상기 메모리 셀 어레이(110)는 액세스된다. 그러나 제어신호(Write)가 활성화되지 않은 상태에서 상기 SRAM 셀(210)에 저장된 데이터가 "0"인 경우에는 상기 OR 게이트(G2)의 출력이 "0"이 된다. 따라서 상기 AND 게이트(G1)의 출력은 "0"이 되어 상기 워드라인(WL)에 인가된 전압은 상기 워드라인(Gated WL)으로 전달되지 않는다. 따라서, 상기 메모리 셀 어레이(110)는 액세스되지 않는다.
한편, 상기 제어신호(Write)가 활성화된 경우에는 상기 OR게이트(G2)의 출력이 항상 "1"이 되기 때문에 상기 SRAM 셀(210)에 저장되어 있는 액세스 데이터에 상관없이 워드라인(WL)에 인가된 전압은 상기 워드라인(Gated WL)으로 전달된다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이(100)에 연결된 각각의 워드라인에 액세스 정보를 저장하기 위해 워드라인 게이팅 회로(200)를 구비한다. 상기 워드라인 게이팅 회로(200)에 저장된 액세스 데이터가 "0"인 경우에는 메모리 셀 어레이는 액세스되지 않는다. 그러나 쓰기 동작 시에는 액세스 데이터에 관계없이 쓰기 동작이 진행되어야 하므로 메모리 셀 어레이는 액세스된다.
본 발명에 따른 반도체 메모리 장치에 의하면, 워드라인 게이팅 회로에 저장된 액세스 정보가 "0" 인 경우에는 메모리 셀 어레이를 액세스하지 않도록 하여 불필요하게 메모리 셀 어레이를 액세스함으로써 낭비되는 전력 소모를 줄일 수 있다. 또한, 메모리 셀 어레이에 연결되는 각각의 워드라인에 액세스 정보를 저장하기 때문에 복잡한 제어회로나 큰 지연 시간 없이도 워드라인의 제어만으로 반도체 메모 리 장치에서 소모되는 전력을 감소할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 어레이에 연결되는 각각의 워드라인에 액세스 정보를 저장하는 수단을 구비하여 종래에 비해 반도체 메모리 장치에서 소모되는 전력을 크게 줄일 수 있다.

Claims (20)

  1. 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀과 동일한 구조를 갖는 메모리 셀에 액세스 데이터를 저장하는 저장장치를 포함하되,
    상기 메모리 셀 어레이의 액세스 여부는 상기 메모리 셀에 저장된 액세스 데이터에 따라 결정되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 저장장치는 상기 메모리 셀 어레이의 워드 라인에 각각 연결되며, 상기 메모리 셀에는 1 비트의 액세스 데이터가 저장되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    어드레스를 입력받아서 워드라인을 선택하고, 선택된 워드라인으로 워드라인 전압을 공급하는 디코더를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀에 저장된 액세스 데이터에 응답하여 상기 디코더에서 제공된 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 논리 게이트는, 상기 워드라인 전압 및 상기 액세스 데이터를 입력받는 AND 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 메모리 셀에 저장된 액세스 데이터, 그리고 동작 모드에 응답하여 상기 디코더에서 제공된 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 논리 게이트는, 상기 액세스 데이터 및 상기 동작 모드를 입력받는 OR 게이트; 및
    상기 워드라인 전압 및 상기 OR 게이트의 출력을 입력받는 AND 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 논리 게이트는, 상기 동작 모드가 쓰기 모드인 경우에는 상기 액세스 데이터에 관계없이 상기 워드라인 전압을 상기 메모리 셀 어레이에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀 어레이는, SRAM 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 저장장치는, 상기 SRAM 메모리 셀 어레이의 워드라인에 각각 연결되며, 1 비트의 데이터를 저장하는 SRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수의 워드 라인에 연결된 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 워드 라인 중에서 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압을 제공하는 디코더;
    상기 복수의 워드 라인에 각각 연결되며, 상기 메모리 셀 어레이에 포함된 복수의 메모리 셀과 동일한 구조를 갖는 메모리 셀에 액세스 데이터를 저장하는 저장장치; 및
    상기 메모리 셀에 저장된 액세스 데이터에 응답하여, 상기 워드 라인 전압을 상기 메모리 셀 어레이에 전달하는 논리 게이트를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 저장장치는 1 비트의 데이터를 저장하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 논리 게이트는, 상기 워드라인 전압 및 상기 액세스 데이터를 입력받아서 상기 워드라인 전압을 상기 선택된 워드 라인에 전달하는 AND 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 논리 게이트는, 상기 액세스 데이터 및 동작 모드에 응답하여 상기 워드라인 전압을 상기 선택된 워드 라인에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 논리 게이트는, 상기 액세스 데이터 및 상기 동작 모드를 입력받는 OR 게이트; 및
    상기 워드라인 전압 및 상기 OR 게이트의 출력을 입력받는 AND 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 논리 게이트는, 상기 동작 모드가 쓰기 모드인 경우에 상기 액세스 데이터에 관계없이 상기 워드 라인 전압을 상기 선택된 워드 라인에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 메모리 셀 어레이는, SRAM 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 저장장치는, 상기 SRAM 메모리 셀 어레이의 워드라인에 각각 연결되며, 1 비트의 데이터를 저장하는 SRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 11 항에 있어서,
    상기 메모리 셀 어레이는, DRAM 메모리 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 저장장치는 상기 DRAM 메모리 셀 어레이의 워드라인에 각각 연결되며, 1 비트의 데이터를 저장하는 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
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