KR100632943B1

KR100632943B1 - 저전력 및 고속 프로그램 가능한 로직 어레이

Info

Publication number: KR100632943B1
Application number: KR1020040038708A
Authority: KR
Inventors: 이동규
Original assignee: 삼성전자주식회사
Priority date: 2004-05-29
Filing date: 2004-05-29
Publication date: 2006-10-12
Anticipated expiration: 2024-05-29
Also published as: US7245149B2; KR20050113497A; US20050264317A1

Abstract

여기에 개시되는 프로그램 가능한 로직 어레이는 앤드 어레이와 오어 어레이를 포함한다. 앤드 어레이는 클록 신호에 동기되어 동작하며, 입력 신호들에 응답하여 논리곱 신호들을 발생한다. 오어 어레이는 적어도 하나의 신호 라인과; 상기 신호 라인에 연결되며, 상기 논리곱 신호들 중 일부에 응답하여 동작하는 복수 개의 트랜지스터들과; 그리고 상기 적어도 하나의 신호 라인에 연결되며, 인에이블 클록 신호로서 상기 논리곱 신호들 중 어느 하나에 동기되어 동작하는 인에이블 회로를 포함한다.

Description

저전력 및 고속 프로그램 가능한 로직 어레이{LOW-POWER, HIGH-SPEED PROGRAMMABLE LOGIC ARRAY}

도 1a 내지 도 1c는 일반적인 프로그램 가능한 로직 어레이의 동작을 설명하기 위한 타이밍도;

도 2는 본 발명에 따른 프로그램 가능한 로직 어레이 회로를 개략적으로 보여주는 블록도;

도 3은 본 발명의 제 1 실시예에 따른 도 2에 도시된 인에이블 회로를 보여주는 회로도;

도 4a 및 도 4b는 본 발명에 따른 인에이블 회로의 동작을 설명하기 위한 타이밍도; 그리고

도 5는 본 발명의 제 2 실시예에 따른 도 2에 도시된 인에이블 회로를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 프로그램 가능한 로직 어레이 회로 120 : 앤드 플랜

140 : 오어 플랜

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로 다이나믹 프로그램 가능한 로직 어레이 (dynamic programmable logic array)에 관한 것이다.

로직 회로들은 컴퓨터와 같은 디지털 시스템의 없어서는 안될 부품이다. 본래, 로직 회로는 다수의 입력들을 처리하여 디지털 시스템에 사용되는 다수의 출력들을 발생한다. 입력들 및 출력들은, 일반적으로, 2개의 이진 값들 중 하나, 즉, 하이 로직 값 또는 로우 로직 값을 갖는 전기적인 신호들이다. 로직 회로의 입력들 및 출력들 간의 요구되는 관계를 나타내는 이진 로직을 이용하여 입력들이 로직 회로에 의해서 처리된다.

임의의 고객의 특정한 요구에 맞게 제작된 로직 회로는 제작하는 데 상당히 비싸다. 따라서, 범용의 대규모 집적 (VLSI) 회로들이 정해진다. VLSI 회로들은 가능한 많은 로직 역할들을 수행하며, 이는 요구되는 로직 기능들을 통합하는 데 도움이 된다. 하지만, 디지털 시스템의 다양한 소자들을 함께 연결하기 위해서는 여전히 랜덤 로직 회로들이 요구된다.

이러한 랜덤 로직 회로들을 구현하는 데 몇가지 방식들이 사용된다. 트랜지스터-트랜지스터 로직 (transistor-transistor logic: TTL)과 같은 표준 로직이 한 가지 방법이다. TTL 집적 회로들은 상대적으로 적은 수의 범용 로직 기능들이 통합되기 때문에 용도가 다양하다. 특정 응용을 위해서는 많은 TTL 집적 회로들이 요구된다는 것이 결점이다. 이는 파워 소모 및 보드 공간을 증가시키며, 디지털 시스템 의 전반적인 비용을 증가시킨다.

표준 로직의 한가지 대안은 커스텀 로직 집적 회로이다. 커스텀 로직 회로들은 특정 응용의 요구에 맞게 정확하게 제작된다. 이는 시스템을 위해 요구되는 부품 수를 급격히 줄일 수 있는 특정 회로 아키텍쳐의 구현을 가능하게 한다. 그러나, 커스텀 로직 장치들은 상당한 개발 시간 및 노력을 필요로 하며, 이는 회로 개발 비용을 증가시키고 또한 최종 시스템의 생산을 지연시킨다.

비교적 저렴한 커스텀 로직의 대안은 프로그램 가능한 로직 어레이 (programmable logic array: PLA)이다. PLA는 복잡한 조합 로직 기능들이 감소될 수 있고 다양한 표준 형식으로 단순화될 수 있다는 이점을 갖는다. 예를 들면, 로직 기능들이 전통적인 논리곱들의 합 (sum of products: SOP) 형식으로 처리될 수 있다. 일반적인 PLA는 AND 플랜 (또는 디코더 어레이부로 알려짐)과 OR 플랜 (또는 롬 어레이부로 알려짐)로 알려진 2개의 로직 어레이부들을 포함한다. AND 및 OR 플랜들은 경로들 또는 라인들에 의해서 상호 전기적으로 연결된다. PLA의 예들이 대한민국특허공개번호 2004-14060에 "EFFICIENT DYNAMIC PLA DECODER"라는 제목으로, U.S. Patent No. 5,083,047에 "PRECHARGED-TYPE LOGIC CIRCUIT HAVING DUMMY PRECHARGE LINE"라는 제목으로, 그리고 U.S. Patent No. 6,127,838에 "IDDQ TESTABLE PROGRAMMABLE LOGIC ARRAYS"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

대한민국특허공개번호 2004-14060에는 하나의 클록 신호가 AND 및 OR 플랜들에 공통으로 인가된 상태에서 입력들을 처리하여 출력들을 생성하는 기술이 기술되 어 있다. 이러한 방식의 결점은 레이스 문제가 생긴다는 것이다. 예를 들면, 논리곱/논리합 라인에 연결된 트랜지스터들의 수가 증가함에 따라, 도 1a에서 점선으로 도시된 바와 같이, 출력 신호의 천이 시간이 점차적으로 길어진다. 이는 평가 구간 (evaluation period)에서 원하는 출력 값을 얻는 것이 어려움을 의미한다.

이러한 문제를 해결하기 위해서는, 도 1b에 도시된 바와 같이, AND 플랜에 공급되는 클록 신호 (CLK1)와 OR 플랜에 공급되는 클록 신호 (CLK2)와 사이에 일정한 지연 시간이 제공되어야 하며, 이러한 기술은 앞서 언급된 '047 특허에 기술되어 있다. 하지만, 이러한 방식은 원하지 않는 DC 파워가 A 구간에서 생기는 결점을 갖는다. 예를 들면, '047 특허의 도 1에 도시된 바와 같이, 논리합 라인 (1012)과 접지 전압 사이에 직렬 연결되는 NMOS 트랜지스터들 (N2, N)을 논리곱 라인 (1011) 및 클록 신호 (P2)에 의해서 각각 제어된다. 논리곱 라인 (1011)이 하이로 설정되고 NMOS 트랜지스터 (N2)가 턴 온되는 구간, 즉, A 구간 동안 NMOS 트랜지스터들 (N2, N)을 통해 DC 파워가 소모된다.

원하지 않는 파워 소모는 도 1c에 도시된 게이티드 클록 신호 (gated clock signal)를 사용함으로써 제거될 수 있다. 하지만, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 고속 집적 회로에서 요구되는 지연 시간을 얻을 수 있는 클록 발생 회로를 제조하는 것이 점차적으로 어려워지고 있다. 즉, 고속 집적 회로의 경우, B 구간으로 표시된 펄스 구간을 갖는 게이티드 클록 신호를 얻는 것이 상당히 어렵다.

따라서, 저전력 고속 집적 회로들이 요구되는 상황에서, 빠른 동작 속도를 얻을 수 있을 뿐만 아니라 불필요한 전력 소모를 줄일 수 있는 새로운 PLA 구조가 절실히 요구되고 있다.

본 발명의 목적은 전력 소모를 줄일 수 있는 프로그램 가능한 로직 어레이를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 클록 신호에 동기되어 동작하며, 입력 신호들에 응답하여 논리곱 신호들을 발생하는 앤드 어레이를 포함하는 프로그램 가능한 로직 어레이 회로가 제공된다. 프로그램 가능한 로직 어레이 회로는 적어도 하나의 신호 라인과; 상기 신호 라인에 연결되며, 상기 논리곱 신호들 중 일부에 응답하여 동작하는 복수 개의 트랜지스터들과; 그리고 상기 적어도 하나의 신호 라인에 연결되며, 인에이블 클록 신호로서 상기 논리곱 신호들 중 어느 하나에 동기되어 동작하는 인에이블 회로를 포함한다.

이 실시예에 있어서, 상기 인에이블 클록 신호로서 사용되는 논리곱 신호는 활성화 빈도에 따라 선택된다.

이 실시예에 있어서, 상기 인에이블 회로는 상기 선택된 논리곱 신호에 동기되어 상기 적어도 하나의 신호 라인을 충방전한다.

이 실시예에 있어서, 상기 인에이블 회로는 상기 인에이블 클록 신호로서 논리곱 신호를 반전시키는 제 1 인버터와; 상기 제 1 인버터의 출력 단자에 연결된 게이트, 전원 전압에 연결된 소오스, 그리고 내부 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터와; 상기 적어도 하나의 신호 라인에 연결된 드레인, 접지된 소오스, 그리고 상기 인에이블 클록 신호로서 논리곱 신호를 받아들이도록 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 인버터의 출력 단자에 연결된 일 입력 단자 및 상기 내부 노드에 연결된 타 입력 단자를 갖는 NAND 게이트와; 상기 전원 전압과 상기 적어도 하나의 신호 라인 사이에 연결되며, 상기 NAND 게이트의 출력 신호에 의해서 제어되는 제 2 PMOS 트랜지스터와; 상기 NAND 게이트의 출력 단자에 연결된 입력 단자를 갖는 제 2 인버터와; 그리고 상기 제 2 인버터의 출력 단자에 연결된 게이트 및 상기 적어도 하나의 신호 라인에 연결된 드레인, 그리고 상기 내부 노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 인에이블 회로는 상기 인에이블 클록 신호로서 논리곱 신호를 입력받는 제 1 인버터와; 상기 제 1 인버터의 출력 신호를 받아들이도록 연결된 게이트, 전원 전압에 연결되 소오스, 그리고 내부 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 인버터의 출력 단자 및 상기 내부 노드에 각각 연결된 입력 단자들을 갖는 NAND 게이트와; 상기 NAND 게이트의 출력 단자에 연결된 게이트, 상기 전원 전압에 연결된 소오스, 그리고 상기 적어도 하나의 신호 라인에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 제 1 인버터의 출력 단자에 연결된 입력 단자를 갖는 제 2 인버터와; 상기 제 2 인버터의 출력 단자에 연결된 게이트, 상기 적어도 하나의 신호 라인에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 1 NMOS 트랜지스터와; 상기 적어도 하나의 신호 라인과 상기 제 1 인버터의 출력 단자에 각각 연결된 입력 단자들을 갖는 XNOR 게이트와; 상기 NAND 게이트의 출력 단자에 연결된 입력 단자를 갖는 제 3 인버터와; 그리고 상기 XNOR 게이트와 상기 내부 노드에 연결되며, 상기 제 3 인버터의 출력 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함한다.

본 발명의 다른 특징에 따르면, 프로그램 가능한 로직 어레이 회로는 클록 신호에 동기되어 동작하며, 입력 신호들에 응답하여 논리곱 신호들을 발생하는 앤드 어레이와; 그리고 상기 논리곱 신호들에 응답하여 논리합 신호들을 발생하는 오어 어레이를 포함하며, 상기 오어 어레이는 상기 논리합 신호들을 전달하는 복수 개의 신호 라인들과; 그리고 상기 신호 라인들에 각각 연결되는 복수 개의 인에이블 회로들을 포함한다. 특히, 상기 인에이블 회로들 각각은 인에이블 클록 신호로서 상기 논리곱 신호들 중 대응하는 논리곱 신호에 동기되어 동작한다.

본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

본 발명에 따른 프로그램 가능한 로직 어레이 회로는 롬 어레이의 이벨류에이션/프리챠지 동작이 클록 신호 대신에 디코더 어레이의 논리곱 라인들 모두 또는 일부 상의 논리곱 신호들에 의해서 수행되도록 구성된다. 이러한 구성에 따르면, 클록 신호의 토글로 인한 불필요한 전력 소모를 줄이는 것이 가능하다. 이는 이후 상세히 설명될 것이다.

도 2는 본 발명에 따른 프로그램 가능한 로직 어레이 회로를 개략적으로 보여주는 블록도이다. 본 발명에 따른 프로그램 가능한 로직 어레이 (이하, PLA라 칭함) 회로는 다이나믹 PLA (이하, DPLA라 칭함)이다. 본 발명에 따른 프로그램 가능 한 로직 어레이 회로 (100)에 따르면, 도 2에 도시된 바와 같이, 클록 신호 (CLK)는 AND 플랜 (또는 디코더 어레이) (120)에만 공급된다. 디코더 어레이로서 AND 플랜 (120)은 복수 개의 입력 신호들 (INi) (이 실시예에 있어서, i=1, 2), NMOS 트랜지스터들 (MN1), 그리고 논리곱 라인들 (102)을 포함한다. AND 플랜 (120)의 NMOS 트랜지스터들 (MN1)의 배열이 정해진 로직 기능에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 롬 어레이로서 OR 플랜 (140)은 NMOS 트랜지스터들 (MN2), 그리고 논리합 라인들 (103)을 포함한다. 마찬가지로, OR 플랜 (140)의 NMOS 트랜지스터들 (MN2)의 배열이 정해진 로직 기능에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 2를 참조하면, 본 발명에 따른 DPLA (100)의 OR 플랜 (140)은 논리합 라인들 (102)에 각각 전기적으로 연결된 인에이블 회로들 (140_0∼140_n)을 더 포함한다. 인에이블 회로들 (140_0∼140_n) 각각은 AND 플랜 (120)의 출력 신호들 (P1∼Pm) 중 대응하는 출력 신호에 응답하여 대응하는 논리합 라인을 충방전하며, 이는 이후 상세히 설명될 것이다. 즉, 인에이블 회로들 (140_0∼140_n) 각각은 충방전 회로로서 동작한다. 이 실시예에 있어서, 논리곱 신호들 (P0∼Pn) 중 일부만이 인에이블 클록 신호로서 대응하는 인에이블 회로들에 각각 공급된다. 인에이블 회로들 (140_0∼140_n)에 공급될 논리곱 신호들은 이벨류에이션 빈도에 따라 선택될 것이다. 이벨류에이션 빈도가 높은 순서대로 논리곱 신호들이 선택될 것이다. 하지만, 논리곱 신호들이 모두 인에이블 회로들에 각각 공급될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 3은 본 발명의 제 1 실시예에 따른 도 2에 도시된 인에이블 회로를 보여주는 회로도이다. 도 3을 참조하면, 단지 하나의 논리합 라인 (102)에 연결된 인에이블 회로 (140_0)만이 도시되어 있다. 하지만, 인에이블 클록 신호로서 사용되는 논리곱 신호가 서로 다르다는 점을 제외하면, 나머지 인에이블 회로들 (140_1∼140_n) 역시 도 3에 도시된 것과 동일하게 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 3을 참조하면, 본 발명의 제 1 실시예에 따른 인에이블 회로 (140_0)는 인버터들 (141, 146), PMOS 트랜지스터들 (142, 147), NAND 게이트 (144), 그리고 NMOS 트랜지스터 (145)를 포함한다. PMOS 트랜지스터 (142)는 인버터 (141)를 통해 인에이블 클록 신호 (Pi)를 입력받도록 연결된 게이트, 전원 전압 (VDD)에 연결된 소오스, 그리고 ND1 노드에 연결된 드레인을 갖는다. NAND 게이트 (144)의 입력 단자들은 인버터 (141)의 출력 단자 및 ND1 노드에 각각 전기적으로 연결되어 있다. PMOS 트랜지스터 (147)는 ND2 노드 즉, NAND 게이트 (144)의 출력 단자에 전기적으로 연결된 게이트, 전원 전압 (VDD)에 연결된 소오스, 그리고 논리합 라인 (103)에 전기적으로 연결된 드레인을 갖는다. NMOS 트랜지스터 (143)는 인에이블 클록 신호 (Pi)를 입력받도록 연결된 게이트, 논리합 라인 (103)에 전기적으로 연결된 드레인, 그리고 접지된 소오스를 갖는다. NMOS 트랜지스터 (145)는 인버터 (146)의 출력 신호에 의해서 제어되며, ND1 노드 및 논리합 라인 (103) 사이에 전기적으로 연결되어 있다. 인버터 (146)의 입력 단자는 ND2 노드에 전기적으로 연결되어 있다.

앞서 설명된 바와 같이, 인에이블 클록 신호 (Pi)는 임의의 논리곱 라인 (102)으로부터 제공된다. 논리합 라인 (103)에 연결된 NMOS 트랜지스터들 (MN2)은 대응하는 논리곱 신호들 (예를 들면, P1, P2, Pm)에 의해서 각각 제어된다.

도 4a 및 도 4b는 본 발명에 따른 인에이블 회로의 동작을 설명하기 위한 타이밍도이다.

먼저 도 4a를 참조하면, 클록 신호 (CLK)가 로우 레벨을 가질 때, 논리곱 라인들 (P1-Pm)은 도 2에 도시된 대응하는 PMOS 트랜지스터들 (PRE)을 통해 하이 레벨이 된다. 클록 신호 (CLK)가 하이 레벨을 가질 때, 논리곱 라인들 (P1-Pm)의 로직 레벨들은 입력 신호들 (IN1, IN2)의 로직 레벨들에 따라 결정될 것이다. 예를 들면, 입력 신호들 (IN1, IN2)이 입력되더라도, 인에이블 클록 신호 (Pi)로서 사용되는 논리곱 라인이 프리챠지 레벨 즉, 하이 레벨을 갖는다고 가정하자. 이러한 가정에 따르면, 도 3을 참조하면, PMOS 트랜지스터 (142)가 턴 온되어 ND1 노드가 하이 레벨을 갖는다. 이와 동시에, NMOS 트랜지스터 (143)가 턴 온되어 논리합 라인 (103)은 로우 레벨이 된다. NAND 게이트 (144)의 입력 신호들 중 하나 (즉, 인버터 (141)의 출력 신호)가 로우 레벨을 갖기 때문에, ND2 노드는 하이 레벨이 된다. 이는 PMOS 및 NMOS 트랜지스터들 (145, 147)가 턴 오프되게 한다.

이러한 조건 하에서, 클록 신호 (CLK)의 로우-하이 천이에 동기되어 인에이블 클록 신호 (Pi)가 로우 레벨이 되면, PMOS 및 NMOS 트랜지스터들 (142, 143)은 턴 오프되는 반면에, PMOS 및 NMOS 트랜지스터들 (145, 147)이 턴 온된다. 이때, 도 4a에 도시된 바와 같이, 논리곱 신호들 (P1, P2, Pm)이 모두 로우 레벨을 가지면, 논리합 라인 (103)은 PMOS 트랜지스터 (147)를 통해 하이 레벨이 된다. 즉, 출 력 신호 (OUT)가 하이 레벨에서 로우 레벨로 천이한다. 클록 신호 (CLK)가 하이 레벨에서 로우 레벨로 천이함에 따라, 인에이블 클록 신호 (Pi)가 로우-하이 천이를 갖는다. 이는 PMOS 및 NMOS 트랜지스터들 (142, 143)이 턴 온되게 하고 PMOS 및 NMOS 트랜지스터들 (147, 145)이 턴 오프되게 한다. 따라서, 논리합 라인 (103)은 NMOS 트랜지스터 (143)를 통해 접지된다. 즉, 출력 신호 (OUT)는 로우 레벨에서 하이 레벨로 천이한다.

이에 반해서, PMOS 및 NMOS 트랜지스터들 (142, 143)이 턴 오프되고 PMOS 및 NMOS 트랜지스터들 (147, 145)이 턴 온된 상태에서, 도 4b에 도시된 바와 같이, 논리곱 신호들 (P1, P2, Pm) 중 하나가 하이 레벨을 가지면, NMOS 트랜지스터 (MN2)가 턴 온된다. 이는 ND1 노드가 하이 레벨에서 로우 레벨로 천이하게 하며, 그 결과 ND2 노드의 전압 레벨이 순간적으로 낮아진다. PMOS 트랜지스터 (147)가 이러한 순시적인 전압에 의해서 턴 온되지 않기 때문에, 논리합 라인 (103)은 계속해서 로우 레벨로 유지된다. 즉, 출력 신호 (OUT)는 변화되지 않는다.

이상의 설명으로부터 알 수 있듯이, 출력 신호 (OUT)는 이벨류에이션 조건 (예를 들면, 논리합 라인 (103)에 연결된 NMOS 트랜지스터들 (MN2)의 게이트 신호들 즉, 논리곱 신호들 (P1, P2, Pm)이 모두 로우 레벨을 가질 때)이 만족될 때만 변화된다. 클록 신호가 OR 플랜 (140)에 공급되는 것과 비교하여 볼 때, 본 발명에 따른 DPLA 회로는 불필요한 전력 소모를 방지할 수 있다. 또한, 출력 신호의 천이시 (또는 OR 플랜에 클록 신호가 공급될 때) 야기되는 노이즈가 감소될 수 있다.

도 5를 참조하면, 본 발명의 제 2 실시예에 따른 인에이블 회로 (140_0)는 PMOS 트랜지스터들 (151, 157), NMOS 트랜지스터들 (153, 156), 인버터들 (152, 155, 159), NAND 게이트 (154), 그리고 XNOR 게이트 (158)를 포함한다. PMOS 트랜지스터 (151)는 전원 전압 (VDD)과 ND3 노드 사이에 연결되며, 인버터 (159)를 통해 전달되는 인에이블 클록 신호 (Pi)에 의해서 제어된다. NMOS 트랜지스터 (153)는 인버터들 (152, 159)을 통해 인에이블 클록 신호 (Pi)를 받아들이도록 연결된 게이트, 논리합 라인 (103)에 연결된 드레인, 그리고 접지된 소오스를 갖는다. NAND 게이트 (154)의 입력 단자들은 인버터 (159)의 출력 신호 (또는, 반전된 인에이블 클록 신호)와 ND3 노드에 각각 연결되어 있다. PMOS 트랜지스터 (157)는 ND4 노드 즉, NAND 게이트 (154)의 출력 단자에 연결된 게이트, 전원 전압 (VDD)에 연결된 소오스, 그리고 논리합 라인 (103)에 연결된 드레인을 갖는다. XNOR 게이트 (158)의 입력 단자들은 인버터 (159)의 출력 신호 (즉, 반전된 인에이블 클록 신호) 및 논리합 라인 (103)에 각각 연결되어 있다. NMOS 트랜지스터 (156)는 XNOR 게이트 (158)의 출력 단자와 ND4 노드 사이에 연결되며, 인버터 (155)의 출력 신호에 의해서 제어된다. 인버터 (155)의 입력 단자는 ND4 노드에 전기적으로 연결되어 있다.

도 5에 도시된 인에이블 회로의 동작이 도 4a 및 도 4b을 참조하여 이하 상세히 설명될 것이다.

먼저 도 4a를 참조하면, 클록 신호 (CLK)가 로우 레벨을 가질 때, 논리곱 라 인들 (P1-Pm)은 도 2에 도시된 대응하는 PMOS 트랜지스터들 (PRE)을 통해 하이 레벨이 된다. 클록 신호 (CLK)가 하이 레벨을 가질 때, 논리곱 라인들 (P1-Pm)의 로직 레벨들은 입력 신호들 (IN1, IN2)의 로직 레벨들에 따라 결정될 것이다. 예를 들면, 입력 신호들 (IN1, IN2)이 입력되더라도, 인에이블 클록 신호 (Pi)로서 사용되는 논리곱 라인이 프리챠지 레벨 즉, 하이 레벨을 갖는다고 가정하자. 이러한 가정에 따르면, 도 5를 참조하면, PMOS 트랜지스터 (151)가 턴 온되어 ND3 노드가 하이 레벨을 갖는다. 이와 동시에, NMOS 트랜지스터 (153)가 턴 온되어 논리합 라인 (103)은 로우 레벨이 된다. NAND 게이트 (154)의 입력 신호들 중 하나 (즉, 인버터 (141)의 출력 신호)가 로우 레벨을 갖기 때문에, ND4 노드는 하이 레벨이 된다. 이는 PMOS 및 NMOS 트랜지스터들 (157, 156)이 턴 오프되게 한다.

이러한 조건 하에서, 클록 신호 (CLK)의 로우-하이 천이에 동기되어 인에이블 클록 신호 (Pi)가 로우 레벨이 되면, PMOS 및 NMOS 트랜지스터들 (151, 153)은 턴 오프되는 반면에, PMOS 및 NMOS 트랜지스터들 (157, 156)이 턴 온된다. 이때, 도 4a에 도시된 바와 같이, 논리곱 신호들 (P1, P2, Pm)이 모두 로우 레벨을 가지면, 논리합 라인 (103)은 PMOS 트랜지스터 (157)를 통해 하이 레벨이 된다. 즉, 출력 신호 (OUT)가 하이 레벨에서 로우 레벨로 천이한다. 클록 신호 (CLK)가 하이 레벨에서 로우 레벨로 천이함에 따라, 인에이블 클록 신호 (Pi)가 로우-하이 천이를 갖는다. 이는 PMOS 및 NMOS 트랜지스터들 (151, 153)이 턴 온되게 하고 PMOS 및 NMOS 트랜지스터들 (157, 156)이 턴 오프되게 한다. 따라서, 논리합 라인 (103)은 NMOS 트랜지스터 (153)를 통해 접지된다. 즉, 출력 신호 (OUT)는 로우 레벨에서 하 이 레벨로 천이한다.

이에 반해서, PMOS 및 NMOS 트랜지스터들 (151, 153)이 턴 오프되고 PMOS 및 NMOS 트랜지스터들 (157, 156)이 턴 온된 상태에서, 도 4b에 도시된 바와 같이, 논리곱 신호들 (P1, P2, Pm) 중 하나가 하이 레벨을 가지면, NMOS 트랜지스터 (MN2)가 턴 온된다. 이는 ND3 노드가 하이 레벨에서 로우 레벨로 천이하게 하며, 그 결과 ND4 노드의 전압 레벨이 순간적으로 낮아진다. PMOS 트랜지스터 (157)가 이러한 순시적인 전압에 의해서 턴 온되지 않기 때문에, 논리합 라인 (103)은 계속해서 로우 레벨로 유지된다. 즉, 출력 신호 (OUT)는 변화되지 않는다.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 클록 신호 대신 AND 플랜의 출력 신호에 응답하여 동작하도록 인에이블 회로를 구현함으로써, 출력 신호 (OUT)가 이벨류에이션 조건이 만족될 때만 변화된다. 따라서, 불필요한 전력 소모를 방지할 수 있을 뿐만 아니라 출력 신호의 천이시 (또는 OR 플랜에 클록 신호가 공급될 때) 야기되는 노이즈를 줄일 수 있다.

Claims

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클록 신호에 동기되어 동작하며, 입력 신호들에 응답하여 논리곱 신호들을 발생하는 앤드 어레이와; 그리고

상기 논리곱 신호들에 응답하여 논리합 신호들을 발생하는 오어 어레이를 포함하며,

상기 오어 어레이는 상기 논리합 신호들을 전달하는 복수 개의 신호 라인들과; 그리고 상기 신호 라인들에 각각 연결되는 복수 개의 인에이블 회로들을 포함하며,

상기 인에이블 회로들 각각은 인에이블 클록 신호로서 상기 논리곱 신호들 중 대응하는 논리곱 신호에 동기되어 동작하는 프로그램 가능한 로직 어레이 회로.
제 6 항에 있어서,

상기 인에이블 클록 신호로서 사용되는 논리곱 신호들은 활성화 빈도에 따라 선택되는 프로그램 가능한 로직 어레이 회로.
제 7 항에 있어서,

상기 인에이블 회로들 각각은 대응하는 논리곱 신호에 동기되어 대응하는 신호 라인을 충방전하는 프로그램 가능한 로직 어레이 회로.
제 6 항에 있어서,

상기 인에이블 회로는

상기 인에이블 클록 신호로서 대응하는 논리곱 신호를 반전시키는 제 1 인버터와;

상기 제 1 인버터의 출력 단자에 연결된 게이트, 전원 전압에 연결된 소오스, 그리고 내부 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터와;

대응하는 신호 라인에 연결된 드레인, 접지된 소오스, 그리고 상기 대응하는 논리곱 신호를 받아들이도록 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와;

상기 제 1 인버터의 출력 단자에 연결된 일 입력 단자 및 상기 내부 노드에 연결된 타 입력 단자를 갖는 NAND 게이트와;

상기 전원 전압과 상기 대응하는 신호 라인 사이에 연결되며, 상기 NAND 게이트의 출력 신호에 의해서 제어되는 제 2 PMOS 트랜지스터와;

상기 NAND 게이트의 출력 단자에 연결된 입력 단자를 갖는 제 2 인버터와; 그리고

상기 제 2 인버터의 출력 단자에 연결된 게이트 및 상기 대응하는 신호 라인에 연결된 드레인, 그리고 상기 내부 노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 프로그램 가능한 로직 어레이 회로.
제 6 항에 있어서,

상기 인에이블 회로는

상기 인에이블 클록 신호로서 대응하는 논리곱 신호를 입력받는 제 1 인버터와;

상기 제 1 인버터의 출력 신호를 받아들이도록 연결된 게이트, 전원 전압에 연결되 소오스, 그리고 내부 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 인버터의 출력 단자 및 상기 내부 노드에 각각 연결된 입력 단자들을 갖는 NAND 게이트와;

상기 NAND 게이트의 출력 단자에 연결된 게이트, 상기 전원 전압에 연결된 소오스, 그리고 대응하는 신호 라인에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 인버터의 출력 단자에 연결된 입력 단자를 갖는 제 2 인버터와;

상기 제 2 인버터의 출력 단자에 연결된 게이트, 상기 대응하는 신호 라인에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 1 NMOS 트랜지스터와;

상기 대응하는 신호 라인과 상기 제 1 인버터의 출력 단자에 각각 연결된 입력 단자들을 갖는 XNOR 게이트와;

상기 NAND 게이트의 출력 단자에 연결된 입력 단자를 갖는 제 3 인버터와; 그리고

상기 XNOR 게이트와 상기 내부 노드에 연결되며, 상기 제 3 인버터의 출력 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 프로그램 가능한 로직 어레이 회로.
제 6 항에 있어서,

상기 인에이블 회로들 각각은

대응하는 논리곱 신호에 응답하여 대응하는 신호 라인을 방전하는 방전 트랜지스터와;

상기 대응하는 논리곱 신호의 반전 신호에 응답하여 내부 노드를 프리챠지하는 프리챠지 트랜지스터와;

상기 대응하는 논리곱 신호의 반전 신호 및 상기 내부 노드의 신호를 논리적으로 조합하는 조합 회로와;

상기 조합 회로의 출력 신호에 응답하여 상기 대응하는 신호 라인을 충전하는 충전 트랜지스터와; 그리고

상기 조합 회로의 반전 출력 신호에 응답하여 상기 대응하는 신호 라인과 상기 내부 노드를 전기적으로 연결하는 스위치 트랜지스터를 포함하는 것을 특징으로 하는 프로그램 가능한 로직 어레이 회로.
제 11 항에 있어서,

상기 인에이블 회로들 각각은 상기 대응하는 논리곱 신호의 반전 신호와 상기 대응하는 신호 라인의 신호를 입력받는 XNOR 게이트를 더 포함하며, 상기 XNOR 게이트의 출력 단자는 상기 스위치 트랜지스터를 통해 상기 내부 노드에 연결되는 것을 특징으로 하는 프로그램 가능한 로직 어레이 회로.
제 11 항에 있어서,

상기 각 신호 라인에 연결되며, 상기 논리곱 신호들 중 일부의 논리곱 신호들에 의해서 각각 제어되는 복수 개의 트랜지스터들을 더 포함하는 것을 특징으로 하는 프로그램 가능한 로직 어레이 회로.
제 12항 그리고 제 13 항 중 어느 하나에 있어서,

상기 인에이블 회로들 각각은 상기 대응하는 신호 라인에 연결된 트랜지스터들에 각각 인가되는 논리곱 신호들이 이벨류에이션 조건을 만족할 때 상기 대응하는 신호 라인의 전압 레벨이 변화되게 하는 것을 특징으로 하는 프로그램 가능한 로직 어레이 회로.
제 12 항 그리고 제 13 항 중 어느 하나에 있어서,

상기 인에이블 회로들 각각은 상기 대응하는 신호 라인에 연결된 트랜지스터들에 각각 인가되는 논리곱 신호들이 이벨류에이션 조건을 만족하지 않을 때 상기 대응하는 신호 라인의 전압 레벨이 변화되지 않게 하는 것을 특징으로 하는 프로그램 가능한 로직 어레이 회로.