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KR100578142B1 - 프로그래머블 로직 어레이 - Google Patents

프로그래머블 로직 어레이 Download PDF

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KR100578142B1
KR100578142B1 KR1020040103716A KR20040103716A KR100578142B1 KR 100578142 B1 KR100578142 B1 KR 100578142B1 KR 1020040103716 A KR1020040103716 A KR 1020040103716A KR 20040103716 A KR20040103716 A KR 20040103716A KR 100578142 B1 KR100578142 B1 KR 100578142B1
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삼성전자주식회사
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Abstract

본 발명은 프로그래머블 로직 어레이에 관한 것이다. 본 발명에 따른 프로그래머블 로직 어레이는 앤드 플레인과 오어 플레인을 포함한다. 상기 앤드 플레인은 클럭신호에 동기되어 동작하며, 제 1 입력신호들에 응답하여 논리곱 신호들을 발생한다. 상기 오어 플레인은 상기 제 1 입력신호들보다 늦게 입력되는 제 2 입력신호를 입력받고, 상기 제 2 입력신호에 종속되지 않는 제 1 논리곱 신호들에 응답하여 제 1 논리합 신호를 발생하고, 상기 제 2 입력신호에 종속되는 제 2 논리곱 신호들에 응답하여 제 2 논리합 신호를 발생하고, 상기 제 2 입력신호와 상기 제 2 논리합 신호의 로직 상태에 따라서 상기 제 1 논리합 신호를 가변시킨다.
본 발명에 의하면, 늦은 입력신호에 의해 프로그래머블 로직 어레이의 동작 속도를 빠르게 할 수 있고, 대기전력을 줄일 수 있다.

Description

프로그래머블 로직 어레이 {PROGRAMMABLE LOGIC ARRAY}
도 1은 종래 기술에 따른 프로그래머블 로직 어레이를 보여주는 회로도이다.
도 2는 도 1 에 도시된 프로그래머블 로직 어레이의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명에 따른 프로그래머블 로직 어레이를 보여주는 회로도이다.
도 4는 도 3에 도시된 제 1 인에이블 회로를 보여주는 회로도이다.
도 5는 도 4에 도시된 신호들의 로직 상태를 보여주는 도표이다.
도 6은 도 3에 도시된 제 3 인에이블 회로를 보여주는 회로도이다.
도 7은 도 6에 도시된 신호들의 로직 상태를 보여주는 도표이다.
*도면의 주요부분에 대한 부호의 설명*
100, 300 : 프로그래머블 로직 어레이 120, 310 : 앤드 플레인
140, 320 : 오어 플레인 340, 350 : 인에이블 회로
302 : 논리곱 라인 303 : 논리합 라인
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로 프로그 래머블 로직 어레이에 관한 것이다.
프로그래머블 로직 어레이(Programmable Logic Array; 이하 PLA라 함)는 앤드 플레인(AND plane)과 오어 플레인(OR plane)으로 구성되어 있다. PLA는 피롬(PROM)과 달리 앤드 플레인은 입력에 관한 어떤 논리곱을 표현할 수 있고, 오어 플레인은 앞에서 구현된 논리곱들의 논리합을 구현할 수가 있다.
도 1은 종래 기술에 따른 PLA를 개략적으로 보여주는 회로도이고, 도 2는 도 1에 도시된 PLA의 동작을 설명하기 위한 타이밍도이다. 도 1 및 도 2에 도시된 PLA 및 타이밍도는 U.S.Patent No. 5,083,047에 ,"PRECHARGED-TYPE LOGIC CIRCUIT HAVING DUMMY PRECHARGE LINE"라는 제목으로 게재되어 있다.
도 1을 참조하면, 상기 PLA(100)는 앤드 플레인(120)과 오어 플레인(140)을 포함한다. 상기 앤드 플레인(120)은 입력 라인들(1010)을 통해 입력 신호들(A, A*, B, B*)을 입력받아서 논리곱 라인들(1011)에 논리곱 신호들(F1, F2, F3)을 발생한다. 상기 오어 플레인(140)은 상기 앤드 플레인(120)의 논리곱 신호들(F1, F2, F3)에 응답하여 논리합 라인들(1012)을 통해 출력신호들(Y1, Y2)을 발생한다.
상기 PLA(100)는 상기 앤드 플레인(120)에 대한 제 1 클럭신호(φ1)와 상기 오어 플레인(140)에 대한 제 2 클럭신호(φ2)에 응답하여 동작한다. 제 1 그룹의 PMOS 및 NMOS 트랜지스터 쌍들(152)은 전원전압(VDD)과 접지전압(VSS)에 연결되며, 상기 제 1 클럭신호(φ1)의 로직 상태에 따라 논리곱 라인들(1011)을 충전(charging)하거나 방전(discharging)한다. 제 2 그룹의 PMOS 및 NMOS 트랜지스터 쌍들(154)은 전원전압(VDD)과 접지전압(VSS)에 연결되며, 상기 제 2 클럭신호(φ2) 의 로직 상태에 따라 논리합 라인들(1012)을 충전(charging)하거나 방전(discharging)한다.
상기 앤드 플레인(120)의 NMOS 트랜지스터들(N1)은 논리곱 라인들(1011)의 각각에 논리곱 신호들(F1, F2, F3)을 결정한다. 예를 들면, 도 1에서 F1=A*B* , F2=A, F3=A*B 이다. 여기에서, A* 와 B*는 A와 B의 반전신호를 의미한다. 그리고 상기 오어 플레인(140)의 NMOS 트랜지스터들(N2)은 논리합 라인들(1012)의 각각에 논리합 신호들(Y1, Y2)을 결정한다. 예를 들면, 도 1에서 Y1=F1+F3, Y2=F2+F3 이다.
도 1 및 도 2를 참조하면, 제 1 클럭신호(φ1)는 앤드 플레인(120)의 프리차지 시간(precharge time) 동안에 하이 레벨 상태에 있다. 이때 논리곱 라인들(product term lines)(1011)은 모두 하이 레벨 상태로 프리차지 된다. 제 2 클럭신호(φ2)는 오어 플레인(140)의 프리차지 시간(precharge time) 동안에 하이 레벨 상태에 있다. 이때 논리합 라인들(output lines)(1012)은 모두 하이 레벨 상태로 프리차지 된다.
제 1 클럭신호(φ1)는 상기 앤드 플레인(120)이 평가 시간(evaluation time)으로 바뀔 때 로우 레벨 상태로 바뀐다. 이때 논리곱 라인들(product term lines)(1011)은 소정의 지연 시간(tp) 후에 레벨 상태가 정해진다. 제 2 클럭신호(φ2)는 제 1 클럭신호(φ1)보다 Δt 만큼 지연된 후에 로우 레벨 상태로 바뀐다. 이때 논리합 라인들(output lines)(1012)은 Δt 만큼 지연된 후에 레벨 상태가 정해진다.
종래 기술에 따른 PLA는 상기 제 1 및 제 2 클럭신호(φ1, φ2)가 고주파로 될 때 상기 지연 시간들(tp, Δt)을 제어하기 어려운 문제점이 있다. 또한 종래 기술에 따른 PLA의 대부분은 입력 신호의 순서에 관계없이 설계되기 때문에 전체 PLA의 동작 시간은 가장 나중에 들어오는 입력 신호에 의해 결정된다. 따라서 종래 기술에 따른 PLA는 나중에 들어오는 입력신호에 의해 전체 지연 시간이 길어지는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 나중에 들어오는 입력신호에 의한 지연 시간을 줄일 수 있는 프로그래머블 로직 어레이를 제공하는데 있다.
본 발명에 따른 프로그래머블 로직 어레이는 앤드 플레인과 오어 플레인을 포함한다. 상기 앤드 플레인은 클럭신호에 동기되어 동작하며 제 1 입력신호들에 응답하여 논리곱 신호들을 발생한다. 상기 오어 플레인은 상기 제 1 입력신호들보다 늦게 입력되는 제 2 입력신호를 입력받고, 상기 논리곱 신호들에 응답하여 논리합 신호를 발생하고, 상기 제 2 입력신호의 로직 상태에 따라서 상기 논리합 신호를 가변한다.
이 실시예에 있어서, 상기 오어 플레인은 논리합 라인과 논리회로를 포함한다. 상기 논리합 라인은 상기 논리합 신호를 전달한다. 그리고 상기 논리회로는 상기 제 2 입력신호의 로직 상태에 따라서 출력단자를 통해 출력되는 상기 논리합 신 호를 변화시킨다. 여기에서 상기 논리회로는 상기 논리합 라인과 상기 출력단자 사이에 연결되며 상기 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 인에이블 회로; 및 상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 방전소자를 포함한다. 실시예로서, 상기 인에이블 회로는, 전원단자와 상기 출력단자 사이에 연결되며, 제 1 신호에 응답하여 상기 출력단자를 전원전압 레벨로 충전하는 제 1 스위칭 소자; 접지단자와 상기 출력단자 사이에 연결되며, 제 2 신호에 상기 출력단자를 접지전압 레벨로 방전하는 제 2 스위칭 소자; 및 상기 논리합 신호에 응답하여 상기 제 1 신호 또는 상기 제 2 신호를 발생하는 제어회로를 포함한다.
이 실시예에 있어서, 상기 오어 플레인은, 상기 논리합 신호를 전달하는 논리합 라인; 제 1 논리곱 신호에 동기되어 상기 논리합 라인을 충전하거나 방전하는 제 1 인에이블 회로; 상기 논리곱 신호들 중에서 상기 제 1 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 논리합 라인을 방전하는 NMOS 트랜지스터들; 상기 논리합 라인과 출력단자 사이에 연결되며 상기 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 제 2 인에이블 회로; 및 상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 방전소자를 포함한다.
여기에서, 상기 제 1 인에이블 회로는, 상기 제 1 논리곱 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신 호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터; 상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트; 전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터; 상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및 상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 인에이블 회로는, 상기 논리합 신호를 반전시키는 제 1 인버터; 상기 논리합 신호를 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 인버터의 출력을 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터; 상기 논리합 신호를 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트; 전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터; 상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및 상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 프로그래머블 로직 어레이의 다른 일면은 클럭신호에 동기되어 동작하며, 제 1 입력신호들에 응답하여 논리곱 신호들을 발생하는 앤드 플레인; 및 상기 제 1 입력신호들보다 늦게 입력되는 제 2 입력신호를 입력받는, 상기 제 2 입력신호에 종속되지 않는 제 1 논리곱 신호들에 응답하여 제 1 논리합 신호를 발생하는, 상기 제 2 입력신호에 종속되는 제 2 논리곱 신호들에 응답하여 제 2 논리합 신호를 발생하는, 그리고 상기 제 2 입력신호와 상기 제 2 논리합 신호의 로직 상태에 따라서 상기 제 1 논리합 신호를 가변시키는 오어 플레인을 포함한다.
이 실시예에 있어서, 상기 오어 플레인은, 상기 제 1 논리합 신호를 전달하는 제 1 논리합 라인; 상기 제 2 논리합 신호를 전달하는 제 2 논리합 라인; 제 1 논리곱 신호에 동기되어 상기 제 1 논리합 라인을 충전하거나 방전하는 제 1 인에이블 회로; 제 2 논리곱 신호에 동기되어 상기 제 2 논리합 라인을 충전하거나 방전하는 제 2 인에이블 회로; 상기 제 1 논리곱 신호들 중에서 상기 제 1 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 제 1 논리합 라인을 방전하는 제 1 NMOS 트랜지스터들; 상기 제 2 논리곱 신호들 중에서 상기 제 2 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 제 2 논리합 라인을 방전하는 제 2 NMOS 트랜지스터들; 상기 제 1 논리합 라인과 출력단자 사이에 연결되며 상기 제 1 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 제 3 인에이블 회로; 상기 제 2 논리합 신호에 응답하여 상기 출력단자를 방전하는 제 1 방전소자; 및 상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 제 2 방전소자를 포함하는 것을 특징으로 한다.
여기에서, 상기 제 1 인에이블 회로는, 상기 제 1 논리곱 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터; 상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트; 전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터; 상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및 상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
여기에서, 상기 제 2 인에이블 회로는, 상기 제 2 논리곱 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터; 상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트; 전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터; 상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및 상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
여기에서, 상기 제 3 인에이블 회로는, 상기 제 1 논리합 신호를 반전시키는 제 1 인버터; 상기 제 1 논리합 신호를 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 인버터의 출력을 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터; 상기 제 1 논리합 신호를 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트; 전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터; 상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및 상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 프로그래머블 로직 어레이(PLA)를 보여주는 회로도이다. 도 3을 참조하면, 상기 프로그래머블 로직 어레이(300)는 앤드 플레인(310)과 오어 플레인(320)을 포함한다. 도 3에 도시된 프로그래머블 로직 어레이(300)는 로직 함수 F=(bc*d)+(c*d*)+(abcd)+(ab*c)를 수행한다고 가정한다. 여기에서, F1=bc*d, F2=c*d, F3=bcd, 그리고 F4=b*c 이다. F3과 F4에서 가장 늦게 입력되는 신호인 a가 생략되어 있다. 즉, 상기 F1과 F2는 늦게 입력되는 신호(a)에 종속되지 않는 신호이고, 상기 F3과 F4는 입력신호(a)에 종속되는 신호이다. 상기 입력신호들 b, c, d는 상기 앤드 플레인(310)에 입력되는 반면에, 가장 늦게 입력되는 입력신호 a는 상기 오어 플레인(320)에 입력된다.
상기 앤드 플레인(310)은 클럭신호(CLK)를 입력받는다. 상기 클럭신호(CLK)를 입력받는 PMOS 및 NMOS 트랜지스터 쌍(MP0, MN0)은 논리곱 라인(302)과 전원 소스(voltage sources)(VDD, VSS) 사이에 연결되어 있다.
상기 앤드 플레인(310)은 입력 라인(301)을 통해 늦은 입력신호(late input signal)(a)를 제외한 복수개의 입력신호들(b, b*, c, c*, d, d*)을 입력받는다. 상기 앤드 플레인(310)은 입력 라인(301)과 논리곱 라인(302)에 연결되어 있는 NMOS 트랜지스터들(MN1)을 포함한다. 상기 NMOS 트랜지스터들(MN1)의 배열은 정해진 로직 함수에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
클럭신호(CLK)가 로우 레벨 상태에 있을 때, 상기 앤드 플레인(310)의 논리곱 라인(302)은 하이 레벨 상태로 프리차지(precharge) 된다. 그리고 클럭신호(CLK)가 하이 레벨 상태로 될 때, 상기 앤드 플레인(310)의 논리곱 라인(302)은 입력신호들(b, b*, c, c*, d, d*)에 따라서 논리곱 신호들(F1~F4)을 발생한다. 예를 들면, 도 3에서, 제 1 논리곱 신호(F1)는 F1=bc*d 이고, 제 2 논리곱 신호(F2)는 F2=c*d* 이고, 제 3 논리곱 신호(F3)는 F3=bcd 이고, 제 4 논리곱 신호(F4)는 F4=b*c 이다. 여기에서, 상기 제 1 및 제 2 논리곱 신호(F1, F2)는 늦게 입력되는 입력신호(a)에 종속되지 않는 신호이고, 상기 제 3 및 제 4 논리곱 신호(F3, F4)는 늦게 입력되는 입력신호(a)에 종속되는 신호이다.
상기 오어 플레인(320)은 논리합 라인(303)에 연결되어 있는 NMOS 트랜지스터들(MN2)을 포함한다. 상기 NMOS 트랜지스터들(MN2)은 대응하는 논리곱 신호들( F2, F4)에 응답하여 상기 논리합 라인(303)을 방전(discharging)한다. 상기 NMOS 트랜지스터들(MN2)의 배열은 정해진 로직 함수에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 오어 플레인(320)은 늦게 입력되는 입력신호(a)에 종속되지 않는 논리곱 신호들(F1, F2)에 응답하여 제 1 논리합 신호(Y*)를 발생한다. 상기 제 1 논리합 신호(Y1*)는 제 1 논리합 라인을 통해 발생된다. 또한, 상기 오어 플레인(320)은 입력신호(a)에 종속되는 논리곱 신호들(F3, F4)에 응답하여 제 2 논리합 신호(Y2)를 발생한다. 상기 제 2 논리합 신호(Y2)는 제 2 논리합 라인을 통해 발생된다. 인버터(331)는 상기 제 2 논리합 라인의 로직 상태를 반전하여 상기 제 2 논리합 신호(Y2)를 출력한다.
도 3을 참조하면, 상기 오어 플레인(320)은 논리합 라인들(303)에 각각 전기적으로 연결된 인에이블 회로들(340, 350, 360)을 더 포함한다. 제 1 인에이블 회로(340)는 제 1 논리곱 신호(F1)에 응답하여 제 1 논리합 라인을 충전(charging)하거나 방전(discharging)한다. 제 2 인에이블 회로(350)는 제 3 논리곱 신호(F3)에 응답하여 제 2 논리합 라인을 충전(charging)하거나 방전(discharging)한다. 그리고 제 3 인에이블 회로(350)는 제 1 논리합 신호(Y1*)에 응답하여 출력신호를 충전 (charging)하거나 방전(discharging)한다. 상기 제 1 및 제 2 인에이블 회로들(340, 350)은 동일한 구성을 가진다. 상기 제 1 인에이블 회로(340)와 상기 제 3 인에이블 회로(360)의 구성 및 동작은 후술되는 도 4 및 도 6을 참조하여 상세히 설명된다.
다시 도 3을 참조하면, 상기 오어 플레인(320)은 제 2 논리합 신호(Y2)에 응답하여 상기 제 3 인에이블 회로(360)의 출력단을 방전하는 NMOS 트랜지스터(MN3)를 포함한다. 상기 오어 플레인(320)은 늦게 입력되는 입력신호(a)에 응답하여 상기 제 3 인에이블 회로(360)의 출력단을 방전하는 NMOS 트랜지스터(MN4)를 포함한다. 또한, 상기 오어 플레인(320)은 제 3 인에이블 회로(360)의 출력신호를 반전하는 인버터(332)를 더 포함한다.
도 4는 도 3에 도시된 제 1 인에이블 회로(340)를 보여주는 회로도이다. 도 4를 참조하면, 상기 제 1 인에이블 회로(340)는 인버터들(341, 346), PMOS 트랜지스터들(342, 347), NAND 게이트(344), 그리고 NMOS 트랜지스터들(343, 345)을 포함한다. PMOS 트랜지스터(342)는 인버터(341)를 통해 제 1 논리곱 신호(F1)를 입력받는 게이트, 전원전압(VDD)에 연결된 소오스, 그리고 ND1 노드에 연결된 드레인을 갖는다. NAND 게이트(344)의 입력 단자들은 인버터(341)의 출력 단자 및 ND1 노드에 각각 전기적으로 연결된다. PMOS 트랜지스터(347)는 ND2 노드 즉, NAND 게이트(344)의 출력 단자에 전기적으로 연결된 게이트, 전원전압(VDD)에 연결된 소오스, 그리고 논리합 라인(303)에 전기적으로 연결된 드레인을 갖는다. NMOS 트랜지스터(343)는 제 1 논리곱 신호(F1)의 값을 입력받는 게이트, 논리합 라인(303)에 전기 적으로 연결된 드레인, 그리고 접지된 소오스를 갖는다. NMOS 트랜지스터(345)는 인버터(346)의 출력 신호에 의해서 제어되며, ND1 노드 및 논리합 라인(303) 사이에 전기적으로 연결되어 있다. 인버터(346)의 입력 단자는 ND2 노드에 전기적으로 연결되어 있다.
도 5는 상기 제 1 인에이블 회로(340)의 동작에 따른 제 1 논리합 신호(Y1*)의 로직 상태를 보여준다. 도 5에서 '1'은 로직 하이 레벨 상태를 의미하고, '0'은 로직 로우 레벨 상태를 의미한다.
도 4 및 도 5를 참조하면, 클럭신호(CLK)가 로우 레벨인 프리차지 시간(precharge time)에 있을 때, 제 1 및 제 2 논리곱 신호들(F1, F2)은 하이 레벨 상태를 갖는다. 이때 제 1 논리합 신호(Y1*)는 로우 레벨 상태를 가진다.
클럭신호(CLK)가 하이 레벨인 평가 시간(evaluation time)에 있을 때, 제 1 논리합 신호(Y1*)는 제 1 및 제 2 논리곱 신호들(F1, F2)의 로직 상태에 따라 4가지 경우의 수를 갖는다. 제 2 논리곱 신호(F2)가 하이 레벨 상태에 있을 때, 제 1 논리합 신호(Y1*)는 제 1 논리곱 신호(F1)에 관계없이 항상 로우 레벨 상태를 갖는다. 도 4를 참조하면, 제 2 논리곱 신호(F2)가 하이 레벨 상태일 때, NMOS 트랜지스터(MN2)가 턴 온 되기 때문에 제 1 논리합 신호(Y1*)는 항상 로우 레벨 상태로 된다.
반면에, 제 2 논리곱 신호(F2)가 로우 레벨 상태에 있을 때, 제 1 논리합 신호(Y1*)의 로직 상태는 제 1 논리곱 신호(F1)의 로직 상태에 따라 결정된다. 만약 제 1 논리곱 신호(F1)가 하이 레벨 상태에 있다면, 제 1 인에이블 회로(340)의 NMOS 트랜지스터(343)가 턴 온 되기 때문에 제 1 논리합 신호(Y1*)는 로우 레벨 상태로 된다. 그러나 제 1 논리곱 신호(F1)가 하이 레벨 상태에서 로우 레벨 상태로 바뀌면, 인버터(341)의 출력은 하이 레벨 상태로 되어 NAND 게이트(344)의 두 입력은 모두 하이 레벨 상태로 된다. 이때 NAND 게이트(344)의 출력이 로우 레벨 상태이므로 NMOS 트랜지스터(345) 및 PMOS 트랜지스터(347)는 턴 온 된다. 이때 제 1 논리합 신호(Y1*)는 하이 레벨 상태로 된다. 따라서 제 2 논리곱 신호(F2)가 로우 상태일 때 제 1 논리합 신호(Y1*)는 제 1 논리곱 신호의 반전신호(F1*)와 같게 된다.
도 3에 도시된 제 2 인에이블 회로(350)는 제 1 인에이블 회로(340)와 동일한 구성 및 동작 원리를 갖는다.
이상의 설명으로부터 알 수 있듯이, 논리합 신호들(예를 들면, Y1*)은 평가 시간 동안에 오어 플레인(320)의 NMOS 트랜지스터들(MN2)의 게이트에 입력되는 논리곱 신호들(예를 들면, F2)이 모두 로우 레벨을 가질 때 변화된다. 도 1에 도시된 바와 같이 클럭신호(φ2)가 오어 플레인에 공급되는 것과 비교하여 볼 때, 본 발명에 따른 프로그래머블 로직 어레이는 대기상태 동안에 발생되는 불필요한 전력 소모를 줄일 수 있다.
도 6은 도 3에 도시된 제 3 인에이블 회로(360)를 보여주는 회로도이다. 상기 제 3 인에이블 회로(360)는 제 1 논리합 신호(Y1*)를 입력받으며, 상기 제 1 논리합 신호(Y1*)의 로직 상태에 따라서 출력단자를 충전하거나 방전한다.
도 6을 참조하면, 상기 제 3 인에이블 회로(360)는 인버터(361)가 PMOS 트랜 지스터(362)에 연결되어 있지 않고 NMOS 트랜지스터(363)에 연결된다는 점을 제외하면 도 4에 도시된 제 1 인에이블 회로(340)와 동일한 구성을 갖는다.
도 7은 상기 제 3 인에이블 회로(360)의 동작에 따른 출력신호(F)의 로직 상태를 보여준다.
도 6 및 도 7을 참조하면, 늦게 입력되는 입력신호(a)가 로우 레벨 상태에 있을 때, 출력신호(F)는 제 2 논리합 신호(Y2)에 관계없이 제 1 논리합 신호(Y1*)의 반전신호(Y1)를 출력한다. 즉 F=Y1 이 된다. 도 6을 참조하면, 제 1 논리합 신호(Y1*)가 로우 레벨 상태일 때 NMOS 트랜지스터(363)가 턴 온 되기 때문에 상기 제 3 인에이블 회로(360)의 출력단자는 로우 레벨 상태가 된다. 이때 출력신호(F)는 하이 레벨 상태가 된다. 다음에, 제 1 논리합 신호(Y1*)가 로우 레벨 상태에서 하이 레벨 상태로 바뀌면 NAND 게이트(364)의 두 입력단자가 하이 레벨 상태에 있으므로 상기 NAND 게이트(364)의 출력은 로우 레벨 상태로 된다. 이때 PMOS 트랜지스터(367)가 턴 온 되기 때문에 상기 제 3 인에이블 회로(360)의 출력단자는 하이 레벨 상태가 된다. 이때 출력신호(F)는 로우 레벨 상태가 된다.
늦게 입력되는 입력신호(a)가 하이 레벨 상태에 있을 때 출력신호(F)는 4가지 경우의 수를 가진다. 제 2 논리합 신호(Y2)가 로우 레벨 상태에 있을 때 출력신호(F)는 제 1 논리합 신호(Y1*)의 반전신호(Y1)를 출력한다. 즉 F=Y1 이 된다. 이는 입력신호(a)가 로우 레벨 상태일 때 출력신호(F)가 발생되는 경우와 동일하다.
입력신호(a) 및 제 2 논리합 신호(Y2)가 모두 하이 레벨 상태에 있을 때, 출력신호(F)는 항상 하이 레벨 상태가 된다. 도 6에서 상기 제 3 인에이블 회로(360) 의 출력단자가 NMOS 트랜지스터들(MN3, MN4)을 통해 방전되기 때문이다. 즉, F=1 이 된다.
로직 함수 F=(bc*d)+(c*d*)+(abcd)+(ab*c)를 수식으로 전개하면 다음과 같다. F=(bc*d)+(c*d*)+(abcd)+(ab*c)에서 F1=bc*d, F2=c*d, F3=bcd, F4=b*c 이므로 F=F1+F2+aF3+aF4=F1+F2+a(F3+F4)가 된다. 여기에서, Y1*=(F1+F2)* 이고 Y2=F3+F4가 된다. 따라서 F=Y1+aY2이다. 이때, a=0이면 F=Y1이고, a=1이면 F=Y1+Y2이다. a=1이고 Y2=0일 때 F=Y1이다. a=1이고 Y2=1일 때 F=Y1+1=1이 된다. 이것은 도 7에 도시된 출력신호(F)의 로직 상태와 일치한다.
본 발명에 따른 프로그래머블 로직 어레이는 늦게 입력되는 신호에 관계없이 먼저 입력되는 신호들에 따라 앤드 플레인의 논리합 신호를 발생한다. 앤드 플레인의 논리합 신호의 결과에 따라 오어 플레인의 논리합 신호를 발생한다. 그리고 늦게 들어오는 신호와 논리합 신호를 연산하여 출력신호를 발생한다.
종래 기술에 따른 프로그래머블 로직 어레이는 가장 늦게 들어오는 신호에 따라서 전체 동작 시간이 결정된다. 종래 기술에 따른 프로그래머블 로직 어레이에서 최종 출력이 나오는 시점은 가장 늦게 들어오는 신호의 입력시간과 PLA의 동작시간이 지난 후이다. 그러나 본 발명에 따른 프로그래머블 로직 어레이에서 최종 출력이 나오는 시점은 먼저 들어오는 신호의 입력시간, 오어 플레인까지의 동작 시간, 그리고 가장 늦게 들어오는 신호에 의해 방전되는 시간이 지난 후이다. 이것은 종래의 방식보다 더 빠른 시간 내에 PLA의 결과를 얻을 수 있음을 의미한다.
또한, 종래의 프로그래머블 로직 어레이는 모든 입력신호에 대해 앤드 플레 인이 동작한다. 이 때문에 앤드 플레인은 평가(evaluation)를 자주 하게 된다. 이것은 전력 소모를 증가시키는 요인이 된다. 그리고 가장 늦게 들어오는 신호가 안정화된 후에 PLA가 동작하기 때문에 그 동안 많은 대기전력이 소모하게 된다. 그러나 본 발명에 따른 프로그래머블 로직 어레이는 늦게 들어오는 신호를 오어 플레인의 최종단에서 입력받기 때문에 앤드 플레인이 그만큼 간단해지고 앤드 플레인의 NMOS 트랜지스터들을 스위칭하는 전력이 감소하게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 늦게 입력되는 신호들에 의해서 프로그래머블 로직 어레이의 동작이 지연되는 것을 방지할 수 있기 때문에 프로그래머블 로직 어레이의 동작 속도를 빠르게 할 수 있다. 또는 본 발명은 대기시간 동안에 발생되는 전력 소모를 줄일 수 있다.

Claims (21)

  1. 클럭신호에 동기되어 동작하며, 제 1 입력신호들에 응답하여 논리곱 신호들을 발생하는 앤드 플레인; 및
    상기 제 1 입력신호들보다 늦게 입력되는 제 2 입력신호를 입력받는, 상기 논리곱 신호들에 응답하여 논리합 신호를 발생하는, 그리고 상기 제 2 입력신호의 로직 상태에 따라서 상기 논리합 신호를 가변시키는 오어 플레인을 포함하는 프로그래머블 로직 어레이.
  2. 제 1 항에 있어서,
    상기 오어 플레인은,
    상기 논리합 신호를 전달하는 논리합 라인; 및
    상기 제 2 입력신호의 로직 상태에 따라서 출력단자를 통해 출력되는 상기 논리합 신호를 변화시키는 논리회로를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  3. 제 2 항에 있어서,
    상기 논리회로는,
    상기 논리합 라인과 상기 출력단자 사이에 연결되며 상기 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 인에이블 회로; 및
    상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 방전소자를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  4. 제 3 항에 있어서,
    상기 출력단자의 출력신호를 반전하는 인버터를 더 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  5. 제 3 항에 있어서,
    상기 방전소자는 NMOS 트랜지스터인 것을 특징으로 하는 프로그래머블 로직 어레이.
  6. 제 3 항에 있어서,
    상기 인에이블 회로는,
    전원단자와 상기 출력단자 사이에 연결되며, 제 1 신호에 응답하여 상기 출력단자를 전원전압 레벨로 충전하는 제 1 스위칭 소자;
    접지단자와 상기 출력단자 사이에 연결되며, 제 2 신호에 상기 출력단자를 접지전압 레벨로 방전하는 제 2 스위칭 소자; 및
    상기 논리합 신호에 응답하여 상기 제 1 신호 또는 상기 제 2 신호를 발생하는 제어회로를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 프로그래머블 로직 어레이.
  8. 제 6 항에 있어서,
    상기 제 2 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 프로그래머블 로직 어레이.
  9. 제 6 항에 있어서,
    상기 제어회로는,
    상기 논리합 신호를 반전하여 상기 제 1 신호를 발생하는 제 1 인버터;
    상기 논리합 신호를 입력받는 게이트, 전원전압에 연결된 소오스, 그리고 내부노드에 연결된 드레인을 갖는 PMOS 트랜지스터;
    상기 논리합 신호를 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 가지며, 상기 제 2 신호를 제공하는 NAND 게이트;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 프로그래머블 로직 어레이.
  10. 제 1 항에 있어서,
    상기 오어 플레인은,
    상기 논리합 신호를 전달하는 논리합 라인;
    제 1 논리곱 신호에 동기되어 상기 논리합 라인을 충전하거나 방전하는 제 1 인에이블 회로;
    상기 논리곱 신호들 중에서 상기 제 1 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 논리합 라인을 방전하는 NMOS 트랜지스터들;
    상기 논리합 라인과 출력단자 사이에 연결되며 상기 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 제 2 인에이블 회로; 및
    상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 방전소자를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  11. 제 10 항에 있어서,
    상기 출력단자의 출력신호를 반전하는 인버터를 더 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  12. 제 10 항에 있어서,
    상기 방전소자는 NMOS 트랜지스터인 것을 특징으로 하는 프로그래머블 로직 어레이.
  13. 제 10 항에 있어서,
    상기 제 1 인에이블 회로는,
    상기 제 1 논리곱 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트;
    전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  14. 제 10 항에 있어서,
    상기 제 2 인에이블 회로는,
    상기 논리합 신호를 반전시키는 제 1 인버터;
    상기 논리합 신호를 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 인버터의 출력을 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 논리합 신호를 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트;
    전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  15. 클럭신호에 동기되어 동작하며, 제 1 입력신호들에 응답하여 논리곱 신호들을 발생하는 앤드 플레인; 및
    상기 제 1 입력신호들보다 늦게 입력되는 제 2 입력신호를 입력받는, 상기 제 2 입력신호에 종속되지 않는 제 1 논리곱 신호들에 응답하여 제 1 논리합 신호를 발생하는, 상기 제 2 입력신호에 종속되는 제 2 논리곱 신호들에 응답하여 제 2 논리합 신호를 발생하는, 그리고 상기 제 2 입력신호와 상기 제 2 논리합 신호의 로직 상태에 따라서 상기 제 1 논리합 신호를 가변시키는 오어 플레인을 포함하는 프로그래머블 로직 어레이.
  16. 제 15 항에 있어서,
    상기 오어 플레인은,
    상기 제 1 논리합 신호를 전달하는 제 1 논리합 라인;
    상기 제 2 논리합 신호를 전달하는 제 2 논리합 라인;
    제 1 논리곱 신호에 동기되어 상기 제 1 논리합 라인을 충전하거나 방전하는 제 1 인에이블 회로;
    제 2 논리곱 신호에 동기되어 상기 제 2 논리합 라인을 충전하거나 방전하는 제 2 인에이블 회로;
    상기 제 1 논리곱 신호들 중에서 상기 제 1 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 제 1 논리합 라인을 방전하는 제 1 NMOS 트랜지스터들;
    상기 제 2 논리곱 신호들 중에서 상기 제 2 논리곱 신호를 제외한 나머지 논리곱 신호들에 응답하여 상기 제 2 논리합 라인을 방전하는 제 2 NMOS 트랜지스터들;
    상기 제 1 논리합 라인과 출력단자 사이에 연결되며 상기 제 1 논리합 신호에 응답하여 상기 출력단자를 충전하거나 방전하는 제 3 인에이블 회로;
    상기 제 2 논리합 신호에 응답하여 상기 출력단자를 방전하는 제 1 방전소자; 및
    상기 제 2 입력신호에 응답하여 상기 출력단자를 방전하는 제 2 방전소자를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  17. 제 16 항에 있어서,
    상기 출력단자의 출력신호를 반전하는 인버터를 더 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  18. 제 16 항에 있어서,
    상기 제 1 및 제 2 방전소자는 NMOS 트랜지스터인 것을 특징으로 하는 프로그래머블 로직 어레이.
  19. 제 16 항에 있어서,
    상기 제 1 인에이블 회로는,
    상기 제 1 논리곱 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트;
    전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
  20. 제 16 항에 있어서,
    상기 제 2 인에이블 회로는,
    상기 제 2 논리곱 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 논리곱 신호를 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 인버터의 출력을 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트;
    전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하 는 것을 특징으로 하는 프로그래머블 로직 어레이.
  21. 제 16 항에 있어서,
    상기 제 3 인에이블 회로는,
    상기 제 1 논리합 신호를 반전시키는 제 1 인버터;
    상기 제 1 논리합 신호를 입력받는 게이트, 전원전압을 입력받는 소오스, 그리고 내부노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인, 접지단자에 연결된 소오스, 그리고 상기 제 1 인버터의 출력을 입력받는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 논리합 신호를 입력받는 제 1 입력단자 및 상기 내부노드에 연결된 제 2 입력단자를 갖는 NAND 게이트;
    전원전압을 입력받는 소오스, 상기 출력단자에 연결된 드레인, 그리고 상기 NAND 게이트의 출력을 입력받는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 NAND 게이트의 출력을 입력받는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 입력받는 게이트, 상기 출력단자에 연결된 드레인, 그리고 상기 내부노드에 연결된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 프로그래머블 로직 어레이.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871689B1 (ko) 2006-02-21 2008-12-05 삼성전자주식회사 고성능 스태틱 ｐｌａ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6397014A (ja) 1986-10-14 1988-04-27 Matsushita Electric Ind Co Ltd プログラマブルロジツクアレイ
JPH037425A (ja) * 1989-06-05 1991-01-14 Matsushita Electric Ind Co Ltd プログラマブルロジックアレイ
US5811988A (en) 1996-02-20 1998-09-22 International Business Machines Corporation PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575899B2 (ja) * 1989-10-26 1997-01-29 株式会社東芝 プリチャージ式論理回路
JP2968289B2 (ja) 1989-11-08 1999-10-25 株式会社リコー 中央演算処理装置
JP3319615B2 (ja) 1992-06-12 2002-09-03 株式会社東芝 Ｐｌａ
US5551173A (en) * 1995-03-16 1996-09-03 Chambers; Mark D. Comfort insole
US6894534B2 (en) * 2000-07-05 2005-05-17 Elan Research Dynamic programmable logic array that can be reprogrammed and a method of use
US7065732B1 (en) * 2000-09-28 2006-06-20 Intel Corporation Method to reduce the power consumption of large PLAs by clock gating guided by recursive shannon decomposition of the and-plane
TW479405B (en) * 2001-04-20 2002-03-11 Nat Univ Chung Cheng Method for assembling low power programmable logic array circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6397014A (ja) 1986-10-14 1988-04-27 Matsushita Electric Ind Co Ltd プログラマブルロジツクアレイ
JPH037425A (ja) * 1989-06-05 1991-01-14 Matsushita Electric Ind Co Ltd プログラマブルロジックアレイ
US5811988A (en) 1996-02-20 1998-09-22 International Business Machines Corporation PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871689B1 (ko) 2006-02-21 2008-12-05 삼성전자주식회사 고성능 스태틱 ｐｌａ

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