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KR100625931B1 - 비동기적 입력신호의 선입선처리장치 - Google Patents

비동기적 입력신호의 선입선처리장치 Download PDF

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KR100625931B1
KR100625931B1 KR1020040059671A KR20040059671A KR100625931B1 KR 100625931 B1 KR100625931 B1 KR 100625931B1 KR 1020040059671 A KR1020040059671 A KR 1020040059671A KR 20040059671 A KR20040059671 A KR 20040059671A KR 100625931 B1 KR100625931 B1 KR 100625931B1
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gate
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홍병일
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매그나칩 반도체 유한회사
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Abstract

본 발명은 비동기로 인가되는 복수의 입력신호를 선입선처리하여 충돌이 발생하지 않도록 하므로써, 높은 신뢰성을 갖는 소자 동작을 얻도록 하는 비동기 복수 입력신호의 선입선처리장처리를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 입력신호의 인가를 감지하여 제1 에지감지신호를 출력하기 위한 제1 에지감지부; 제2 입력신호의 인가를 감지하여 제2 에지감지신호를 출력하기 위한 제2 에지감지부; 상기 제1 및 제2 에지감지신호의 활성화 구간이 중복되는지 감지하기 위한 충돌감지부; 상기 제2 에지감지신호의 비활성화 동안 상기 제1 에지감지신호에 응답하여 제1 처리요청신호를 출력하기 위한 제1 처리 요청부; 상기 제1 에지감지신호의 비활성화 동안 상기 제2 에지감지신호에 응답하여 제2 처리요청신호를 출력하기 위한 제2 처리 요청부; 상기 제1 처리요청신호에 응답하여 제1 처리신호를 출력하고, 상기 제2 처리요청신호에 응답하여 제2 처리신호를 출력하기 위한 신호처리부; 및 상기 충돌감지부에 의해 제어되어 상기 제1 및 제2 에지감지신호를 감지하여, 상기 제1 및 제2 입력신호가 동시에 입력된 경우, 정해진 우선순위에 따라 상기 제2 에지감지신호를 비활성화시키고, 상기 제1 처리요청신호에 따른 처리과정 이후, 상기 신호처리부를 제어하여 상기 제2 처리신호가 활성화되도록 하는 동시입력신호 처리부를 구비하는 비동기적 입력신호의 선입선처리장치를 제공한다.
비동기, 선입선처리, 충돌, 우선순위, 에지감지

Description

비동기적 입력신호의 선입선처리장치{FIRST-IN-FIRST-SERVICE-DEVICE FOR ANSYNCHRONOUS INPUT-SIGNAL}
도 1은 본 발명의 일 실시예에 따른 선입선처리장치의 블록 구성도.
도 2는 도 1의 제1 처리요청부의 내부 회로도.
도 3은 도 1의 제2 처리요청부의 내부 회로도.
도 4는 도 1의 충돌감지부의 내부 회로도.
도 5는 도 1의 동시입력신호 처리부의 내부 회로도.
도 6는 도 1의 신호 처리부의 내부 블록 구성도.
도 7a는 도 6의 구동신호 생성부의 내부 회로도.
도 7b는 도 6의 제1 처리신호 생성부의 내부 회로도.
도 7c는 도 6의 제2 처리신호 생성부의 내부 회로도.
도 7d는 도 6의 종료신호 생성부의 내부 회로도.
도 8은 도 1의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 신호입력부
200 : 충돌제어부
300 : 신호처리부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비동기적 다수 입력신호의 선입선처리 장치에 관한 것이다.
일반적으로 임의의 시스템은 그 시스템의 목적에 따라 다수의 모듈(module)로 구성되어지며, 이 모듈들은 주어진 입력이 있으면 상호간의 정보 교환에 의한 적절한 출력을 발생시킨다.
이 때 시스템을 구성하는 자원(resource) 중에는 다수의 다른 모듈에 의해 공유되는 모듈이 존재할 수 있는데, 이러한 경우 다수의 모듈에 의한 접근을 제어해야한다. 그렇지 않는 경우 시스템의 신뢰성을 떨어뜨린다.
한편, 종래의 반도체메모리소자는 한 입력신호에 대하여서만 선입선처리를 수행하였을 뿐, 두 신호 이상의 입력에 대해서는 구체적인 선입선처리 방법이 없었다. 따라서, 종래에는 먼저 들어온 신호에 대해서만 이를 수행하고, 중복되어 입력되는 경우에는 이를 처리하지 않아 신뢰성 높은 동작을 기대하기 어려웠다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비동기로 인가되는 복수의 입력신호를 선입선처리하여 충돌이 발생하지 않도록 하므로써, 높은 신뢰성을 갖는 소자 동작을 얻도록 하는 비동기 복수 입력신호의 선입선처리장처리를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 비동기 입력신호 선입선처리장치는 제1 입력신호의 인가를 감지하여 제1 에지감지신호를 출력하기 위한 제1 에지감지부; 제2 입력신호의 인가를 감지하여 제2 에지감지신호를 출력하기 위한 제2 에지감지부; 상기 제1 및 제2 에지감지신호의 활성화 구간이 중복되는지 감지하기 위한 충돌감지부; 상기 제2 에지감지신호의 비활성화 동안 상기 제1 에지감지신호에 응답하여 제1 처리요청신호를 출력하기 위한 제1 처리 요청부; 상기 제1 에지감지신호의 비활성화 동안 상기 제2 에지감지신호에 응답하여 제2 처리요청신호를 출력하기 위한 제2 처리 요청부; 상기 제1 처리요청신호에 응답하여 제1 처리신호를 출력하고, 상기 제2 처리요청신호에 응답하여 제2 처리신호를 출력하기 위한 신호처리부; 및 상기 충돌감지부에 의해 제어되어 상기 제1 및 제2 에지감지신호를 감지하여, 상기 제1 및 제2 입력신호가 동시에 입력된 경우, 정해진 우선순위에 따라 상기 제2 에지감지신호를 비활성화시키고, 상기 제1 처리요청신호에 따른 처리과정 이후, 상기 신호처리부를 제어하여 상기 제2 처리신호가 활성화되도록 하는 동시입력신호 처리부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 선입선처리장치의 블록 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비동기 입력신호의 선입선처리장치는 비동기적으로 인가되는 입력신호 WR 및 SR를 입력받되, 입력신호 WR 및 SR의 처리구간이 서로 중복되지 않는 경우에만 해당 입력신호 WR 및 SR의 처리를 요청하기 위한 처리요청신호(wr_std, sr_std)를 생성하기위한 신호입력부(100)와, 처리요청신호(wr_std, sr_std)에 응답하여 해당 처리신호 WRS 또는 LDS를 출력하기 위한 신호처리부(300)와, 입력신호 WR 및 SR이 동시에 인가된 경우, 정해진 우선순위의 입력신호에 따른 처리요청신호(wr_std)를 제외한 처리요청신호(sr_std)를 비활성화시키고, 최우선순위의 처리요청신호(wr_std)의 처리과정 이후, 정해진 우선순위에 따라 해당 처리신호(LDS)가 활성화되도록 신호처리부(300)를 제어하기 위한 충돌제어부(200)를 구비한다.
각 블록을 자세히 살펴보면, 신호입력부(100)는 제1 입력신호(WR)의 인가를 감지하여 제1 에지감지신호(rwr)를 출력하기 위한 제1 에지감지부(120)와, 제2 입력신호(SR)의 인가를 감지하여 제2 에지감지신호(rsr)를 출력하기 위한 제2 에지감지부(140)와, 제2 에지감지신호(rsr)의 비활성화 동안 제1 에지감지신호(rwr)에 응답하여 제1 처리요청신호(wr_std)를 출력하기 위한 제1 처리 요청부(160)와, 제1 에지감지신호(rwr)의 비활성화 동안 제2 에지감지신호(rsr)에 응답하여 제2 처리요 청신호(sr_std)를 출력하기 위한 제2 처리 요청부(180)를 구비한다.
충돌제어부(200)는 제1 및 제2 에지감지신호(rwr, rsr)의 활성화 구간이 중복되는지 감지하기 위한 충돌감지부(220)와, 충돌감지부(220)에 의해 제어되어 제1 및 제2 에지감지신호(rwr, rsr)를 감지하여, 제1 및 제2 입력신호(WR, SR)가 동시에 입력된 경우, 정해진 우선순위에 따라 제2 에지감지신호(rsr)를 비활성화시키고, 제1 처리요청신호(wr_std)에 따른 처리과정 이후, 신호처리부(300)를 제어하여 제2 처리신호(LDS)가 활성화되도록 하는 동시입력신호 처리부(260)를 구비한다.
신호 처리부(300)는 제1 처리요청신호(wr_std)에 응답하여 제1 처리신호(WRS)를 출력하고, 제2 처리요청신호(sr_std) 및 충돌제어부(200)에 제어받아 제2 처리신호(LDS)를 출력한다.
참고적으로, 제1 에지 감지부(120)는 제1 입력신호(WR)에 응답하여 정출력 및 부출력을 출력하되, 정출력을 제1 에지감지신호(rwr)로 출력하며, 제1 처리요청부(160)에 제어받아 리셋되는 플립플롭(flip-flop)으로 구현된다. 제2 에지감지부(140)는 제2 입력신호(SR)에 응답하여 정출력 및 부출력을 출력하되, 정출력을 제2 에지감지신호(rsr)로 출력하며, 제2 처리요청부(180)에 제어받아 리셋되는 플립플롭으로 구현된다.
또한, 본 발명에서는 제1 및 제2 입력신호가 동시에 입력되는 경우, 제1 입력신호가 제2 입력신호보다 높은 우선순위를 갖고 처리된다.
도 2는 도 1의 제1 처리요청부(160)의 내부 회로도이다.
도 2를 참조하면, 제1 처리요청부(160)는 제1 에지감지신호의 반전된 신호 (rwrb)와 제2 에지감지신호(rsr)를 입력으로 가져 제1 처리요청신호(wr_std)를 출력하기 위한 노어게이트(NR1)와, 제1 종료신호(endp) 및 제1 요청진행신호(crwr)의 활성화, 또는 제1 종료신호(endp) 및 제1 처리요청신호(wr_std)의 활성화 시 제1 에지감지부(120)를 리셋시키기 위한 제1 리셋신호(rst_rwr)를 생성하기 위한 제1 리셋신호 생성부(162)를 구비한다.
그리고 제1 리셋신호 생성부(162)는 제1 처리요청신호를 지연시키기 위한 지연부(162a)와, 제1 종료신호(endp)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 지연부(162a)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I2)와, 제1 종료신호(endp)와 제1 요청진행신호(crwr)를 입력으로 갖는 노어게이트(NR2)와, 노어게이트(NR2)의 출력신호와 인버터(I2)의 출력신호를 입력으로 갖는 논리합게이트(OR1)와, 논리합게이트(OR1)의 출력신호와 초기화신호(iprst)를 입력으로 갖는 노어게이트(NR3)와, 노어게이트(NR3)의 출력신호를 반전시켜 제1 에지감지부(120)를 리셋시키기 위한 제1 리셋신호(rst_rwr)를 출력하기 위한 인버터(I3)를 구비한다.
이와같이, 제1 처리요청부(160)는 제2 에지감지신호(rsr)의 비활성화 구간에서 제1 에지감지신호(rwr)가 활성화되는 경우에만 제1 처리요청신호(wr_std)를 생성한다. 이는 제1 입력신호(WR)에 의한 제1 처리신호(WRS)의 활성화 구간에서 제2 입력신호(SR)가 인가되어 처리신호가 충돌되거나, 반대로 제2 입력신호(SR)에 의한 제2 처리신호(LDS)의 활성화 구간에서 제1 입력신호(WR)가 인가되어 처리신호가 충돌되는 것을 방지하기 위한 것이다.
또한, 제1 처리요청부(160)는 제1 에지감지신호(rwr)에 따른 제1 처리신호(WRS)의 활성화가 종료되면, 제1 에지감지부(120)를 리셋시켜 새로 인가되는 제1 입력신호(WR)에 대한 준비를 하도록 한다. 따라서, 제1 또는 제2 처리신호(WRS 또는 LDS)의 비활성화 시점에서 활성화되는 제1 종료신호(endp)에 응답하여 제1 리셋신호(rst_rsr)를 활성화시킨다. 그런데, 제1 종료신호(endp)는 처리신호 WRS 또는 LDS가 비활성화되는 경우에 생성되므로, 처리요청신호(wr_std 및 sr_std)를 통해 리셋시킬 에지감지부를 판별한다. 처리요청신호(wr_std, sr_std)는 제1 및 제2 에지감지신호(rwr 및 rsr)의 활성화 구간이 중복되는 경우 해당 처리요청신호가 비활성화되므로, 이때 해당 요청진행신호(crwr, crsr)를 활성화시켜 제1 종료신호(endpb)의 활성화 시 리셋시켜야될 에지감지부를 판별할 수 있다.
도 3은 도 1의 제2 처리요청부(180)의 내부 회로도이다.
이를 제1 처리요청부(도 2 참조)와 비교하여보면, 제2 리셋신호 생성부(182)가 클리어-입력신호(clr_SR)에 추가로 응답하여 제2 에지감지부(140)를 리셋시키기 위한 제2 리셋신호(rst_rsr)를 생성하는 점만 다르다.
이는 제1 입력신호(WR) 및 제2 입력신호(SR)가 동시에 입력된 경우, 제1 입력신호(WR)를 우선순위로 처리되도록 하기 위한 것으로, 제2 에지감지부(140)를 리셋시켜 제2 처리요청신호(sr_std)가 활성화되지 않도록한다.
도 4는 도 1의 충돌감지부(220)의 내부 회로도이다.
도 4를 참조하면, 충돌감지부(220)는 제1 에지감지신호(rwr)가 활성화된 이후 제2 에지감지신호(rsr)가 활성화된 경우 제1 에지감지부(120)를 리셋시키기 위 한 제1 요청진행신호(crwr)를 생성하고, 제2 에지감지신호(rsr)가 활성화된 이후 제1 에지감지신호(rwr)가 활성화된 경우 제2 에지감지부(140)를 리셋시키기 위한 제2 요청진행신호(crsr)를 생성하기 위한 요청진행신호 생성부(222)와, 제1 및 제2 에지감지신호(rwr, rsr)의 활성화 구간이 중복되는 경우 충돌감지신호(col_det)를 생성하기 위한 충돌감지신호 생성부(224)를 구비한다.
그리고 요청진행신호 생성부(222)는 제1 에지감지신호(rwr)를 셋신호로 가지며, 제2 에지감지신호(rsr)를 리셋신호로 가지는 제1 RS래치(222a)와, 제1 및 제2 에지감지신호(rwr 및 rsr)를 입력으로 갖는 낸드게이트(ND2)와, 제1 RS래치(222a)의 정출력과 낸드게이트(ND2)의 출력신호를 입력으로 갖는 노어게이트(NR4)와, 노어게이트(NR4)의 출력신호를 반전시켜 제1 요청진행신호(crwr)로 출력하기 위한 인버터(I4)와, 제1 RS래치(222a)의 부출력과 낸드게이트(ND2)의 출력신호를 입력으로 갖는 노어게이트(NR5)와, 노어게이트(NR5)의 출력신호를 반전시켜 제2 요청진행신호(crsr)로 출력하기 위한 인버터(I5)를 구비한다.
충돌감지신호 생성부(224)는 제1 및 제2 에지감지신호(rwr, rsr)를 입력으로 갖는 논리합게이트(OR2)와, 제1 및 제2 에지감지신호(rwr, rsr)를 입력으로 갖는 논리배타게이트(XOR1)와, 논리합게이트(OR2)와 논리배타게이트(XOR1)의 출력신호를 입력으로 갖는 부정논리배타게이트(XNOR1)와, 부정논리배타게이트(XNOR1)의 출력신호를 반전시켜 충돌감지신호(col_det)로 출력하기 위한 인버터(I6)를 구비한다.
도 5는 도 1의 동시입력신호 처리부(260)의 내부 회로도이다.
도 5를 참조하면, 동시입력신호 처리부(260)는 충돌감지신호(col_det) 및 제 1 처리요청신호(wr_std)의 활성화 시, 또는 충돌감지신호(col_det) 및 제2 처리요청신호(sr_std)의 활성화 시 제2 에지감지신호(rsr)를 비활성화 시키기 위한 클리어-입력신호(clr_SR)를 생성하기 위한 클리어신호 생성부(270)와, 클리어신호 생성부(270)의 출력신호에 응답하여 소정시간 이후 제2 처리신호(LDS)가 활성화되도록 하기 위한 충돌처리신호(SR_col)를 생성하기 위한 충돌처리신호 생성부(280)를 구비한다.
그리고, 클리어신호 생성부(270)는 제1 및 제2 처리요청신호(wr_std, sr_std)를 입력으로 갖는 논리합게이트(OR3)와, 논리합게이트(OR3)의 출력신호와 초기화신호(iprst)를 입력으로 갖는 논리합게이트(OR4)와, 논리합게이트(OR4)의 출력신호와 충돌감지신호(col_det)의 활성화 시 정출력 및 부출력을 출력하되, 정출력을 클리어-입력신호(clr_SR)로 출력하기 위한 플립플롭(272)을 구비한다.
충돌처리신호 생성부(280)는 플립플롭(272)의 부출력에 응답하여 자신의 정출력을 활성화시키기 위한 플립플롭(282)과, 플립플롭(282)의 정출력의 활성화에 응답하여 펄스신호를 생성하기 위한 펄스신호 생성부(284)와, 펄스신호 생성부(284)의 출력신호를 인가받아 펄스형태의 충돌처리신호(SR_col)를 생성하기 위한 펄스신호 생성부(286)와, 제1 에지감지신호(rwr)를 반전시키기 위한 인버터(I8)와, 인버터(I8)의 출력신호와 플립플롭(282)의 부출력을 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호와 제2 종료신호(endp_b)와 초기화신호(iprst)를 입력으로 갖는 노어게이트(NR5)와, 노어게이트(NR5)의 출력신호를 반전시켜 출력하여 플립플롭(282)를 리셋시키기 위한 인버터(I9)를 구비한다.
동작을 간략히 살펴보면, 동시입력신호 처리부(260)는 제1 및 제2 입력신호(WR, SR)가 동시 입력된 상황을, 제1 및 제2 에지감지신호(rwr, rsr)의 활성화 구간이 중복되는 경우에 활성화되는 충돌감지신호(col_det)와, 제1 처리요청신호(wr_std) 또는 제2 처리요청신호(sr_std)가 함께 활성화되는 경우를 통해 감지한다. 이렇게 동시입력이 감지된 경우에는 정해진 우선순위에 따라 제2 에지감지신호(rsr)를 비활성화시켜, 제2 처리요청신호(sr_std)가 활성화되지 않도록 한다. 대신, 제2 입력신호(rsr)에 따른 제2 처리신호(LDS)는 제1 처리신호(WRS)의 활성화 구간이 종료된 이후 활성화되도록 충돌처리신호(SR_col)를 생성한다.
도 6는 도 1의 신호 처리부(300)의 내부 블록 구성도이다.
도 6을 참조하면, 신호처리부(300)는 제2 처리요청신호(sr_std)와 충돌처리신호(SR_col)를 입력으로 가져 제2 전체처리요청신호(sr_all)를 출력하기 위한 입력부(OR5)와, 제2 전체처리요청신호(sr_all)와 제1 처리요청신호(wr_std)의 활성화 시 구동신호(act)를 활성화시키기 위한 구동신호 생성부(320)와, 구동신호(act)에 제어받아 제1 처리요청신호(wr_std)의 활성화 시 제1 처리신호(WRS)를 출력하기 위한 제1 처리신호생성부(340)와, 구동신호(act)에 제어받아 제2 전체처리요청신호(sr_all)의 활성화 시 제2 처리신호(LDS)를 출력하기 위한 제2 처리신호 생성부(360)와, 구동신호(act)의 활성화 시점으로부터 소정시간 이후 제1 및 제2 종료신호(endp, endp_b)를 생성하기 위한 종료신호 생성부(380)를 구비한다.
참고적으로, 구동신호 생성부(320)와, 제1 및 제2 처리신호 생성부(340, 360)는 제2 종료신호(endp_b)의 활성화에 응답하여 초기화된다.
또한, 제2 전체처리요청신호(sr_all)신호는 입력신호(WR 및 SR)가 동시에 입력된 경우, 정해진 우선순위에 따라 제1 입력신호(WR)의 처리 이후, 제2 처리신호(LDS)를 활성화시키기 위한 충돌처리신호(SR_col) 및 제2 입력신호(SR)에 의한 제2 처리요청신호(sr_std)에 의해 활성화된다. 입력부(OR5)는 제2 처리요청신호(sr_std) 및 충돌처리신호(SR_col)를 입력으로 갖는 논리합게이트로 구현된다.
도 7a는 도 6의 구동신호 생성부(320)의 내부 회로도이다.
도 7a를 참조하면, 구동신호 생성부(320)는 제2 전체처리요청신호(sr_all)와 제1 처리요청신호(wr_std)를 입력으로 갖는 노어게이트(NR6)와, 노어게이트(NR6)의 출력신호를 반전시켜 출력하기 위한 인버터(I10)와, 제2 종료신호(endp_b)와 초기화신호(iprst)를 입력으로 갖는 노어게이트(NR7)와, 노어게이트(NR7)의 출력신호를 반전시키기 위한 인버터(I11)와, 인버터(I10)의 출력신호에 응답하여 출력신호를 활성화시키고, 인버터(I11)의 출력신호에 응답하여 리셋시키기 위한 플립플롭(321)과, 플립플롭(321)의 정출력에 응답하여 출력신호를 활성화시키고 인버터(I11)의 출력신호에 응답하여 리셋시키기 위한 플립플롭(322)과, 플립플롭(322)의 출력신호를 버퍼링하기 위한 버퍼(323)와, 버퍼(323)의 출력신호에 응답하여 펄스신호를 생성하기 위한 펄스신호 생성부(324)와, 펄스신호 생성부(324)의 출력신호에 응답하여 펄스신호를 생성하기 위한 펄스신호 생성부(325)와, 펄스신호 생성부(325)의 출력신호를 반전시키기 위한 인버터(I12)와, 인버터(I12)의 출력신호에 응답하여 자신의 부출력을 활성화시키고 인버터(I11)의 출력신호에 응답하여 출력신호를 리셋시키기 위한 플립플롭(326)과, 플립플롭(326)의 출력신호에 응답하여 펄스신호를 출력하기 위한 펄스신호 생성부(327)와, 펄스신호 생성부(327)의 출력신호를 버퍼링하기 위한 버퍼(328)와, 버퍼(328)의 출력신호를 지연시켜 구동신호(act)로 출력하기 위한 지연부(329)를 구비한다.
도 7b는 도 6의 제1 처리신호 생성부(340)의 내부 회로도이다.
도 7b를 참조하면, 제1 처리신호 생성부(340)는 제2 종료신호(endp_b)와 초기화신호(iprst)를 입력으로 갖는 노어게이트(NR8)와, 노어게이트(NR8)의 출력신호를 반전시키기 위한 인버터(I13)와, 제1 처리요청신호(wr_std)에 응답하여 출력신호를 활성화시키고 인버터(I13)의 출력신호에 응답하여 리셋시키기 위한 플립플롭(342)과, 플립플롭(342)의 출력신호와 구동신호(act)를 입력으로 가져 제1 처리신호(WRS)를 출력하기 위한 낸드게이트(ND4)를 구비한다.
도 7c는 도 6의 제2 처리신호 생성부(360)의 내부 회로도로서, 이를 제1 처리신호 생성부(도 7b 참조)와 비교하여 보면 동일한 회로적 구성을 갖되, 제2 전체처리요청신호(sr_all)신호에 응답하여 제2 처리신호를 생성하는 점만 다르다.
도 7d는 도 6의 종료신호 생성부(380)의 내부 회로도이다.
도 7d를 참조하면, 종료신호 생성부(380)는 제1 및 제2 처리신호(WRS 및 LDS)가 갖는 활성화 구간동안 구동신호(act)를 지연시켜 펄스형태의 제2 종료신호(endp_b)를 출력하기 위한 펄스신호 생성부(382)와, 펄스신호 생성부(382)의 출력신호를 반전시켜 제1 종료신호(endp)로 출력하기 위한 인버터(I14)를 구비한다.
도 8은 도 1의 동작 파형도로서, 이를 참조하여 본 발명의 일 실시예에 따른비동기 입력신호의 선입선처리 장치의 동작을 살펴보도록한다.
먼저, 'a' 경우는 제1 입력신호(WR)에 의한 제1 처리신호(WRS)가 비활성화된 이후, 제2 입력신호(SR)이 인가되는 경우로서, 정상적인 동작을 갖는다.
그리고 'b' 경우는 제1 입력신호(WR)에 의한 제1 처리신호(WRS)의 활성화 구간에서 제2 입력신호(SR)가 인가된 경우에 따른 동작으로, 이에관해 구체적으로 살펴보도록 한다.
먼저, 제1 에지감지부(120)가 제1 입력신호(WR)의 활성화를 감지하여 제1 에지감지신호(rwr)를 활성화시킨다. 제1 처리요청부(160)가 제1 에지감지신호(rwr)에 응답하여 제1 처리요청신호(wr_std)를 활성화시키며, 신호처리부(300)가 이에 응답하여 제1 처리신호(WRS)를 활성화시킨다.
이어, 제1 처리신호(WRS)의 활성화 구간에서 제2 입력신호(SR)가 인가되면, 이에 응답하여 제2 에지감지부(140)가 제2 에지감지신호(rsr)를 활성화시킨다. 또한, 제1 및 제2 에지감지신호(rwr 및 rsr)의 활성화 구간이 중복되므로, 제1 에지감지부(160)에 의해 제1 처리요청신호(wr_std)가 비활성화되고, 충돌감지부(220)에 의해 제1 요청진행신호(crwr)를 활성화시킨다.
이후, 제1 처리신호(WRS)의 비활성화 시 제1 종료신호(endp)가 활성화되면, 제1 처리요청부(160)가 제1 요청진행신호(crwr) 및 제1 종료신호(endp)에 응답하여 제1 리셋신호(rst_rwr)를 활성화시켜 제1 에지감지부(120)를 리셋시킨다. 또한, 제1 처리신호(WRS)의 비활성화 시 활성화된 제2 종료신호(endp_b)에 응답하여 신호처리부(300) 및 동시입력신호 처리부(260)가 리셋된다.
이어, 제1 에지감지신호(rwr)가 비활성화되므로 제2 처리요청부(180)에 의해 서 제2 처리요청신호(sr_std)가 활성화된다. 신호처리부(300)가 제2 처리요청신호(rsr)에 응답하여 제2 처리신호(LDS)를 활성화 시킨 뒤, 소정시간 이후 제1 종료신호(endp)를 활성화시킨다. 제2 처리요청부(180)가 제2 에지감지신호(rsr) 및 제1 종료신호(endp)의 활성화에 응답하여 제2 리셋신호(rst_rsr)를 활성화시키므로, 제2 에지감지부(140)가 리셋된다. 또한, 제1 종료신호(endp)와 함께 활성화된 제2 종료신호(endp_b)에 응답하여 신호 처리부(300) 및 동시입력신호 처리부(260)가 리셋된다.
또한 'c'경우는 제1 및 제2 입력신호(WR 및 SR)가 동시에 입력되는 경우로서, 정해진 우선순위에 따라 신호가 처리되는데, 이에 관해 살펴보도록한다.
먼저, 제1 및 제2 입력신호(WR 및 SR)가 동시입력되므로, 제1 및 제2 에지감지부(120, 140)에 의해 제1 및 제2 에지감지신호(rwr, rsr)가 모두 활성화된다. 한편, 제1 및 제2 에지감지신호(rwr, rsr) 중 먼저 활성화된 신호에 의해 해당 처리요청신호가 활성화되는데, 본 시뮬레이션에서는 제2 에지감지신호(rsr)가 감지되기 직전에 일시적으로 제1 처리요청신호(rwr)가 활성화된다. 따라서, 제1 처리요청신호(wr_std)에 의해서 제1 처리신호(WRS)가 활성화된다.
이어, 충돌감지부(220)가 제1 및 제2 에지감지신호(rwr 및 rsr)의 활성화 구간의 중복을 감지하여 충돌감지신호(col_det)를 활성화시키면, 동시입력신호 처리부(260)가 충돌감지신호(col_det) 및 처리요청신호(wr_std 및 sr_std)의 활성화시점을 감지하여 동시에 입력되었는지 감지한다. 따라서, 클리어-입력신호(clr_SR)를 활성화시켜 제2 처리요청부(180)가 제2 에지감지부(140)를 리셋시키도록 한다.
이후, 제1 처리신호(WRS)의 비활성화에 응답하여 제1 및 제2 종료신호(endp, endp_b)가 활성화되면, 이에 응답하여 하여 제1 처리요청부(160)가 제1 요청진행신호(crwr) 및 제1 종료신호(endp)에 응답하여 제1 에지감지부(120)를 리셋시킨다.
또한, 동시입력신호 처리부(260)가 제1 종료신호(endp)에 응답하여 충돌처리신호(SR_col)를 활성화시켜 제2 처리신호(LDS)가 활성화되도록 한다.
참고적으로, 제1 처리요청신호(wr_std)가 먼저 활성화되지 않더라도, 동시입력신호 처리부(260)에 의해 제2 에지감지부(140)가 리셋되기때문에, 정해진 우선순위에 따른 제1 처리신호(WRS)가 활성화된다.
끝으로, 'd' 경우는 제2 입력신호(SR)에 의한 제2 처리신호(LDS)의 활성화 구간에서 제1 입력신호(WR)가 인가된 경우로서, 처리신호가 충돌이 발생될 수 있는 상황이다.
먼저 인가된 제2 입력신호(SR)에 응답하여 활성화된 제2 처리신호(LDS)의 활성화 구간이 보장된 뒤, 제1 처리요청신호(wr_std)가 활성화되어 제1 처리신호(WRS)가 활성화되는 과정을 갖는다.
이를 'b' 경우와 비교하여 보면, 먼저 인가된 입력신호의 처리구간이 보장된 뒤, 뒤에 인가된 입력신호에 따른 처리신호를 활성화시키는 것을 알 수 있다.
한편, 전술한 본 발명의 일 실시예에 따른 비동기 입력신호의 선입선처리장치는 입력신호에 의한 처리신호의 활성화 구간에서 새로운 입력신호가 인가되거나, 입력신호가 동시에 인가되는 경우에도 이를 안정적으로 처리하므로, 이러한 선입선처리를 구비하는 소자의 동작 신뢰성을 향상시킨다.
즉, 선입선처리장치는 입력신호에 의한 처리신호의 활성화 구간에서 새로운 입력신호가 인가된 경우, 먼저 인가된 입력신호가 처리되기까지 새로 인가된 입력신호의 처리를 지연시킨 뒤 처리한다. 또한, 복수의 입력신호가 동시에 인가된 경우에는 정해진 우선순위에 따라 이를 처리한다.
전술한 본 발명의 비동기 입력신호의 선입선처리장치는 일예로 디스플레이 프레임 메모리와 같이 서로 다른 동기로 비동기적으로 억세스되는 신호처리에 적용될 수 있다. 또한, 서로 비동기적으로 입력되는 다수 신호 처리에 있어, 우선 입력에 대한 우선 처리 및 동시 입력시의 처리방법에 관한 것이며, 신호처리가 필요한 다수개의 신호가 입력되는 모든 반도체회로에도 적용 가능하다.
전술한 본 발명에서는 입력신호가 두개인 경우에 적용하였으나, 본 발명은 입력신호의 갯수에 의해 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 먼저 인가된 입력신호의 처리구간에 새로운 입력신호가 인가되면, 먼저 인가된 입력신호의 처리구간을 보장해 준뒤 새로 인가된 입력신호를 처리하도록 하며, 또한 입력신호가 동시에 인가된 경우에는 정해진 우선순위에 따 라 입력신호를 처리하므로, 이러한 선입선처리장치를 구비하는 소자의 동작 신뢰성을 향상시킨다.

Claims (30)

  1. 제1 입력신호의 인가를 감지하여 제1 에지감지신호를 출력하기 위한 제1 에지감지부;
    제2 입력신호의 인가를 감지하여 제2 에지감지신호를 출력하기 위한 제2 에지감지부;
    상기 제1 및 제2 에지감지신호의 활성화 구간이 중복되는지 감지하기 위한 충돌감지부;
    상기 제2 에지감지신호의 비활성화 동안 상기 제1 에지감지신호에 응답하여 제1 처리요청신호를 출력하기 위한 제1 처리 요청부;
    상기 제1 에지감지신호의 비활성화 동안 상기 제2 에지감지신호에 응답하여 제2 처리요청신호를 출력하기 위한 제2 처리 요청부;
    상기 제1 처리요청신호에 응답하여 제1 처리신호를 출력하고, 상기 제2 처리요청신호에 응답하여 제2 처리신호를 출력하기 위한 신호처리부; 및
    상기 충돌감지부에 의해 제어되어 상기 제1 및 제2 에지감지신호를 감지하여, 상기 제1 및 제2 입력신호가 동시에 입력된 경우, 정해진 우선순위에 따라 상기 제2 에지감지신호를 비활성화시키고, 상기 제1 처리요청신호에 따른 처리과정 이후, 상기 신호처리부를 제어하여 상기 제2 처리신호가 활성화되도록 하는 동시입력신호 처리부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  2. 제1항에 있어서,
    상기 충돌감지부는,
    상기 제1 에지감지신호가 인가된 이후 상기 제2 에지감지신호가 인가된 경우 상기 제1 에지감지부를 리셋시키기 위한 제1 요청진행신호를 생성하고, 상기 제2 에지감지신호가 인가된 이후 상기 제1 에지감지신호가 인가된 경우 상기 제2 에지감지부를 리셋시키기 위한 제2 요청진행신호를 생성하기 위한 요청진행신호 생성부와,
    상기 제1 및 제2 에지감지신호의 활성화 구간이 중복되는 경우 충돌감지신호를 생성하기 위한 충돌감지신호 생성부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  3. 제2항에 있어서,
    상기 동시입력신호 처리부는,
    상기 충돌감지신호 및 제1 처리요청신호의 활성화 시, 또는 상기 충돌감지신호 및 상기 제2 처리요청신호의 활성화 시 상기 제2 에지감지신호를 비활성화 시키기 위한 클리어-입력신호를 생성하기 위한 클리어신호 생성부와,
    상기 클리어신호 생성부의 출력신호에 응답하여 소정시간 이후 상기 제2 처리신호가 활성화되도록 하기 위한 충돌처리신호를 생성하기 위한 충돌처리신호 생 성부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  4. 제3항에 있어서,
    상기 신호처리부는,
    상기 제1 처리신호 또는 제2 처리신호의 비활성화 시 종료신호를 활성화시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  5. 제4항에 있어서,
    상기 신호처리부는,
    상기 제2 처리요청신호와 상기 충돌처리신호를 입력으로 하여 제2 전체처리요청신호를 생성하기 위한 입력부와,
    상기 제2 전체처리요청신호의 출력신호와 상기 제1 처리요청신호의 활성화 시 구동신호를 활성화시키기 위한 구동신호 생성부와,
    상기 구동신호에 제어받아 상기 제1 처리요청신호의 활성화 시 상기 제1 처리신호를 출력하기 위한 제1 처리신호생성부와,
    상기 구동신호에 제어받아 상기 제2 전체처리요청신호의 활성화 시 상기 제2 처리신호를 출력하기 위한 제2 처리신호 생성부와,
    상기 구동신호의 활성화 시점으로부터 소정시간 이후 상기 종료신호를 생성하기 위한 종료신호 생성부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  6. 제5항에 있어서,
    상기 종료신호 생성부는,
    상기 구동신호를 인가받아 펄스신호를 생성하되, 상기 제1 및 제2 처리신호가 갖는 활성화 구간동안 지연시켜 제2 종료신호를 출력하기 위한 제1 펄스신호 생성부와,
    상기 제2 종료신호를 반전시켜 제1 종료신호로 출력하기 위한 제1 인버터
    를 구비하는 비동기 입력신호 선입력선처리장치.
  7. 제6항에 있어서,
    상기 클리어신호 생성부는,
    상기 제1 및 제2 처리요청신호를 입력으로 갖는 제1 논리합게이트와, 상기 제1 논리합게이트의 출력신호와 초기화신호를 입력으로 갖는 제2 논리합게이트와, 상기 제2 논리합게이트의 출력신호와 상기 충돌감지신호의 활성화 시 정출력 및 부출력을 출력하되, 상기 정출력을 상기 클리어-입력신호로 출력하기 위한 제1 플립 플롭을 구비하는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  8. 제7항에 있어서,
    상기 충돌처리신호 생성부는,
    상기 제1 플립플롭의 부출력에 응답하여 자신의 정출력을 활성화시키기 위한 제2 플립플롭과, 상기 제2 플립플롭의 정출력의 활성화에 응답하여 펄스신호를 생성하기 위한 제2 펄스신호 생성부와, 상기 제2 펄스신호 생성부의 출력신호를 인가받아 펄스형태의 상기 충돌처리신호를 생성하기 위한 제3 펄스신호 생성부와, 제1 에지감지신호를 반전시키기 위한 제2 인버터와, 제2 인버터의 출력신호와 상기 제3 플립플롭의 부출력을 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호와 상기 제2 종료신호의 출력신호와 상기 초기화신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시켜 출력하여 상기 제2 플립플롭를 리셋시키기 위한 제3 인버터를 구비하는 비동기 입력신호 선입력선처리장치.
  9. 제8항에 있어서,
    상기 제1 처리요청부는,
    상기 제1 종료신호 및 상기 제1 요청진행신호의 활성화, 또는 상기 제1 종료 신호 및 상기 제1 처리요청신호의 활성화 시 상기 제1 에지감지부를 리셋시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  10. 제9항에 있어서,
    상기 제2 처리요청부는,
    상기 종료신호 및 상기 제1 요청진행신호의 활성화, 또는 상기 종료신호 및 상기 제1 처리요청신호의 활성화, 또는 상기 클리어-입력신호의 활성화 시 상기 제2 에지감지부를 리셋시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  11. 제10항에 있어서,
    상기 입력부는,
    상기 제2 처리요청신호와 상기 충돌처리신호를 입력으로 갖는 제3 논리합게이트를 구비하는 것을 특징으로 하는 비동기 입력신호 선입선처리장치.
  12. 제2항 또는 제3항에 있어서,
    상기 요청진행신호 생성부는,
    상기 제1 에지감지신호를 셋신호로 가지며, 상기 제2 에지감지신호를 리셋신호로 가지는 제1 RS래치와, 상기 제1 및 제2 에지감지신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 RS래치의 정출력과 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시켜 상기 제1 요청진행신호로 출력하기 위한 제1 인버터와, 상기 제1 RS래치의 부출력과 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 노어게이트와, 상기 제2 노어게이트의 출력신호를 반전시켜 상기 제2 요청진행신호로 출력하기 위한 제2 인버터를 구비하는 비동기 입력신호 선입력선처리장치.
  13. 제12항에 있어서,
    상기 충돌감지신호 생성부는,
    상기 제1 및 제2 에지감지신호를 입력으로 갖는 제1 논리합게이트와, 상기 제1 및 제2 에지감지신호를 입력으로 갖는 논리배타게이트와, 상기 제1 논리합게이트와 상기 논리배타게이트의 출력신호를 입력으로 갖는 부정논리배타게이트와, 상기 부정논리배타게이트의 출력신호를 반전시켜 상기 충돌감지신호로 출력하기 위한 제3 인버터를 구비하는 비동기 입력신호 선입력선처리장치.
  14. 제13항에 있어서,
    상기 신호처리부는,
    상기 제1 처리신호 또는 제2 처리신호의 비활성화 시 종료신호를 활성화시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  15. 제14항에 있어서,
    상기 신호처리부는,
    상기 제2 처리요청신호와 상기 충돌처리신호를 인가받아 제2 전체처리요청신호를 생성하기 위한 입력부와,
    상기 제2 전체처리요청신호에 제어받아 상기 제1 처리요청신호의 활성화 시 구동신호를 활성화시키기 위한 구동신호 생성부와,
    상기 구동신호에 제어받아 상기 제1 처리요청신호의 활성화 시 상기 제1 처리신호를 출력하기 위한 제1 처리신호생성부와,
    상기 구동신호에 제어받아 상기 제2 전체처리요청신호의 활성화 시 상기 제2 처리신호를 출력하기 위한 제2 처리신호 생성부와,
    상기 구동신호의 활성화 시점으로부터 소정시간 이후 상기 종료신호를 생성하기 위한 종료신호 생성부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  16. 제15항에 있어서,
    상기 종료신호 생성부는,
    상기 구동신호를 인가받아 펄스신호를 생성하되, 상기 제1 및 제2 처리신호가 갖는 활성화 구간동안 지연시켜 제2 종료신호로 출력하기 위한 제1 펄스신호 생성부와,
    상기 제2 종료신호를 반전시켜 제1 종료신호로 출력하기 위한 제4 인버터
    를 구비하는 비동기 입력신호 선입력선처리장치.
  17. 제16항에 있어서,
    상기 클리어신호 생성부는,
    상기 제1 및 제2 처리요청신호를 입력으로 갖는 제2 논리합게이트와, 상기 제2 논리합게이트의 출력신호와 초기화신호를 입력으로 갖는 제3 논리합게이트와, 상기 제3 논리합게이트의 출력신호와 상기 충돌감지신호의 활성화 시 정출력 및 부출력을 출력하되, 상기 정출력을 상기 클리어-입력신호로 출력하기 위한 제1 플립플롭을 구비하는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  18. 제17항에 있어서,
    상기 충돌처리신호 생성부는,
    상기 제1 플립플롭의 부출력에 응답하여 자신의 정출력을 활성화시키기 위한 제2 플립플롭과, 상기 제2 플립플롭의 정출력의 활성화에 응답하여 펄스신호를 생성하기 위한 제2 펄스신호 생성부와, 상기 제2 펄스신호 생성부의 출력신호를 인가받아 펄스형태의 상기 충돌처리신호를 생성하기 위한 제3 펄스신호 생성부와, 제1 에지감지신호를 반전시키기 위한 제5 인버터와, 상기 제5 인버터의 출력신호와 상기 제3 플립플롭의 부출력을 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호와 상기 제2 종료신호와 상기 초기화신호를 입력으로 갖는 제3 노어게이트와, 상기 제3 노어게이트의 출력신호를 반전시켜 출력하여 상기 제2 플립플롭를 리셋시키기 위한 제6 인버터를 구비하는 비동기 입력신호 선입력선처리장치.
  19. 제18항에 있어서,
    상기 제1 처리요청부는,
    상기 제1 종료신호 및 상기 제1 요청진행신호의 활성화, 또는 상기 제1 종료신호 및 상기 제1 처리요청신호의 활성화 시 상기 제1 에지감지부를 리셋시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  20. 제19항에 있어서,
    상기 제2 처리요청부는,
    상기 제1 종료신호 및 상기 제1 요청진행신호의 활성화, 또는 상기 제1 종료신호 및 상기 제1 처리요청신호의 활성화, 또는 상기 클리어-입력신호의 활성화 시 상기 제2 에지감지부를 리셋시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  21. 제20항에 있어서,
    상기 구동신호 생성부는,
    상기 제2 전체처리요청신호와 상기 제1 처리요청신호를 입력으로 갖는 제4 노어게이트와, 상기 제4 노어게이트의 출력신호를 반전시켜 출력하기 위한 제7 인버터와, 상기 제2 종료신호의 출력신호와 상기 초기화신호를 입력으로 갖는 제5 노어게이트와, 상기 제5 노어게이트의 출력신호를 반전시키기 위한 제8 인버터와, 상기 제7 인버터의 출력신호에 응답하여 출력신호를 활성화시키고, 상기 제8 인버터의 출력신호에 응답하여 리셋시키기 위한 제3 플립플롭과, 상기 제3 플립플롭의 정출력에 응답하여 출력신호를 활성화시키고 상기 제8 인버터의 출력신호에 응답하여 리셋시키기 위한 제4 플립플롭과, 상기 제4 플립플롭의 출력신호를 버퍼링하기 위한 제1 버퍼와, 상기 제1 버퍼의 출력신호의 활성화를 감지하여 펄스신호를 생성하기 위한 제4 펄스신호 생성부와, 상기 제4 펄스신호 생성부의 출력신호의 활성화를 감지하여 펄스신호를 생성하기 위한 제5 펄스신호 생성부와, 상기 제5 펄스신호 생성부의 출력신호를 반전시키기 위한 제9 인버터와, 상기 제9 인버터의 출력신호에 응답하여 자신의 부출력을 활성화시키고 상기 제8 인버터의 출력신호에 응답하여 출력신호를 리셋시키기 위한 제5 플립플롭과, 상기 제5 플립플롭의 출력신호의 활성화에 응답하여 펄스신호를 출력하기 위한 제6 펄스신호 생성부와, 상기 제6 펄스신호 생성부의 출력신호를 버퍼링하기 위한 제2 버퍼와, 상기 제2 버퍼의 출력신호를 지연시켜 상기 구동신호로 출력하기 위한 지연부
    를 구비하는 비동기 입력신호 선입력선처리장치.
  22. 제21항에 있어서,
    상기 제1 처리신호 생성부는,
    상기 제2 종료신호와 상기 초기화신호를 입력으로 갖는 제6 노어게이트와, 상기 제6 노어게이트의 출력신호를 반전시키기 위한 제10 인버터와, 상기 제1 처리요청신호에 응답하여 출력신호를 활성화시키고 상기 제10 인버터의 출력신호에 응답하여 리셋시키기 위한 제6 플립플롭과, 상기 제6 플립플롭의 출력신호와 상기 구동신호를 입력으로 가져 상기 제1 처리신호를 출력하기 위한 제2 낸드게이트를 구비하는 비동기 입력신호 선입력선처리장치.
  23. 제22항에 있어서,
    상기 제2 처리신호 생성부는,
    상기 제2 종료신호와 상기 초기화신호를 입력으로 갖는 제7 노어게이트와, 상기 제7 노어게이트의 출력신호를 반전시키기 위한 제11 인버터와, 상기 제2 전체처리요청신호에 응답하여 자신의 출력신호를 활성화시키고 상기 제11 인버터의 출력신호에 응답하여 리셋시키기 위한 제7 플립플롭과, 상기 제7 플립플롭의 출력신호와 상기 구동신호를 입력으로 가져 상기 제2 처리신호를 출력하기 위한 제3 낸드게이트를 구비하는 비동기 입력신호 선입력선처리장치.
  24. 제23항에 있어서,
    상기 제1 처리요청부는,
    상기 제1 에지감지신호의 반전된 신호와 상기 제2 에지감지신호를 입력으로 가져 상기 제1 처리요청신호를 출력하기 위한 상기 제8 노어게이트와,
    상기 제1 처리요청신호를 지연시키기 위한 제2 지연부와, 상기 제1 종료신호를 반전시키기 위한 제12 인버터와, 상기 제12 인버터의 출력신호와 상기 제2 지연부의 출력신호를 입력으로 갖는 제4 낸드게이트와, 상기 제4 낸드게이트의 출력신호를 반전시키기 위한 제13 인버터와, 상기 제1 종료신호와 상기 제1 요청진행신호를 입력으로 갖는 제9 노어게이트와, 상기 제9 노어게이트의 출력신호와 상기 제13 인버터의 출력신호를 입력으로 갖는 제4 논리합게이트와, 상기 제4 논리합게이트의 출력신호와 상기 초기화신호를 입력으로 갖는 제10 노어게이트와, 상기 제10 노어게이트의 출력신호를 반전시켜 상기 제1 에지감지부를 리셋시키기 위한 제14 인버 터
    를 구비하는 비동기 입력신호 선입력선처리장치.
  25. 제24항에 있어서,
    상기 제2 처리요청부는,
    상기 제2 에지감지신호의 반전된 신호와 상기 제1 에지감지신호를 입력으로 가져 상기 제2 처리요청신호를 출력하기 위한 제 노어게이트와,
    상기 제2 처리요청신호를 지연시키기 위한 제 지연부와, 상기 종료신호를 반전시키기 위한 제 인버터와, 상기 제 인버터의 출력신호와 상기 제 지연부의 출력신호를 입력으로 갖는 제 낸드게이트와, 상기 제 낸드게이트의 출력신호를 반전시키기 위한 인버터와, 상기 종료신호와 상기 제1 요청진행신호를 입력으로 갖는 제 노어게이트와, 상기 제 노어게이트의 출력신호와 상기 인버터의 출력신호와 상기 클리어-입력신호를 입력으로 갖는 제 논리합게이트와, 상기 제 논리합게이트의 출력신호와 상기 IPRST를 입력으로 갖는 제 노어게이트와, 상기 제 노어게이트의 출력신호를 반전시켜 상기 제2 에지감지부를 리셋시키기 위한 제 인버터
    를 구비하는 비동기 입력신호 선입력선처리장치.
  26. 제25항에 있어서,
    상기 입력부는,
    상기 제2 처리요청신호와 상기 충돌처리신호를 입력으로 갖는 제6 논리합게이트를 구비하는 것을 특징으로 하는 비동기 입력신호 선입선처리장치.
  27. 삭제
  28. 비동기적으로 인가되는 복수의 입력신호를 입력받되, 상기 복수의 입력신호의 처리구간이 서로 중복되지 않는 경우에만 해당 입력신호의 처리를 요청하기 위한 처리요청신호를 생성하기위한 신호 입력수단(100);
    상기 처리요청신호에 응답하여 해당 처리신호를 출력하기 위한 신호처리수단(300); 및
    상기 복수의 입력신호 중 일부신호가 동시에 인가된 경우, 정해진 최우선순위의 입력신호에 따른 상기 처리요청신호만을 제외한 상기 처리요청신호를 비활성화시키고, 상기 최우선순위의 처리요청신호의 처리과정 이후, 상기 정해진 우선순위에 따라 해당 처리신호가 활성화되도록 상기 신호처리수단을 제어하기 위한 충돌제어수단(200)을 구비하고,
    상기 충돌제어수단은,
    상기 입력신호에 의한 처리신호의 활성화 구간에서 새로운 입력신호가 인가된 경우, 상기 먼저 인가된 입력신호와 나중에 인가된 입력신호의 중복되는 활성화구간을 요청진행신호로 생성하는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  29. 제28항에 있어서,
    상기 신호처리수단은,
    상기 처리신호의 비활성화 시 종료신호를 활성화시키는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
  30. 제29항에 있어서,
    상기 신호입력수단은,
    상기 해당 요청진행신호 및 상기 종료신호의 활성화, 또는 상기 해당 처리요청신호 및 상기 종료신호의 활성화 시 출력신호를 비활성화시켜 다음 인가받을 입력신호를 준비하는 것을 특징으로 하는 비동기 입력신호 선입력선처리장치.
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