[go: up one dir, main page]

KR100621555B1 - 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법 - Google Patents

리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR100621555B1
KR100621555B1 KR1020040007295A KR20040007295A KR100621555B1 KR 100621555 B1 KR100621555 B1 KR 100621555B1 KR 1020040007295 A KR1020040007295 A KR 1020040007295A KR 20040007295 A KR20040007295 A KR 20040007295A KR 100621555 B1 KR100621555 B1 KR 100621555B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead frame
tie bar
leads
package
Prior art date
Application number
KR1020040007295A
Other languages
English (en)
Other versions
KR20050079145A (ko
Inventor
윤한신
김현기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040007295A priority Critical patent/KR100621555B1/ko
Priority to JP2005025708A priority patent/JP5100967B2/ja
Priority to CNB2005100062371A priority patent/CN100541748C/zh
Priority to US11/047,640 priority patent/US7436049B2/en
Priority to DE102005006730A priority patent/DE102005006730B4/de
Publication of KR20050079145A publication Critical patent/KR20050079145A/ko
Application granted granted Critical
Publication of KR100621555B1 publication Critical patent/KR100621555B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F3/00—Sewer pipe-line systems
    • E03F3/04—Pipes or fittings specially adapted to sewers
    • E03F3/043—Partitioned to allow more than one medium to flow through
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F5/00—Sewerage structures
    • E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
    • E03F5/0401—Gullies for use in roads or pavements
    • E03F5/0403—Gullies for use in roads or pavements with a sediment trap
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F5/00—Sewerage structures
    • E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
    • E03F5/041—Accessories therefor
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F5/00—Sewerage structures
    • E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
    • E03F5/06—Gully gratings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조 방법이 제공된다. 반도체 칩 패키지는, 네면에 형성된 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성되고 그 저면이 리세스된 타이바를 포함하는 리드 프레임과, 상기 타이바의 리세스면에 부착되는 반도체 칩과, 상기 반도체 칩 상부면에 형성된 다수의 칩 패드와 상기 다수의 리드를 전기적으로 연결시키는 연결수단과, 상기 반도체 칩의 상부와 상기 연결수단 및 그 접합 부분을 봉지하는 봉지 수단을 포함하여 구성된다. 여기서, 상기 타이바는 위로 구부러진 방식으로 업셋된 구조를 갖는 것이 바람직하다.
리드 프레임, 타이바, 리세스

Description

리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조 방법{Lead frame, semiconductor chip package and method for the same}
도 1은 본 발명의 제1 실시예에 따른 리드 프레임을 나타내는 평면도이다.
도 2는 도 1의 II-II'선을 따라 잘라 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 리드 프레임을 나타내는 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이다.
도 5는 도 4의 V-V'선을 따라 잘라 도시한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 7a는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 제조하기 위한 첫번째 단계에서의 평면도이다.
도 7b는 도 7a의 VII-VII'선을 따라 잘라 도시한 단면도이다.
도 8은 도 7b의 다음 단계에서 제조되는 반도체 칩 패키지의 공정 단면도이다.
도 9a는 도 8의 다음 단계에서 제조되는 반도체 칩 패키지의 평면도이다.
도 9b는 도 9a의 IX-IX'선을 따라 잘라 도시한 단면도이다.
도 10은 종래 기술에 따른 반도체 칩 패키지를 나타내는 평면도이다.
도 11은 도 10의 XI-XI'선을 따라 잘라 도시한 단면도이다.
본 발명은 리드 프레임, 반도체 칩 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 리드 프레임과 이를 이용하여 두께를 최소화 할 수 있는 이엘피(ELP: Exposed lead-frame package)구조의 반도체 칩 패키지 및 그 제조 방법에 관한 것이다.
반도체 칩을 외부환경과 전기·전자적으로 연결하는 반도체 패키지 제조 기술에는 QFP(Quad Flat Package) 제조 기술과 BGA(Ball Grid Array) 패키지 제조 기술 등이 있다.
QFP 제조시에는 통상 리드 프레임이 이용되는 바, 상기 리드 프레임은 반도체 칩의 기능을 외부 회로에 전달함과 동시에 아울러 독립된 하나의 부품으로서 칩을 지지해 주는 역할을 한다.
리드 프레임은 크게, 반도체 칩이 실장되는 다이 패드와, 반도체 칩 상의 칩 패드와 와이어 본딩되는 리드(Lead)와, 다이 패드와 상기 리드들을 지지하는 프레임 등으로 구성된다.
상기 QFP는 상기 리드 프레임의 일부가 패키지 몸체 밖으로 노출되는 구조를 갖는 이엘피(ELP) 구조가 일반적인데 구체적으로, 이엘피 구조의 반도체 칩 패키지 는 상기 다이패드와 리드의 하부가 패키지 몸체의 저면으로 노출되는 구조를 말한다.
그러면, 도 10 및 도 11을 참조하여 종래 기술에 따른 반도체 칩 패키지를 설명한다.
도 10은 종래 기술에 따른 반도체 칩 패키지를 나타내는 평면도이고, 도 11은 도 10의 XI-XI'선을 따라 잘라 도시한 단면도이다.
도 10 및 도 11에 도시된 바와 같이, 종래 기술에 따른 반도체 칩 패키지는 네면에 형성된 다수의 리드(10)와, 중앙부에 형성된 다이 패드(Die pad)(20)와, 상기 네면의 각 모서리 부분에서 연장되어 형성되며 상기 다이 패드(20)에 연결되는 타이바(Tie bar)(30)를 포함하는 리드 프레임(Lead frame)과, 반도체 칩(50), 본딩 와이어(Bonding wire)(60) 및 몰딩되어 이루어지는 봉지 수단(70)을 포함한다.
여기서, 상기 반도체 칩(50)은 상부면이 다수의 칩 패드(51)가 형성된 활성면을 이루고, 그 반대면인 비활성면은 상기 다이 패드(20) 상부에 부착되어 있다.
상기 본딩 와이어(60)는 상기 다수의 칩 패드(51)와 상기 다수의 리드(10)를 각각 전기적으로 연결시킨다.
상기 봉지 수단(70)은 금형틀에 의한 몰딩 방식에 의하여 상기 반도체 칩 과 본딩 와이어 및 그 접합 부분은 봉지하도록 형성된 것으로 절연성 물질로 이루어진다. 이때, 상기 다수의 리드(10)의 하부면과 상기 다이 패드(20)의 하부면은 봉지 수단(70)에 의해 봉지되지 않고 외부로 노출되어 있다.
상기 다이 패드(20)는 반도체 칩(50)을 실장하기 위한 것으로, 상기 다이 패 드(20) 상부에 반도체 칩이 위치하므로, 반도체 칩(50)과 리드(10)를 연결하는 본딩 와이어(60)의 길이가 반도체 칩(50)의 두께만큼 길어지게 된다. 이에 따라 접속 저항이 높아지는 등 전기적인 특성이 저하될 수 있다.
이러한 문제를 해소하고자, 상기 타이바(30)와 상기 다이 패드(20)를 아래로 구부리고(다운 셋: down-set) 그 상부에 반도체 칩(50)을 부착하여, 본딩 와이어(60)의 길이를 최소화하는 방식을 사용하기도 한다.
그러나 이러한 구조는 반도체 칩 패키지의 두께 조절에 한계가 있다.
따라서, 종래에는 반도체 칩 패키지의 두께를 최소화 하기 위하여 반도체 칩의 두께를 극단적으로 얇게 하여 패키지를 구성하였다.
그러나, 반도체 칩의 두께를 얇게 하게 되면, 웨이퍼(wafer)의 핸들링(handling)시에 웨이퍼가 쉽게 깨질 수 있어, 웨이퍼를 절단하는 소잉(Sawing) 방식의 장비를 사용할 수 없었다.
또한, 패키지 완성 후, 작은 충격에도 반도체 칩이 손상되는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩 두께를 얇게 하지 않고도, 그 두께를 최소화할 수 있는 반도체 칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다이 패드 없이 이루어지는 리드 프레임과 이를 이용한 반도체 칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 칩 패키지 제조에 적합한 제조 방법을 제공하는데 있다.
상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 칩 패키지는, 네면에 형성된 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성되고 그 저면이 리세스된 타이바를 포함하는 리드 프레임과, 상기 타이바의 리세스면에 부착되는 반도체 칩과, 상기 반도체 칩 상부면에 형성된 다수의 칩 패드와 상기 다수의 리드를 전기적으로 연결시키는 연결수단과, 상기 반도체 칩의 상부와 상기 연결수단 및 그 접합 부분을 봉지하는 봉지 수단을 포함하여 구성된다.
여기서, 상기 타이바는 위로 구부러진 방식으로 업셋된 구조를 갖는 것이 바람직하다.
한편, 상기 패키지의 총 높이는 0.3mm 내지 0.4mm의 두께로 형성될 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 리드 프레임은, 네면에 형성된 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성되며 그 저면이 리세스된 타이바를 포함하여 구성된다.
여기서, 상기 상기 타이바는 위로 구부러진 방식으로 업셋된 구조를 갖는 것이 바람직하다.
또한, 상기 리드 프레임은 0.18mm 내지 0.22mm의 두께로 형성될 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩 패키지의 제조 방법은, 다수의 리드와, 저면이 리세스된 타이바를 포함하는 리드 프레임을 제공하는 제1 단계와, 반도체 칩의 활성면이 위로 향하도록 하여 상기 타이바의 리세 스면에 상기 반도체 칩을 부착하는 제2 단계와, 상기 반도체 칩의 상기 활성면상에 형성된 다수의 칩 패드와 상기 다수의 리드를 연결 수단에 의해 전기적으로 연결시키는 제3 단계와, 상기 다수의 리드의 하부면과 상기 반도체 칩의 하부면은 노출되도록 하여 상기 반도체 칩의 상부, 리드 프레임의 상부, 상기 연결 수단 및 그들의 접합 부분이 봉지되도록 몰딩을 수행하는 제4 단계를 포함하여 이루어진다.
이때, 상기 제1 단계 이후에, 금형을 이용하여 상기 타이바를 위로 구부리는 업셋 공정 단계를 더 포함하는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 리드 프레임의 구조를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 리드 프레임을 나타내는 평면도이고, 도 2는 도 1의 II-II'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 리드 프레임은 금속판을 에칭 가공 또는 프레스 가공을 통하여 형성한 것으로 네면에 형성된 다수의 리드(100)와, 상기 네면의 각 모서리 부분에서 연장되어 형성된 타이바(200)를 포함한다.
여기서, 상기 리드 프레임의 타이바(200)는 선택적 식각 공정인 하프 에칭(half etching)에 의해 형성되어 있다.
구체적으로, 상기 리드 프레임의 두께가 0.2mm라고 하였을 때, 상기 타이바(200)는 그 저면이 0.1mm 정도 리세스(recess)되어 있다.
또한, 상기 타이바(200) 저면의 리세스된 부분중 중앙부분부터 끝부분까지 위로 구부러진 형태로 업셋(up-set)되어진 형태이다.
이러한 구성은, 상기 타이바(200) 하부에 반도체 칩(Chip)이 부착될 수 있는 공간을 제공할 수 있다.
그러므로, 본 발명의 제1 실시예에 따른 리드 프레임은 다이 패드 없이, 타이바의 저면이 리세스되고 위로 구부려진 업셋 형태로 형성되어 있어, 상기 타이바의 하부면에 반도체 칩이 부착될 수 있는 공간을 확보 함으로써 두께가 얇은 패키지를 구성할 수 있도록 한다.
다음은, 도 3을 참조하여 본 발명의 제2 실시예에 따른 리드 프레임의 구조를 설명한다.
도 3은 본 발명의 제2 실시예에 따른 리드 프레임을 나타내는 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 칩 패키지는 상술한 본 발명의 제1 실시예와 동일하게, 금속판을 에칭 가공 또는 프레스 가공을 통하여 형성한 것으로 네면에 형성된 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성된 타이바(200)를 포함한다.
여기서, 상기 타이바(200)의 하부면은 반도체 칩이 부착될 공간이 확보되도록 하프 에칭 등의 방식으로 리세스 영역이 형성되어 있다.
그러므로, 본 발명의 제2 실시예에 따른 반도체 칩 패키지는 타이바가 업셋되어 있지 않은 것을 제외하면, 모든 구성이 본 발명의 제1 실시예에 따른 리드 프레임과 동일하다.
다음은, 도 4 및 도 5를 참조하여 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 구조를 설명한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이고, 도 5는 도 4의 V-V'선을 따라 잘라 도시한 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 칩 패키지는, 네면에 형성된 다수의 리드(100)와, 상기 네면의 각 모서리 부분에서 연장되어 형성된 타이바(200)를 포함하는 리드 프레임과, 반도체 칩(500), 본딩 와이어(600) 및 몰딩되어 이루어지는 봉지 수단(700)을 포함한다.
여기서, 상기 리드 프레임의 타이바(200)는 선택적 식각 공정인 하프 에칭에 의해 형성되어 있다. 구체적으로, 상기 리드 프레임의 두께가 0.2mm라고 하였을 때, 상기 타이바(200)는 그 저면이 0.1mm 정도 리세스되어 있다.
한편, 상기 타이바(200)의 에칭된 하부면에는 상기 반도체 칩(500)이 부착되 며, 패키지 내에서 상기 반도체 칩(500)이 부착될 공간이 확보되도록 반도체 칩(500)이 부착되는 타이바(200)의 중앙부분부터 끝부분까지 위로 구부러진 형태로 업셋(up-set)되어진 형태이다.
여기서, 상기 반도체 칩(500)은 상기 타이바(200)에 부착되는 상부면이 다수의 칩 패드(510)가 형성되어 있는 활성면을 이루며, 상기 활성면 중에서 칩 패드(510)가 없는 모서리 부분이 상기 타이바(200)와 부착이 이루어진다.
상기 칩 패드(510)는 상기 반도체 칩(500)의 가장 자리 네변 부분에 칩 패드가 형성되어 있는 에지 형태의 패드 구조가 바람직하며, 가장 자리 두변 부분에 칩 패드가 형성된 에지 형태의 패드 구조, 또는 칩 패드가 반도체 칩 중앙 부분에 형성되어 있는 센터 형태의 패드 구조로도 이루어질 수 있다.
상기 반도체 칩(500)을 상기 타이바(200)에 부착하는 수단으로 절연성 접착제가 사용되며, 상기 절연성 접착제는 액상 접착제, b-스테이지(stage)(액상 및 고체의 중간 단계의 접착제) 및 필름 타입 등이 사용될 수 있다.
상기 본딩 와이어(600)는 상기 다수의 칩 패드(510)와 상기 다수의 리드(100)를 각각 전기적으로 연결시키는 연결 수단으로서, 금(Au), 금/알류미늄 합금(Au/Al), 금/팔라듐 합금(Au/Pd) 등의 재질로 이루어진 것이 바람직하다.
이때, 상기 본딩 와이어(600)는 접착이 이루어지는 상기 반도체 칩(500)의 칩 패드(510)와 상기 리드(100) 쪽 모두에 볼(ball)이 형성될 수 있으며, 상기 칩 패드(510)와 상기 리드(100) 중 한 곳에는 볼(ball)이 형성되고, 다른 한 곳에는 스티치(stitch)가 형성될 수도 있다. 여기서, 상기 스티치(stitch)는 상기 본딩 와이어(600)를 접착면에서 누름 등의 방식으로 접착이 이루어져 스티치 모양이 형성된 형태를 말하며, 상기 볼(ball)은 상기 본딩 와이어(600)가 접착면에 볼의 형태로 접착이 이루어진 것을 말한다.
상기 봉지 수단(700)은 에폭시 몰딩 수지(EMC: Epoxy molding compound) 등의 절연물질로 이루어지며, 금형틀에 의한 몰딩 방식에 의하여 상기 반도체 칩(500)의 하부면을 제외한 반도체 칩의 상부면과 측면, 상기 다수의 리드(100)의 하부면을 제외한 모든 리드 프레임, 본딩 와이어(600) 및 그 접합 부분을 봉지하는 방식으로 형성되어 있다.
이때, 상기 반도체 칩(500)의 상부면과 본딩 와이어(600) 및 그 접합 부분은 절연성 물질에 의해 반드시 봉지되도록 한다.
한편, 상기 리드 프레임은 구리 또는 구리 합금으로 이루어지며, 리드(100)의 하부면과 같이 봉지되지 않은 리드 프레임은 주석/납 합금 또는 팔라듐/금 합금 또는 은/금 합금 등과 같이 전도성이 높고 산화가 잘되지 않는 물질로 코팅된 것이 바람직하다.
또한, 상기 노출된 리드(100)의 하부면은 외부 기판에 전기적인 연결하기 위한 수단으로 이용될 수 있으며, 상기 반도체 칩(500)의 하부면이 외부로 노출되어 있어 반도체 칩의 열 방출이 효과적으로 이루어지는 장점이 있다.
이때, 상기 반도체 칩(500)의 하부면에는 별도의 열 방출 장치가 부착되어 열 방출 효과를 더욱 증대시킬 수도 있다.
상술한 바와 같은 구성으로 본 발명의 제1 실시예에 따른 반도체 칩 패키지 는 0.3mm 내지 0.4mm의 두께로 이루어질 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 칩 패키지는 다이 패드 없는 리드 프레임에 반도체 칩을 수용하고, 반도체 칩의 하부면을 노출시킴으로, 패키지의 두께를 효과적으로 줄일 수 있으며, 반도체 칩의 열 방출 효과를 얻을 수 있다.
다음은, 도 6을 참조하여 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 구조를 설명한다.
도 6은 본 발명의 제2 실시예에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 칩 패키지는 상술한 본 발명의 제1 실시예와 동일하게, 다수의 리드와 타이바(200)를 포함하는 리드 프레임, 반도체 칩(500), 본딩 와이어(600) 및 봉지 수단(700)을 포함한다.
여기서, 상기 리드 프레임의 타이바(200)의 하부면에는 상기 반도체 칩(500)이 부착되며, 패키지 내에서 상기 반도체 칩(500)이 부착될 공간이 확보되도록 하프 에칭에 의하여 리세스 영역이 형성되어 있다.
그러므로, 본 발명의 제2 실시예에 따른 반도체 칩 패키지는 타이바(200)가 업셋되어 있지 않은 것을 제외하면, 모든 구성이 본 발명의 제1 실시예에 따른 반도체 칩 패키지와 동일하다.
따라서, 본 발명의 제2 실시예에 따른 반도체 칩 패키지는 본 발명의 제1 실시예에 따른 반도체 칩 패키지와 유사한 효과를 갖는다.
그러면, 도 7a 내지 도 9b와 앞서의 도 4 및 도 5를 함께 참조하여 본 발명 의 제1 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명한다.
도 7a는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 제조하기 위한 첫번째 단계에서의 평면도이고, 도 7b는 도 7a의 VII-VII'선을 따라 잘라 도시한 단면도이다.
도 7a 및 도 7b에 도시된 바와 같이, 먼저, 금속판을 에칭 가공 또는 프레스 가공하여, 네면에 형성된 다수의 리드(100)와, 상기 네면의 각 모서리 부분에서 연장되어 형성된 타이바(200)를 포함하는 리드 프레임을 형성한다.
이때, 타이바(200)는 선택적 식각 공정을 통하여, 리드 프레임 두께의 반 정도 되도록 하프 에칭하여 그 저면에 리세스 영역을 형성한다.
도 8은 도 7b의 다음 단계에서 제조되는 반도체 칩 패키지의 공정 단면도이다.
다음, 도 8에 도시된 바와 같이, 상기 타이바(200)의 중앙부분부터 끝부분까지 위로 구부러진 형태로 업셋(up-set)한다. 상기 업셋된 타이바의 형태는 금형 등과 같은 툴을 이용하여 타이바의 하부에서 위로 압력을 가하는 방식으로 형성한다.
도 9a는 도 8의 다음 단계에서 제조되는 반도체 칩 패키지의 평면도이고, 도 9b는 도 9a의 IX-IX'선을 따라 잘라 도시한 단면도이다.
다음, 도 9a 및 도 9b에 도시된 바와 같이, 업셋된 타이바의 하부면에 반도체 칩을 절연성 접착제를 이용하여 부착한다.
이때, 상기 반도체 칩(500)은 상기 타이바(200)에 부착되는 상부면이 다수의 칩 패드(510)가 형성되어 있는 활성면을 이루며, 상기 활성면 중에서 칩 패드(510) 가 없는 모서리 부분이 상기 타이바(200)와 부착이 이루어지도록 한다.
상기 절연성 접착제는 액상 접착제, b-stage(액상 및 고체의 중간 단계의 접착제) 및 필름 타입 등이 사용될 수 있다.
이어, 상기 반도체 칩(500) 상부면에 형성된 칩 패드(510)와 상기 리드(100)가 전기적으로 연결되도록 본딩 와이어(600)를 이용하여 와이어 본딩을 수행한다.
상기 본딩 와이어(600)는 상기 다수의 칩 패드(510)와 상기 다수의 리드(100)를 각각 전기적으로 연결시키는 연결 수단으로서, 금(Au), 금/알류미늄 합금(Au/Al), 금/팔라듐 합금(Au/Pd) 등의 재질로 이루어진 것이 바람직하다.
또한, 상기 본딩 와이어(600)는 접착이 이루어지는 상기 반도체 칩(500)의 칩 패드(510)와 상기 리드(100) 쪽 모두에 볼(ball)을 형성할 수 있으며, 상기 칩 패드(510)와 상기 리드(100) 중 한 곳에는 볼(ball)을 형성하고, 다른 한 곳에는 스티치(stitch)를 형성 할수도 있다.
다음, 앞서의 도 4 및 도 5에 도시된 바와 같이, 에폭시 몰딩 수지(EMC: Epoxy molding compound) 등의 절연물질로 이루어진 봉지 수단(700)을 이용하여, 금형틀에 의한 몰딩 방식으로 상기 반도체 칩(500)의 하부면을 제외한 반도체 칩의 상부면과 측면, 상기 다수의 리드(100)의 하부면을 제외한 모든 리드 프레임, 본딩 와이어(600) 및 그 접합 부분을 봉지한다.
한편, 상기 리드 프레임은 구리 또는 구리 합금으로 형성하며, 상기 리드 프레임 형성 단계에서, 몰딩 수지에 의해 봉지되지 않는 부분은 주석/납 합금 또는 팔라듐/금 합금 또는 은/금 합금 등과 같이 전도성이 높고 산화가 잘되지 않는 물 질로 코팅하는 것이 바람직하다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법은 하나의 패키지만을 도시하였으나 일반적으로는 다수의 패키지를 일괄 처리하여 스트립(strip) 형태로 제조하고, 마지막 공정에서 싱귤레이션(singulation)하는 분리 공정을 통해 이루어지는 것이 바람직하다.
여기서, 상기 싱귤레이션 방식에는 금형 펀치(Punch)를 이용한 분리 공정과 소잉 블러드(Sawing blade)를 이용한 분리 공정 등이 있다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 바와 같이 본 발명에 따르면, 다이 패드없이 저면이 리세스된 타이바의 하부면에 반도체 칩을 부착하여 패키지의 두께를 최소화할 수 있다.
또한, 상기 타이바를 위로 구부리는 업셋 방식으로 반도체 칩 실장 공간을 확보할 수 있으며, 반도체 칩의 하부면이 외부로 노출되어 열 방출 특성이 좋아진다.

Claims (26)

  1. 네면에 형성된 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성되고 그 저면이 리세스되며 위로 구부러진 방식으로 업셋된 구조의 타이바를 포함하는 리드 프레임;
    상기 타이바의 리세스면에 부착되는 반도체 칩;
    상기 반도체 칩 상부면에 형성된 다수의 칩 패드와 상기 다수의 리드를 전기적으로 연결시키는 연결수단; 및
    상기 반도체 칩의 상부와 상기 연결수단 및 그 접합 부분을 봉지하는 봉지 수단을 포함하는 반도체 칩 패키지.
  2. 제1항에서,
    상기 다수의 리드의 하부면은 외부로 노출되는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제2항에서,
    상기 반도체 칩의 하부면은 외부로 노출되는 것을 특징으로 하는 반도체 칩 패키지.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 한 항에서,
    상기 연결 수단은 본딩 와이어인 것을 특징으로 하는 반도체 칩 패키지.
  6. 제1항 내지 제3항 중 어느 한 항에서,
    상기 봉지 수단은 에폭시 몰딩 수지로 형성된 것을 특징으로 하는 반도체 칩 패키지.
  7. 제1항 내지 제3항 중 어느 한 항에서,
    상기 리드 프레임의 봉지되지 않은 부분은 주석/납 합금 또는 팔라듐/금 합금 또는 은/금 합금으로 이루어진 그룹에서 선택된 전도성 항산화 물질로 코팅된 것을 특징으로 하는 반도체 칩 패키지.
  8. 제1항 내지 제3항 중 어느 한 항에서,
    상기 반도체 칩의 노출된 하부면에 열 방출 장치가 더 부착된 것을 특징으로 하는 반도체 칩 패키지.
  9. 제1항 내지 제3항 중 어느 한 항에서,
    상기 패키지의 총 높이는 0.3mm 내지 0.4mm의 두께로 형성된 것을 특징으로 하는 반도체 칩 패키지.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 다수의 리드와, 저면이 리세스된 타이바를 포함하는 리드 프레임을 제공하고,
    금형을 이용하여 상기 타이바를 위로 구부리는 업셋 공정을 진행하고,
    반도체 칩의 활성면이 위로 향하도록 하여 상기 타이바의 리세스면에 상기 반도체 칩을 부착하고,
    상기 반도체 칩의 상기 활성면상에 형성된 다수의 칩 패드와 상기 다수의 리드를 연결 수단에 의해 전기적으로 연결시키고,
    상기 다수의 리드의 하부면과 상기 반도체 칩의 하부면은 노출되도록 하여 상기 반도체 칩의 상부, 리드 프레임의 상부, 상기 연결 수단 및 그들의 접합 부분이 봉지되도록 몰딩을 수행하는 것을 포함하는 반도체 칩 패키지의 제조 방법.
  15. 삭제
  16. 제14항에서,
    상기 리드 프레임의 봉지되지 않은 부분은 주석/납 합금 또는 팔라듐/금 합금 또는 은/금 합금으로 이루어진 그룹에서 선택된 전도성 항산화 물질로 코팅하는 단계를 더 포함하는 반도체 칩 패키지의 제조 방법.
  17. 제14항에서,
    상기 패키지의 총 높이가 0.3mm 내지 0.4mm의 두께가 되도록 형성하는 반도체 칩 패키지의 제조 방법.
  18. 제14항에서,
    상기 다수의 리드의 하부면과 상기 반도체 칩 하부면은 외부로 노출되도록 하는 반도체 칩 패키지의 제조 방법.
  19. 제18항에서,
    상기 반도체 칩의 노출된 하부면에 열 방출 장치를 더 부착하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  20. 제14항에서,
    상기 리드 프레임은 0.18mm 내지 0.22mm의 두께로 형성하는 반도체 칩 패키지의 제조 방법.
  21. 제20항에서,
    상기 타이바의 리세스된 부분은 상기 리드 프레임 두께의 절반 이하로 에칭하여 형성하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  22. 제14항에서,
    상기 연결 수단은 본딩 와이어인 것을 특징으로 하는 반도체 칩 패키지의 제 조 방법.
  23. 네면에 형성되며 하부면이 외부로 노출되는 다수의 리드와, 상기 네면의 각 모서리 부분에서 연장되어 형성되고 그 저면이 리세스된 타이바를 포함하는 리드 프레임;
    상기 타이바의 리세스면에 상부면이 부착되며 하부면은 외부로 노출되는 반도체 칩;
    상기 반도체 칩 상부 면에 형성된 다수의 칩 패드와 상기 다수의 리드를 전기적으로 연결시키는 본딩 와이어; 및
    상기 반도체 칩의 상부와 상기 본딩 와이어 및 그 접합 부분을 봉지하는 봉지 수단을 포함하는 반도체 칩 패키지.
  24. 제23항에 있어서,
    상기 타이바는 위로 구부러진 방식으로 업셋된 구조를 갖는 것을 특징으로 하는 반도체 칩 패키지.
  25. 제23항에 있어서,
    상기 반도체 칩의 노출된 하부면에 열 방출 장치가 더 부착된 것을 특징으로 하는 반도체 칩 패키지.
  26. 제23항에 있어서,
    상기 패키지의 총 높이는 0.3mm 내지 0.4mm의 두꼐로 형성된 것을 특징으로 하는 반도체 칩 패키지.
KR1020040007295A 2004-02-04 2004-02-04 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법 KR100621555B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040007295A KR100621555B1 (ko) 2004-02-04 2004-02-04 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법
JP2005025708A JP5100967B2 (ja) 2004-02-04 2005-02-01 リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
CNB2005100062371A CN100541748C (zh) 2004-02-04 2005-02-02 引线框架、半导体芯片封装、及该封装的制造方法
US11/047,640 US7436049B2 (en) 2004-02-04 2005-02-02 Lead frame, semiconductor chip package using the lead frame, and method of manufacturing the semiconductor chip package
DE102005006730A DE102005006730B4 (de) 2004-02-04 2005-02-03 Halbleiterchippackung und zugehöriges Herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040007295A KR100621555B1 (ko) 2004-02-04 2004-02-04 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20050079145A KR20050079145A (ko) 2005-08-09
KR100621555B1 true KR100621555B1 (ko) 2006-09-14

Family

ID=34806113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040007295A KR100621555B1 (ko) 2004-02-04 2004-02-04 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법

Country Status (5)

Country Link
US (1) US7436049B2 (ko)
JP (1) JP5100967B2 (ko)
KR (1) KR100621555B1 (ko)
CN (1) CN100541748C (ko)
DE (1) DE102005006730B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356389B1 (ko) * 2012-03-07 2014-01-29 에스티에스반도체통신 주식회사 상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049492A1 (en) * 2004-09-08 2006-03-09 Holloway Jeffrey G Reduced foot print lead-less package with tolerance for thermal and mechanical stresses and method thereof
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
JP2008091818A (ja) * 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 光半導体装置用リードフレームおよびこれを用いた光半導体装置、並びにこれらの製造方法
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
KR100895353B1 (ko) * 2007-10-12 2009-04-29 스테코 주식회사 반도체 패키지
US7986048B2 (en) * 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
KR101122463B1 (ko) * 2010-01-04 2012-02-29 삼성전기주식회사 리드 프레임
TWI427750B (zh) * 2010-07-20 2014-02-21 Siliconix Electronic Co Ltd 包括晶粒及ｌ形引線之半導體封裝及其製造方法
US8987022B2 (en) * 2011-01-17 2015-03-24 Samsung Electronics Co., Ltd. Light-emitting device package and method of manufacturing the same
US9887144B2 (en) * 2011-09-08 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structure for chip packaging
US11742265B2 (en) * 2019-10-22 2023-08-29 Texas Instruments Incorporated Exposed heat-generating devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011649B1 (ko) * 1988-03-10 1997-07-12 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치의 제조방법
JPH07263468A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 半導体集積回路装置およびリードフレーム
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
JPH098205A (ja) * 1995-06-14 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
KR970030741A (ko) 1995-11-13 1997-06-26 김광호 타이바(tie-bar)에 반도체 칩이 부착된 반도체 칩 패키지
DE19612392B4 (de) 1996-03-28 2004-01-22 Infineon Technologies Ag Halbleiteranordnung mit Leiterrahmen
KR970077602A (ko) 1996-05-23 1997-12-12 김광호 칩접착부가 일체형으로 형성된 타이바를 갖는 패드리스 리드프레임과 이를 이용한 반도체 칩 패키지
JPH1050921A (ja) 1996-08-02 1998-02-20 Hitachi Cable Ltd リードフレーム及び半導体装置
KR19980020297A (ko) 1996-09-06 1998-06-25 김광호 리드 프레임 및 이를 이용한 반도체 패키지
KR100235308B1 (ko) * 1997-06-30 1999-12-15 윤종용 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
JP3275787B2 (ja) * 1997-08-04 2002-04-22 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
KR20000040218A (ko) 1998-12-17 2000-07-05 윤종용 멀티 칩 패키지
JP2001339029A (ja) * 2000-05-26 2001-12-07 Shinko Electric Ind Co Ltd 多層リードフレーム及びこれを用いた半導体装置
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6611047B2 (en) * 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
JP3989232B2 (ja) * 2001-10-16 2007-10-10 財団法人くまもとテクノ産業財団 Ｓｎめっき方法
JP2003133502A (ja) * 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置
JP2003249604A (ja) 2002-02-25 2003-09-05 Kato Denki Seisakusho:Kk 樹脂封止半導体装置およびその製造方法、樹脂封止半導体装置に使用されるリードフレーム、ならびに半導体モジュール装置
TW563232B (en) * 2002-08-23 2003-11-21 Via Tech Inc Chip scale package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356389B1 (ko) * 2012-03-07 2014-01-29 에스티에스반도체통신 주식회사 상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법

Also Published As

Publication number Publication date
KR20050079145A (ko) 2005-08-09
US20050167791A1 (en) 2005-08-04
DE102005006730B4 (de) 2007-02-22
DE102005006730A1 (de) 2005-08-25
CN100541748C (zh) 2009-09-16
JP5100967B2 (ja) 2012-12-19
US7436049B2 (en) 2008-10-14
CN1652314A (zh) 2005-08-10
JP2005223331A (ja) 2005-08-18

Similar Documents

Publication Publication Date Title
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US8184453B1 (en) Increased capacity semiconductor package
US7432583B2 (en) Leadless leadframe package substitute and stack package
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
JP2556294B2 (ja) 樹脂封止型半導体装置
US20030102537A1 (en) Saw singulated leadless plastic chip carrier
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
JPH11312706A (ja) 樹脂封止型半導体装置及びその製造方法、リードフレーム
US20050218499A1 (en) Method for manufacturing leadless semiconductor packages
JP3046024B1 (ja) リ―ドフレ―ムおよびそれを用いた樹脂封止型半導体装置の製造方法
KR100621555B1 (ko) 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법
US20040238923A1 (en) Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
JP2013508974A (ja) 向上した接地ボンド信頼性を有するリードフレーム・パッケージ
US6692991B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
US10290593B2 (en) Method of assembling QFP type semiconductor device
US20020182773A1 (en) Method for bonding inner leads of leadframe to substrate
US20090206459A1 (en) Quad flat non-leaded package structure
JPH0837256A (ja) 半導体装置
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
KR19990086280A (ko) 반도체 패키지
JP2002164496A (ja) 半導体装置およびその製造方法
JP2017108191A (ja) 半導体装置
KR100460072B1 (ko) 반도체패키지
KR100308393B1 (ko) 반도체패키지및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040204

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051226

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20060428

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060628

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060831

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060901

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090814

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100729

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110729

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120802

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130731

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140731

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160801

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20180731

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20190731

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210728

Start annual number: 16

End annual number: 16

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240611