KR100621227B1 - Power-on reset circuit - Google Patents
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- 239000000872 buffer Substances 0.000 claims abstract description 22
- 239000013078 crystal Substances 0.000 claims abstract description 16
- 101100508840 Daucus carota INV3 gene Proteins 0.000 claims abstract description 11
- 101150070189 CIN3 gene Proteins 0.000 claims abstract description 10
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 claims abstract description 8
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 claims abstract description 6
- 101150110971 CIN7 gene Proteins 0.000 claims abstract 4
- 101150110298 INV1 gene Proteins 0.000 claims abstract 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims abstract 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims abstract 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000002950 deficient Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 4
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 4
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 3
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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Abstract
본 발명은 파워 온 리셋 회로에 관한 것으로, 종래의 기술에 있어서는 게이트 커패시터(NM1)와 같이 시간 지연을 얻기 위해 커패시터를 쓰게 되는데 이는 칩에서 과도한 면적을 차지하게 되며, 때문에 칩 외부에 커패시터 소자를 달기도 하는데 결국에는 생산원가를 상승시키게 되는 문제점이 있었다. 따라서, 본 발명은 외부의 크리스탈 신호를 입력받아 각각 다른 인버팅 전압으로 반전출력하는 복수개의 인버터부(INV1∼INV3)와; 상기 인버터부(INV1)의 출력을 반전하는 인버터(INV4)와; 상기 인버터(INV4)의 출력을 소정시간 지연 출력하는 제1,2버퍼(BUF1,BUF2)와; 상기 인버터부(INV2)의 출력을 반전하는 인버터(INV5)와; 상기 인버터(INV5)의 출력을 소정시간 지연 출력하는 제3버퍼(BUF3)와; 상기 제2,3버퍼(BUF2,BUF3)의 출력과 인버터부(INV3)의 출력을 앤딩하는 앤드게이트와; 상기 앤드게이트의 출력을 제4버퍼(BUF4)를 통해 데이터 입력단자(D)에 입력받고 상기 인버터(INV5)의 출력을 클럭(CK)으로 입력받는 디플립플롭으로 구성하여 저항과 커패시터를 사용하지 않으므로 칩 면적을 절약하여 생산성을 향상시킬 수 있고, 크리스탈이 반응하여 안정된 클럭이 발생된 후 리셋신호를 발생하므로 회로가 안정되어 불량율을 줄일 수 있는 효과가 있다.The present invention relates to a power-on reset circuit, and in the related art, a capacitor is used to obtain a time delay, such as the gate capacitor NM1, which takes up an excessive area on the chip, and thus attaches a capacitor element outside the chip. In the end, there was a problem that the production cost will rise. Therefore, the present invention includes a plurality of inverter units INV1 to INV3 for receiving an external crystal signal and inverting and outputting the inverting voltages respectively; An inverter INV4 for inverting the output of the inverter unit INV1; First and second buffers BUF1 and BUF2 for delaying the output of the inverter INV4 by a predetermined time; An inverter INV5 for inverting the output of the inverter unit INV2; A third buffer BUF3 for delaying the output of the inverter INV5 by a predetermined time; An AND gate for ending the output of the second and third buffers BUF2 and BUF3 and the output of the inverter unit INV3; The output of the AND gate is input to the data input terminal D through the fourth buffer BUF4 and the output of the inverter INV5 is configured as a deflip-flop to receive the clock CK. Therefore, it is possible to improve the productivity by saving the chip area, and to generate a reset signal after the stable clock is generated by the crystal reaction, the circuit is stable, thereby reducing the defective rate.
Description
도1은 종래의 개략적인 파워 온 리셋 회로도.1 is a schematic schematic power on reset circuit diagram;
도2는 도1에서 파워 온 리셋시에 각 노드에서의 파형도.FIG. 2 is a waveform diagram at each node at power on reset in FIG.
도3은 본 발명에 의한 파워 온 리셋 회로도.3 is a power on reset circuit diagram according to the present invention;
도4는 도3에서 파워 온 리셋시에 각 노드에서의 파형도.FIG. 4 is a waveform diagram at each node at power on reset in FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
INV1∼INV3 : 인버터부 INV4,INV5 : 인버터INV1 to INV3: Inverter INV4, INV5: Inverter
BUF1∼BUF4 : 버퍼 DFF1 : 디플립플롭BUF1 to BUF4: Buffer DFF1: Difl-Flop
본 발명은 파워 온 리셋 회로에 관한 것으로, 특히 파워 온 리셋 회로에서 지연시간을 얻기 위해 사용되었던 커패시터와 저항을 사용하지 않음으로써 칩 면적을 줄여 생산성을 향상시킬 수 있도록 하는 파워 온 리셋 회로에 관한 것이다.The present invention relates to a power-on reset circuit, and more particularly, to a power-on reset circuit that can improve the productivity by reducing the chip area by not using a capacitor and a resistor used to obtain a delay time in the power-on reset circuit. .
도1은 종래의 개략적인 파워 온 리셋 회로도로서, 이에 도시된 바와 같이 소오스측에 전원전압(VDD)을 직접 입력받는 복수개의 피모스 트랜지스터(PM1∼PM5)와; 게이트가 상기 피모스 트랜지스터(PM1)의 드레인에 연결되어 게이트 커패시터로 사용되는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 게이트 및 피모스 트랜지스터(PM4)의 드레인에 공통 연결되어 증폭기로 사용되는 제1인버터(INV1)와; 상기 제1인버터(INV1)의 출력 및 피모스 트랜지스터(PM4)의 게이트에 공통 연결되어 증폭기로 사용되는 제2인버터(INV2)와; 초기 전원 이전의 출력 전압을 0볼트로 하기 위한 저항(R1)으로 구성된 종래 회로의 동작 및 작용을 도2의 파형도를 참조하여 설명한다.FIG. 1 is a schematic power-on reset circuit diagram of the related art, wherein a plurality of PMOS transistors PM1 to PM5 directly receiving a power supply voltage VDD to a source side as shown therein; An NMOS transistor NM1 having a gate connected to the drain of the PMOS transistor PM1 and used as a gate capacitor; A first inverter INV1 connected to the gate of the NMOS transistor NM1 and the drain of the PMOS transistor PM4 and used as an amplifier; A second inverter (INV2) commonly connected to the output of the first inverter (INV1) and the gate of the PMOS transistor (PM4) and used as an amplifier; The operation and operation of the conventional circuit composed of the resistor R1 for setting the output voltage before the initial power supply to zero volts will be described with reference to the waveform diagram of FIG.
도2는 종래 파워 온 리셋 회로에서 리셋시에 도1의 각 노드에서의 파형도로서, 먼저 (a)에 도시된 바와 같이 전원전압(VDD)가 0볼트에서 5볼트로 상승하게 되면 게이트 커패시터(NM1)에 의해 그 공통노드(n3)의 전위는 (b)에 도시된 바와 같이 소정의 시간 지연을 가지고 천천히 상승하게 된다.FIG. 2 is a waveform diagram of each node of FIG. 1 at the time of reset in a conventional power-on reset circuit. First, as shown in (a), when the power supply voltage VDD rises from 0 volts to 5 volts, the gate capacitor ( NM1) causes the potential of the common node n3 to rise slowly with a predetermined time delay as shown in (b).
이에 따라 상기 노드(n3)의 전압을 입력으로 받는 인버터(INV1)의 출력은 (d)에 도 시된 바와 같이 반전되고, 상기 노드(n3)의 전압이 계속 상승하여 인버터(INV1)의 반전 전위보다 증가하게 되면 노드(n2)는 전위는 급격히 떨어지게 되고, 이에 따라 피모스 트랜지스터(PM4)를 턴온시켜 노드(n3)의 전위를 급격히 상승시키게 된다.Accordingly, the output of the inverter INV1, which receives the voltage of the node n3 as an input, is inverted as shown in (d), and the voltage of the node n3 continues to rise so as to exceed the inverting potential of the inverter INV1. When the node n2 increases, the potential drops rapidly, thereby turning on the PMOS transistor PM4 to rapidly increase the potential of the node n3.
결국 인버터(INV2)를 통과하면서 반전되고 증폭되어서 (e)에 도시된 바와 같은 출력을 얻게 된다.Eventually it is inverted and amplified while passing through the inverter INV2 to obtain an output as shown in (e).
이때 상기에서 설명되지 않은 (c)의 파형은 노드(n3)의 전위가 계속 상승함에 따른 노드(n1)의 전위를 나타낸다.At this time, the waveform of (c) not described above represents the potential of the node n1 as the potential of the node n3 continues to rise.
그러나, 상기 종래의 기술에 있어서는 게이트 커패시터(NM1)와 같이 시간 지연을 얻기 위해 커패시터를 쓰게 되는데 이는 칩에서 과도한 면적을 차지하게 되며, 때문에 칩 외부에 커패시터 소자를 달기도 하는데 결국에는 생산원가를 상승시키게 되는 문제점이 있었다.However, in the conventional technology, a capacitor is used to obtain a time delay, such as the gate capacitor NM1, which takes up an excessive area on the chip, thereby attaching a capacitor element to the outside of the chip. There was a problem caused.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 저항과 커패시터를 사용하지 않으므로 칩 면적을 절약하여 생산성을 향상시킬 수 있고, 반응속도가 다른 크리스탈을 사용하더라도 크리스탈이 반응하여 안정된 클럭이 발생된 후 리셋신호를 발생하게 하여 회로가 안정하게 동작되도록 하는 파워 온 리셋 회로를 제공 하는데 그 목적이 있다.Therefore, the present invention was created in order to solve the conventional problems as described above, and because it does not use a resistor and a capacitor, it is possible to improve the productivity by saving the chip area, even if using a crystal having a different reaction rate, It is an object of the present invention to provide a power-on reset circuit that generates a reset signal after a stable clock is generated so that the circuit operates stably.
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 외부의 크리스탈 신호를 입력받아 각각 다른 인버팅 전압으로 반전출력하는 복수개의 인버터부(INV1∼INV3)와; 상기 인버터부(INV1)의 출력을 반전하는 인버터(INV4)와; 상기 인버터(INV4)의 출력을 소정시간 지연 출력하는 제1,2버퍼(BUF1,BUF2)와; 상기 인버터부(INV2)의 출력을 반전하는 인버터(INV5)와; 상기 인버터(INV5)의 출력을 소정시간 지연 출력하는 제3버퍼(BUF3)와; 상기 제2,3버퍼(BUF2,BUF3)의 출력과 인버터부(INV3)의 출력을 앤딩하는 앤드게이트와; 상기 앤드게이트의 출력을 제4버퍼(BUF4)를 통해 데이터 입력단자(D)에 입력받고 상기 인버터(INV5)의 출력을 클럭(CK)으로 입력받는 디플립플롭으로 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The configuration of the present invention for achieving the above object comprises: a plurality of inverter units (INV1 to INV3) for receiving an external crystal signal and inverting the output to different inverting voltages; An inverter INV4 for inverting the output of the inverter unit INV1; First and second buffers BUF1 and BUF2 for delaying the output of the inverter INV4 by a predetermined time; An inverter INV5 for inverting the output of the inverter unit INV2; A third buffer BUF3 for delaying the output of the inverter INV5 by a predetermined time; An AND gate for ending the output of the second and third buffers BUF2 and BUF3 and the output of the inverter unit INV3; The present invention is achieved by configuring a flip-flop that receives the output of the AND gate through the fourth buffer BUF4 and receives the output of the inverter INV5 through the clock CK. An embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명에 의한 파워 온 리셋 회로도로서, 이에 도시한 바와 같이 외부의 크리스탈 신호를 입력받아 각각 다른 인버팅 전압으로 반전출력하는 복수개의 인버터부(INV1∼INV3)와; 상기 인버터부(INV1)의 출력을 반전하는 인버터(INV4)와; 상기 인버터(INV4)의 출력을 소정시간 지연 출력하는 제1,2버퍼(BUF1,BUF2)와; 상기 인버터부(INV2)의 출력을 반전하는 인버터(INV5)와; 상기 인버터(INV5)의 출력을 소정시간 지연 출력하는 제3버퍼(BUF3)와; 상기 제2,3버퍼(BUF2,BUF3)의 출력과 인버터부(INV3)의 출력을 앤딩하는 앤드게이트(AND1)와; 상기 앤드게이트(AND1)의 출력을 제4버퍼(BUF4)를 통해 데이터 입력단자(D)에 입력받고 상기 인버터(INV5)의 출력을 클럭(CK)으로 입력받는 디플립플롭(DFF1)으로 구성한것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.FIG. 3 is a power-on reset circuit diagram according to the present invention, and includes a plurality of inverter units INV1 to INV3 for receiving an external crystal signal and inverting and outputting them with different inverting voltages, respectively; An inverter INV4 for inverting the output of the inverter unit INV1; First and second buffers BUF1 and BUF2 for delaying the output of the inverter INV4 by a predetermined time; An inverter INV5 for inverting the output of the inverter unit INV2; A third buffer BUF3 for delaying the output of the inverter INV5 by a predetermined time; An AND gate AND1 for ending the outputs of the second and third buffers BUF2 and BUF3 and the output of the inverter unit INV3; The output of the AND gate AND1 is inputted to the data input terminal D through the fourth buffer BUF4 and the output of the inverter INV5 is configured as a deflip-flop DFF1 receiving the clock CK. The operation and operation of the present invention configured as described above will be described.
일단, 외부에서 공급되는 크리스탈 신호는 전원이 켜진 후에 바로 동작하지 않고 보통 도4의 (a)와 (b)에 도시된 바와 같이 불안정한 상태를 거쳐 소정 시간이 지난 후에 정상적인 파형을 가진 신호로 동작한다.Once the externally supplied crystal signal does not operate immediately after the power is turned on, it normally operates as a signal having a normal waveform after a predetermined time passes through an unstable state as shown in FIGS. 4A and 4B. .
따라서, 본 발명에서는 이러한 불안정한 상태의 크리스탈 신호를 입력 받아 각각 4볼트, 2.5볼트, 1볼트의 인버팅 전위를 갖는 인버터(INV1∼INV3)를 통과시켜 크리스탈의 최대 활동(FULL SWING)여부를 검사하고, 지연 버퍼와 앤드게이트를 이용하여 크리스탈 신호의 상승 기울기와 하강 기울기가 기 사용된 버퍼의 지연시간내에 포함될 만큼 충분히 빠른지를 검사하여 크리스탈의 신호가 불안정한 상태를 지나 정상상태에 있는지를 검사하고, 이때 발생된 신호를 이용하여 파워 온 리셋신호를 만드는 것이다.Therefore, the present invention receives the crystal signal of such an unstable state and passes through the inverters INV1 to INV3 having inverting potentials of 4 volts, 2.5 volts, and 1 volt, respectively, and checks whether the crystal is in full swing. Using the delay buffer and the end gate, check whether the rising and falling slopes of the crystal signal are fast enough to be included in the delay time of the used buffer. The generated signal is used to generate a power-on reset signal.
이를 좀더 구체적으로 다시 설명하면 4볼트 인버팅 전위를 가지는 인버터(INV1)의 출력이 다시 인버터(INV4)를 지난 노드(n1)는 도4의 (c)에 도시된 바와 같이 크리스탈 신호가 4볼트 이상인 부분에서만 '하이'가 되고, (f)에 도시된 노드(n4)는 상기 노드(n1)의 신호가 2타임 유니트 만큼 지연된 것이다.In more detail, the node n1 whose output of the inverter INV1 having the 4-volt inverting potential passes the inverter INV4 again has a crystal signal of 4 volts or more as shown in (c) of FIG. 4. The node n4 shown in (f) is delayed by two time units by the node n4.
또한, 노드(n2)는 2.5볼트 인버팅 전위를 가지는 인버터(INV2)의 출력이 다시 인버터(INV5)를 지난 신호인바 크리스탈 신호가 2.5볼트 이상인 부분에서 위상이 바뀌고, 노드(n5)는 (g)에 도시된 바와 같이 상기 노드(n2)신호가 1.5타임 유니트만큼 지연된 것이다.In addition, the node n2 is a signal that the output of the inverter INV2 having a 2.5 volt inverting potential is again passed through the inverter INV5, and the phase is changed at a portion where the crystal signal is 2.5 volts or more, and the node n5 is (g) As shown in FIG. 2, the node n2 signal is delayed by 1.5 time units.
다음 노드(n3)는 (e)에 도시된 바와 같이 1볼트 인버팅 전위를 가지는 인버터(INV3)의 출력으로써 크리스탈 신호가 1볼트 이하인 부분에서 '하이'가 된다.The next node n3 is the output of the inverter INV3 having the one-volt inverting potential as shown in (e), and becomes 'high' at the portion where the crystal signal is one volt or less.
따라서, 이들 노드(n3,n4,n5)의 신호를 앤드게이트(AND1)를 통과시키면 모두 '하 이'일 때 노드(n6) 신호가 (h)에 도시된 바와 같이 나타난다.Therefore, when the signals of these nodes n3, n4, n5 pass through the AND gate AND1, the node n6 signal appears as shown in (h) when they are all 'high'.
노드(n7)는 상기 노드(n6)를 1타임 유니트 동안 지연시키를 이를 노드(n2)의 신호를 클럭 입력으로 받는 디플립플롭(DFF1)에 입력시켜 지속적으로 '하이'로 유지되는 최종 신호(POR)를 얻게 된다.Node n7 delays node n6 for one time unit and inputs it to de-flip-flop DFF1, which receives the signal of node n2 as a clock input, so that the last signal continually remains 'high' ( POR).
즉, 불안정한 구간에서는 크리스탈 신호가 0볼트에서 5볼트로 풀스윙(FULL SWING)되지 못하면 노드(n1,n3)신호가 발생하지 않고, 크리스탈 신호가 풀스윙 하더라도 기울기가 충분히 가파르지 않으면 노드(n3,n4,n5)가 모두 '하이'가 되는 시점이 발생하지 않아서 디플립플롭(DFF1)에서 최종적인 신호(POR)가 발생되지 않는다.That is, in the unstable section, if the crystal signal is not full swinging from 0 volts to 5 volts, the node (n1, n3) signal does not occur. Since the point at which n4 and n5 both become 'high' does not occur, the final signal POR is not generated in the flip-flop DFF1.
결국 안정한 크리스탈 신호가 있을 경우에만 노드(n3,n4,n5)가 모두 '하이'가 되는 시점이 존재하게 되어 파워 온 후 클럭이 준비된 후 리셋신호가 발생하게 되어 안정된 동작을 하게 된다. As a result, only when there is a stable crystal signal, there is a time when all nodes (n3, n4, n5) become 'high', and a reset signal is generated after a clock is prepared after powering on, thus performing stable operation.
이상에서 설명한 바와 같이 본 발명 파워 온 리셋 회로는 저항과 커패시터를 사용하지 않으므로 칩 면적을 절약하여 생산성을 향상시킬 수 있고, 크리스탈이 반응하여 안정된 클럭이 발생된 후 리셋신호를 발생하므로 회로가 안정되어 불량율을 줄일 수 있는 효과가 있다.
As described above, since the power-on reset circuit of the present invention does not use a resistor and a capacitor, the productivity can be improved by saving chip area, and the circuit is stable because the crystal generates a reset signal after a stable clock is generated. There is an effect that can reduce the defective rate.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003255A KR100621227B1 (en) | 1999-02-01 | 1999-02-01 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003255A KR100621227B1 (en) | 1999-02-01 | 1999-02-01 | Power-on reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000054905A KR20000054905A (en) | 2000-09-05 |
| KR100621227B1 true KR100621227B1 (en) | 2006-09-06 |
Family
ID=19572971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990003255A Expired - Fee Related KR100621227B1 (en) | 1999-02-01 | 1999-02-01 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100621227B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110824223B (en) * | 2018-08-09 | 2022-01-25 | 华邦电子股份有限公司 | Voltage starting reset signal generating device and voltage detection circuit thereof |
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-
1999
- 1999-02-01 KR KR1019990003255A patent/KR100621227B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000054905A (en) | 2000-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990201 |
|
| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20020225 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20040202 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19990201 Comment text: Patent Application |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20041006 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20051212 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060728 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060830 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060831 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20090720 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100723 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110719 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120720 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130821 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150716 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160718 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170719 Start annual number: 12 End annual number: 12 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20190610 |