KR0131163B1 - Flip-flop circuit - Google Patents
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Abstract
본 발명은 클럭펄스(CLK+)로 제어받아 입력신호(IN+) 및 그 입력신호의 반전신호(IN-)를 각각 출력하는 제1멀티플렉서(MUX1); 클럭펄스(CLK+)가 로우에서 하이로 전이할 때 상기 제1멀티플렉서(MUX1)로부터 입력신호(IN+) 및 그 반전신호(IN-)를 전달받아 래치하는 마스터 래치부; 반전된 클럭펄스(CLK-)로 제어받아 상기 마스터 래치부의 출력신호(노드 A 및 /A의 신호)을 각각 출력하는 제2멀티플렉서(MUX2); 상기 반전 클럭펄스(CLK-)가 로우에서 하이로 전이할때 상기 제2멀티플렉서(MUX2)로부터 상기 마스터 래치부의 출력신호(노드 A 및 /A의 신호)을 래치하는 슬레이브 래치부를 포함하여 이루어지는 것을 특징으로 하는 주/종속 플립-플롭(master/slave flip-flop)에 관한 것으로, 주/종속 플립-플롭이 치밀하게 구성되어 칩 영역을 줄이고, 고속동작을 이루는 효과가 있다.According to an embodiment of the present invention, a first multiplexer (MUX1) which is controlled by a clock pulse CLK + and outputs an input signal IN + and an inverted signal IN− of the input signal, respectively; A master latch unit for receiving and latching an input signal IN + and an inverted signal IN− from the first multiplexer MUX1 when the clock pulse CLK + transitions from low to high; A second multiplexer MUX2 that is controlled by an inverted clock pulse CLK- and outputs output signals of the master latch unit (signals of nodes A and / A), respectively; And a slave latch unit for latching an output signal (signals of nodes A and / A) of the master latch unit from the second multiplexer MUX2 when the inverted clock pulse CLK- transitions from low to high. The present invention relates to a master / slave flip-flop, and the master / slave flip-flop is densely configured to reduce chip area and achieve high speed operation.
Description
제1도는 종래의 주/종속 플립-플롭의 조직 회로도.1 is an organization circuit diagram of a conventional main / slave flip-flop.
제2도는 종래의 주/종속 플립-플롭의 동작 타이밍도.2 is an operation timing diagram of a conventional main / slave flip-flop.
제3도는 본 발명에 따른 주/종속 플립-플롭 회로도.3 is a main / dependent flip-flop circuit diagram in accordance with the present invention.
제4도는 클럭펄스(CLK+)가 하이에서 로우상태로 전이할 때 실제 동작되는 회로도.4 is a circuit diagram actually operated when the clock pulse CLK + transitions from high to low state.
제5도는 본 발명에 따른 주/종속 플립-플롭의 동작 타이밍도.5 is an operation timing diagram of a main / slave flip-flop according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MP1내지 MP4 : MPOS 트랜지스터 MN1내지 MN4 : MNOS 트랜지스터MP1 to MP4: MPOS Transistors MN1 to MN4: MNOS Transistors
C1 및 C2 : 커패시터 INV1 및 INV2 : 인버터C1 and C2: Capacitor INV1 and INV2: Inverter
본 발명은 공유기억 장치에서 하나의 프로그램이 다른 프로그램을 손상하거나 접근할 수 없도록 보장하는 형식의 주/종속 플립-플롭에 관한 것으로서, 특히 칩영역의 감소 및 고속 동작을 이루는 주/종속 플립-플롭에 관한 것이다.The present invention relates to a main / slave flip-flop of a type that guarantees that one program cannot damage or access another program in a shared storage device. In particular, the main / slave flip-flop achieves high chip operation and reduced chip area. It is about.
순서적으로 배열되는 로직 소자, 특히 카운터 소자에서는 주/종속 플립-플롭회로는 필수적인 회로로 사용된다.In ordered logic devices, especially counter devices, the main / slave flip-flop circuit is used as an essential circuit.
제1도는 종래의 주/종속 플립-플롭의 로직 회로도로서, 마스터 래치부와 슬레이브 래치부로 구분되어 있고, 클럭펄스(CLK+)가 하이인 동안 입력신호(IN+,IN-)가 마스터 래치부를 동작시키지만 그 동안 슬래이브 래치는 클럭펄스(CLK)가 반전게이트에 연결되어 슬레이브 래치부로 입력됨으로 완전히 마스터 래치부와 차단되어 동작하지 못하고, 클럭펄스(CLK)가 로우가 되었을 때 동작을 한다.1 is a logic circuit diagram of a conventional main / slave flip-flop, which is divided into a master latch part and a slave latch part, and the input signals IN + and IN- operate the master latch part while the clock pulse CLK + is high. In the meantime, the slave latch does not operate completely because the clock pulse CLK is connected to the inverting gate and is input to the slave latch unit, and thus the slave latch unit does not operate. The slave latch operates when the clock pulse CLK becomes low.
이때, 마스터 래치부는 입력으로부터 차단되고 슬래이브 래치부에 연결되어 노드 A 및 /A에서 가지고 있던 입력신호를 출력신호(Q,/Q)들을 출력한다.At this time, the master latch unit is disconnected from the input and is connected to the slave latch unit to output the output signals (Q, / Q) the input signal held by the nodes A and / A.
제2도는 상기 종래의 주/종속 플립-플롭의 동작 타이밍도로서, 도면에 도시된 바와같이 입력신호(IN+)가 하이일 때 클럭펄스(CLK)가 로우에서 하이로 변하면 마스터 래치부의 지연이 약간 이루어진 후 노드 A의 신호는 하이가 되며 다시 클럭펄스(CLK+)가 로우로 변하면 노드 A의 하이 값이 슬레이브 래치부를 통해 출력신호(Q)를 하이로 전이시킨다.2 is an operation timing diagram of the conventional main / slave flip-flop. As shown in the figure, when the clock pulse CLK changes from low to high when the input signal IN + is high, the delay of the master latch portion is slightly decreased. After this, the node A signal becomes high and when the clock pulse CLK + goes low again, the high value of node A causes the output signal Q to transition high through the slave latch unit.
이때, 역시 슬레이브 래치부의 지연은 있게된다.At this time, there is also a delay of the slave latch unit.
그러나, 상기 설명과 같은 종래의 주/종속 플립-플롭을 여러단으로 사용할 경우에는 1단의 트랜지스터가 많이 사용되어(일예로 16비트 카운터의 경우에는 일단에 32개의 트랜지스터가 필요함) 칩영역이 커지므로써, 소자의 크기를 크게 만들어야 하는 문제점이 존재하였다.However, when the conventional main / slave flip-flop as described above is used in multiple stages, one transistor is used a lot (for example, in the case of a 16-bit counter, 32 transistors are required at one end), thereby increasing the chip area. Therefore, there has been a problem of making the size of the device large.
상기 문제점을 해결하기 위하여 안출된 본 발명은 마스터 래치부 및 슬래이브 래치부에 멀티플렉서(MULTIPLEXER)를 이용하여 칩영역이 적고, 마스터 래치부와 슬래이브 래치부가 파지티브(positive)피드백을 이루어 속도가 향상된 주/종속 플립-플롭을 제공함을 그 목적으로 한다.In order to solve the above problems, the present invention has a small chip area by using a multiplexer (MULTIPLEXER) in the master latch unit and the slave latch unit, and the master latch unit and the slave latch unit make positive feedback, thereby increasing the speed. It is an object to provide an improved primary / dependent flip-flop.
이와같은 목적을 달성하기 위한 본 발명의 주/종속 플립-플롭은 클럭펄스신호에 응답하여 비반전 및 반전 입력단을 각각 통해 입력된 입력신호 및 반전입력신호를 전달하는 제1멀티플렉서; 입력단들이 상기 제1멀티플렉서의 출력단들에 각각 연결되며, 상기 클럭펄스신호에 따라 상기 제1멀티플렉서로부터 출력된 상기 입력신호 및 반전 입력신호를 일차적으로 래칭시키기 위한 마스터 래치부; 상기 마스터 래치부의 출력단들과 입력단들이 각각 연결되며, 반전 클럭펄스신호에 의해 상기 마스터 래치부를 통해 래칭되어 전달된 상기 입력신호 및 반전입력신호를 통과시키는 제2멀티플렉서; 상기 제2멀티플렉서의 출력단들과 입력단들이 각각 연결되며, 상기 반전 클럭펄스신호에 응답하여, 상기 마스터 래치부를 통해 일차적으로 래칭된 후 상기 제2멀티플렉서를 통해 전달된 상기 입력신호 및 반전입력신호를 이차적으로 래칭시키기 위한 슬래이브 래치부; 및 상기 클럭펄스가 하이에서 로우로 전이될 때, 상기 마스터 래치부의 출력값을 일정시간 지연시켜 상기 슬래이브 래치부로 안정되게 전달하여 에러가 발생되는 것을 방지하기 위한, 상기 마스터 래치부의 출력단 및 반전출력단과 접지 사이에 각각 연결되고, 상기 마스터 래치부로 상기 클럭펄스가 입력되는 노드와 접지 사이에 연결된 다수의 캐패시터를 포함한다.The main / slave flip-flop of the present invention for achieving the above object comprises: a first multiplexer for transmitting an input signal and an inverted input signal respectively input through non-inverting and inverting input terminals in response to a clock pulse signal; A master latch unit having input terminals connected to output terminals of the first multiplexer, respectively, for first latching the input signal and the inverted input signal output from the first multiplexer according to the clock pulse signal; A second multiplexer connected to the output terminals and the input terminals of the master latch unit, respectively, for passing the input signal and the inverted input signal latched and transferred through the master latch unit by an inverted clock pulse signal; The output terminals and the input terminals of the second multiplexer are respectively connected, and in response to the inverted clock pulse signal, the input signals and the inverted input signals transferred through the second multiplexer are first latched through the master latch unit, and secondly. A slave latch portion for latching with a screw; And an output terminal and an inverting output terminal of the master latch unit for preventing an error from occurring by stably delaying an output value of the master latch unit for a predetermined time when the clock pulse is transitioned from high to low, and And a plurality of capacitors connected between the grounds and connected between the node and the ground to which the clock pulses are input to the master latch unit.
이하, 제3도 내지 제5도를 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 3 to 5.
제3도를 참조하면, 본 발명의 실시예에 따른 주/종속 플립-플롭 회로는 클럭펄스(CLK)로 제어받아 입력신호(IN+) 및 그 입력신호의 반전신호(IN-)를 각각 출력하는 제1멀티플렉서(MUX1)와, 클럭펄스(CLK+)가 로우에서 하이로 전이될 때 제1멀티플렉서(MUX1)로부터 출력된 입력신호(IN+) 및 그 반전신호(IN-)를 입력하여 래칭하는 마스터 래치부(10)와, 반전 클럭펄스(CLK-)에 의해 마스터 래치부(10)의 출력신호(노드 A 및/A의 신호)를 각각 출력하는 제2멀티플렉서(MUX2)와, 반전 클럭펄스(CLK-)가 로우에서 하이로 전이될 때 상기 제2멀티플렉서(MUX2)로부터 상기 마스터 래치부의 출력신호(노드 A 및/A의 신호)를 래칭하는 슬래이브 래치부를 구비한다.Referring to FIG. 3, a main / slave flip-flop circuit according to an embodiment of the present invention is controlled by a clock pulse CLK to output an input signal IN + and an inverted signal IN− of the input signal, respectively. A master latch for inputting and latching an input signal IN + outputted from the first multiplexer MUX1 and its inverted signal IN− when the first multiplexer MUX1 and the clock pulse CLK + transition from low to high. The second multiplexer MUX2 for outputting the output signal (node A and / A signals) of the master latch unit 10 by the unit 10, the inverted clock pulse CLK-, and the inverted clock pulse CLK. And a slave latch portion latching an output signal (signals of nodes A and / A) of the master latch portion from the second multiplexer MUX2 when-) transitions from low to high.
그리고, 슬래이브 래치부(20)는 반전 클럭펄스(CLK-)가 로우에서 하이로 전이할 때 마스터 래치부(10)와 포지티브 피드백을 이루도록 구성된 제1인버터(INV1) 및 제2인버터(INV2)로 구성된다.The slave latch unit 20 includes a first inverter INV1 and a second inverter INV2 configured to form positive feedback with the master latch unit 10 when the inverted clock pulse CLK- transitions from low to high. It consists of.
상기와 같은 구조를 갖는 마스터 래치부의 동작을 설명하면 다음과 같다.The operation of the master latch unit having the structure as described above is as follows.
마스터 래치부(10)의 멀티플렉서(MUX1)와 슬래이브 래치부(20)의 멀티플렉서(MUX2)는 각각 클럭펄스(CLK+) 및 반전 클럭펄스(CLK-)일 때, 마스터 래치부(10)와 슬래이브 래치부(20)에 동작을 연결시켜준다. 즉, CLK+가 로우에서 하이로 전이되면 입력신호(IN+) 값을 노드 A에서 받아들이도록 마스터 래치부(10)가 동작하고, CLK+가 하이에서 로우로 변하면, 노드 A의 신호값을 출력 AUT+에서 받아들이도록 슬래이브 래치부(20)가 동작되어 주/종속 플립-플롭의 역할을 하게 된다.When the multiplexer MUX1 of the master latch unit 10 and the multiplexer MUX2 of the slave latch unit 20 are clock pulses CLK + and inverted clock pulses CLK-, respectively, the master latch unit 10 and the slat are separated. The operation is connected to the Eve latch unit 20. That is, when the CLK + transitions from low to high, the master latch unit 10 operates to receive the input signal IN + from the node A. If the CLK + changes from high to low, the master latch 10 receives the signal value of the node A from the output AUT +. The slave latch unit 20 is operated to serve as a main / dependent flip-flop.
CLK+가 로우에서 하이로 변할 경우에, IN+가 하이이면 MNOS 트랜지스터(MN3,MN4)는 온되어 저항이 약해짐으로 MN3의 드레인에 연결된 MPOS 트랜지스터(MP2)의 전위를 MN3의 드레인에 연결된 MPOS 트랜지스터(MP2)의 전위를 MN3이 소오스에 연결된 MN0를 통해 소모시켜 노드/A의 신호는 로우상태가 된다. 그리고, 이 경우 IN+는 로우이기 때문에 MN1, MN2는 오프상태로서 저항이 커서 MN2의 드레인에 연결된 MP2의 전위는 노드 A로 전달되어 노드 A신호는 하이가 된다.When CLK + goes from low to high, when IN + is high, the MNOS transistors MN3 and MN4 are turned on and the resistance is weakened, so that the potential of the MPOS transistor MP2 connected to the drain of MN3 is changed to the MPOS transistor connected to the drain of MN3. The potential of MP2) is consumed through MN0, where MN3 is connected to the source, so that the node / A signal goes low. In this case, since IN + is low, MN1 and MN2 are off, and the resistance is large, so that the potential of MP2 connected to the drain of MN2 is transferred to node A and node A becomes high.
CLK+가 하이에서 로우상태로 변할 경우에는, 마스터 래치부(10)의 노드 A의 신호값이 슬래이브 래치부(20)쪽으로 전달되어야 하는데, 이때 노드 A의 신호 지연이 짧으면, 노드 A의 신호값이 슬래이브 래치부(20)로 전달되지 않아 에러가 발생할 수도 있다. 본 발명에서는 이를 방지하기 위해 두가지 방법을 이용하였다. 첫 번째는 MPOS 트랜지스터(MP,MP3)들은 출력단을 충분히 구동할 수 있어야 하고 출력단쪽의 슬래이브 래치부(20)는 CLK-가 하이에서 로우로 변할 때 데이터값을 유지할 수 있을 조건만 만족하도록 크기가 적어도 된다.When CLK + changes from a high state to a low state, the signal value of node A of the master latch unit 10 should be transmitted to the slave latch unit 20. If the signal delay of node A is short, the signal value of node A An error may occur because it is not transmitted to the slave latch unit 20. In the present invention, two methods are used to prevent this. First, the MPOS transistors MP and MP3 must be capable of driving the output stage sufficiently, and the slave latch section 20 on the output stage is sized so as to satisfy only the condition that the data value can be maintained when CLK- changes from high to low. Becomes at least.
두 번째는 노드 A 및 /A와 접지 사이에 각각 커패시터(C2)들을 접속하여 지연을 시켜야 하며, 필요시에는 마스터 래치부(10)로 클럭펄스(CLK+)가 입력되는 노드 B와 접지사이에 커패시터(C1)을 첨가하여 지연을 시킬 수도 있다. 일반적으로 33MHz에서 동작할 경우에, CLK+가 하이 또는 로우상태의 유지시간은 16ns이고, 마스터 래치부(10)에서 슬래이브 래치부(20)로 데이터를 전달하는 시간은 1ns정도임으로 두 번째 조건을 쉽게 실현할 수 있다.Second, the capacitors C2 should be connected between the nodes A and / A and ground, respectively, and delayed. If necessary, the capacitors between the node B and the ground where the clock pulse CLK + is input to the master latch unit 10 may be delayed. (C1) may be added to delay. In general, when operating at 33MHz, the holding time of CLK + in the high or low state is 16ns, and the time for transferring data from the master latch unit 10 to the slave latch unit 20 is about 1ns. It is easy to realize.
제4도는 CLK+가 하이에서 로우상태로 전이할 때, 실제 동작되는 회로도로서, CLK+가 로우상태에서 동작하므로, 제3도의 MNOS 트랜지스터(MN1, MN2, MN3, MN4)들은 CLK-가 하이일 때, 초기 상태는 C2에 의해 동작되어지다가 플로팅상태가 되고 멀티플렉서(MUX2)가 연결된 상태이다.4 is an actual circuit diagram when CLK + transitions from high to low state. Since CLK + operates in a low state, the MNOS transistors MN1, MN2, MN3, and MN4 of FIG. 3 operate when CLK- is high. The initial state is operated by C2, then the floating state, and the multiplexer (MUX2) is connected.
MPOS 트랜지스터(MP1, MP2) 및 MPOS 트랜지스터(MP3, MP4)들은 각각 전류 미러를 형성하게 된다.The MPOS transistors MP1 and MP2 and the MPOS transistors MP3 and MP4 each form a current mirror.
또한, 제1인버터(INV1)와 제2인버터(INV2) 및 MPOS 트랜지스터(MP1, MP2, MP3, MP4)들은 포지티브 피드백을 형성하고 있어 고속동작을 이룰 수 있다.In addition, the first inverter INV1, the second inverter INV2, and the MPOS transistors MP1, MP2, MP3, and MP4 form positive feedback to achieve high speed operation.
제5도는 본 발명에 따른 주/종속 플립-플롭의 동작 타이밍도로서, 입력신호(IN+)가 하이일 때, 클럭펄스(CLK+)가 로우에서 하이로 변하면 마스터 래치부(10)의 지연이 약간 이루어진 후 노드 A의 신호는 하이가 되며, 다시 클럭펄스(CLK+)가 로우로 변하면, 노드 A의 하이신호 값이 슬래이브 래치부(20)를 통해 출력신호(OUT+)를 하이로 전이시키는 동작이 나타나 있다.5 is an operation timing diagram of the main / slave flip-flop according to the present invention. When the clock pulse CLK + changes from low to high when the input signal IN + is high, the delay of the master latch unit 10 is slightly decreased. After this, the signal of node A becomes high, and when the clock pulse CLK + goes low again, the operation of transitioning the output signal OUT + to high through the slave latch unit 20 is performed. Is shown.
이때, 노드 A 및/A의 신호 타이밍도에서 t1, t2지연은 입력에서 마스터 래치부(10)로 전달하는 지연임으로, 앞에서 언급한데로 CLK+가 로우에서 하이로 전이하여 하이상태를 유지하는 기간이므로 실제소자에는 영향을 미치지 않는다.In this case, in the signal timing diagrams of the nodes A and / A, the delays t1 and t2 are delays transmitted from the input to the master latch unit 10. As described above, the CLK + transitions from low to high to maintain the high state. It does not affect the actual device.
또한, 마스터 래치부(10)와 슬래이브 래치부(20)가 포지티브 피드백을 이루어 OUT+ 타이밍도에서 지연시간 t3, t4는 짧게된다.In addition, the master latch unit 10 and the slave latch unit 20 provide positive feedback, so that the delay times t3 and t4 are shortened in the OUT + timing diagram.
이상에서 설명한바와 같이 본 발명의 주/종속 플립-플롭이 치밀하게 구성되어 칩 영역을 줄이고, 고속동작을 이루는 효과가 있다.As described above, the main / slave flip-flop of the present invention is densely configured to reduce chip area and achieve high speed operation.
Claims (2)
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