KR100609942B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 게이트 마스크 공정 및 식각 공정으로 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 유전체막 및 컨트롤 게이트가 적층된 구조를 형성하고, 급속 열 질화처리를 실시한 후에 재산화 공정을 실시하므로, 게이트 식각 공정시에 끊어진 Si-댕글링 본드가 급속 열 질화처리에 의해 Si-N 결합 구조가 되어 재산화 공정 동안 ONO 유전체막의 측면에서 발생되는 비정상적인 산화가 억제되어 ONO 유전체막의 스마일링 현상을 방지할 수 있다.
RTN, 불활성 이온주입, ONO smiling
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도;
도 2는 도 1a의 게이트 구조 측벽 "A"부분에서 게이트 식각 공정에 의한 플라즈마 손상 상태를 도시한 확대 단면도; 및
도 3은 도 1b의 게이트 구조 측벽 "B"부분에서 급속 열 질화 처리된 상태를 도시한 확대 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 터널 산화막
13: 플로팅 게이트 14: ONO 유전체막
14-1: 하부 산화막 14-2: 중간 질화막
14-3: 상부 산화막 15: 컨트롤 게이트
16: 산화막
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 재산화 공정에 의한 ONO 유전체막의 스마일(smiling) 현상을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
최근, 플래쉬 소자에서는 전하의 저장과 방출을 통하여 프로그램 상태의 표시 또는 소거 상태의 표시를 나타내고 있다. 이러한 프로그램과 소거에 있어서 NAND 플래쉬의 경우 15V 이상의 고전압을 이용하여 FN 터널링을 이용하여 프로그램과 소거를 실시하고, 선택된 셀 내에서 여러 개의 트랜지스터가 동시에 작동이 되도록 되어 있다. 또한, 이렇게 선택된 셀 내에서 일정 전압의 인가에 대해 규정된 전하의 수만큼이 저장되어야 플래쉬에서는 프로그램 상태의 셀로 인정된다.
그러나, 디자인 룰이 감소함에 따라 FN 터널링을 발생시킬 수 있는 유효 채널 길이(effective channel length)가 감소하고, 게이트 형성을 위한 식각시 발생한 플라즈마 손상을 치유(plasma damage release)하기 위하여 반드시 실시해야 하는 후속 열공정에서 일반적으로 산화 공정을 통해서 실시하고 있고, 이러한 재산화(re-oxidation) 공정에 의해 ONO(Oxide-Nitride-Oxide) 유전체막의 측면에서 발생하는 비정상적인 산화에 의한 두께 증가로 일명 스마일링 현상이 발생되어 게이트에 인가되는 전압이 불균일하게 전달되어 프로그램의 속도를 느리게 하는 등 소자의 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 재산화 공정에 의한 ONO(Oxide-Nitride-Oxide) 유전체막의 스마일링 현상을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상에 게이트 마스크 공정 및 식각 공정을 통해 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 유전체막 및 컨트롤 게이트가 적층된 게이트 구조를 형성하는 단계; 질화처리를 실시하여 플로팅 게이트와 컨트롤 게이트의 식각 면에 Si-N 결합 구조를 이루게 하는 단계; 및 재산화 공정을 실시하여 플로팅 게이트 및 컨트롤 게이트의 식각 면에 산화막을 형성하는 단계를 포함한다.
상기에서, 플로팅 게이트와 컨트롤 게이트는 도프트 폴리실리콘이 포함된 단층 또는 다층 구조로 형성한다.
ONO(Oxide-Nitride-Oxide) 유전체막은 하부 산화막, 중간 질화막 및 상부 산화막이 적층되어 이루어지며, 하부 산화막 및 상부 산화막은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO를 증착하여 형성하고, 중간 질화막은 반응 기체로서 NH3 + DCS 가스를 이용하여 1 내지 3 Torr의 압력하에서 650 내지 800 ℃의 온도 분위기에서 LPCVD 방법으로 형성한다.
질화처리 및 재산화 공정은 인-시튜로 진행하며, 질화처리는 N2 분위기에서 약 30초 이하로 RTN을 실시하며, 또한 N2 분위기에서 질화를 최소화하기 위하여 캐리어 가스로 사용하는 Ar의 용량과의 비율을 1 : 10 이상이 되도록 유지하여 실시한다. 재산화 공정은 O2 분위기에서 1 내지 10 분 정도로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 어떤 막은 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도이고, 도 2는 도 1a의 게이트 구조 측벽 "A"부분에서 게이 트 식각 공정에 의한 플라즈마 손상 상태를 도시한 확대 단면도이며, 도 3은 도 1b의 게이트 구조 측벽 "B"부분에서 급속 열 질화 처리된 상태를 도시한 확대 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 마스크 공정 및 식각 공정을 통해 터널 산화막(12), 플로팅 게이트(13), ONO 유전체막(14) 및 컨트롤 게이트(15)가 적층된 게이트 구조를 형성한다. 도 2의 확대 단면도에 도시된 바와 같이, 게이트 식각 공정시에 플로팅 게이트(13)와 컨트롤 게이트(15)의 식각 면에 Si-댕글링 본드(Si-dangling bond)가 끊어지는 플라즈마 손상을 입게된다. 기존에는 이러한 상태에서 재산화 공정을 실시하였는데, 끊어진 댕글링 본드는 산소와 반응하여 산화막으로 쉽게 변화하는데, 특히 하부 산화막(14-1)과 플로팅 게이트(13)와의 경계면이나 상부 산화막(14-3)과 컨트롤 게이트(15)와의 경계면에 비정상적인 산화 반응으로 스마일링 현상이 발생되어 게이트에 인가되는 전압이 불균일하게 전달되어 프로그램의 속도를 느리게 하는 등 소자의 신뢰성을 저하시키는 문제가 있다.
상기에서, 플로팅 게이트(13)는 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴(SA-STI scheme)을 적용하는 플래쉬 메모리 소자인 경우 제 1 폴리실리콘층과 제 2 폴리실리콘층이 적층된 구조가 적용되며, 다른 스킴을 적용하는 경우는 단층의 폴리실리콘층으로 형성할 수 있다. 플로팅 게이트(13)를 이루는 폴리실리콘층에는 적절한 농도의 불순물 이온이 도핑되어 있다. ONO 유전체막(14)은 하부 산화막(14-1), 중간 질화막(14-2) 및 상부 산화막(14-3)이 적층되어 이루어지는데, 하부 산화 막 및 상부 산화막(14-1 및 14-3)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO(Hot Temperature Oxide)를 증착하여 형성하고, 중간 질화막(14-2)은 반응 기체로서 NH3 + DCS 가스를 이용하여 1 내지 3 Torr 이하의 낮은 압력하에서 650 내지 800 ℃의 온도 분위기에서 LPCVD 방법으로 형성한다. 컨트롤 게이트(15)는 도핑된 폴리실리콘층만으로 형성하거나, 도핑된 폴리실리콘층 상에 금속-실리사이드층이 적층된 구조로 형성한다.
도 1b를 참조하면, 게이트 식각 공정시에 플로팅 게이트(13)와 컨트롤 게이트(15)의 식각 면에 Si-댕글링 본드가 끊어지는 플라즈마 손상을 치유하기 위하여 질화처리를 실시한다. 도 3의 확대 단면도에 도시된 바와 같이, 플로팅 게이트(13)와 컨트롤 게이트(15)의 식각 면에 불완전 Si는 질화처리에 의해 Si-N 결합을 하게된다. 즉, 질화처리 동안 불활성 도판트인 질소(N)가 Si와 결합하여 Si-N 결합 구조를 이루게 되고 이러한 Si-N 결합 구조는 비정상적인 산화를 억제하는 역할을 한다.
상기에서, 질화처리는N2 분위기에서 약 30초 이하로 RTN(Rapid Thermal Nitridation)을 실시하는 것이 바람직하다. 이는 후에 실시할 재산화 공정과 더불어 열 공정의 시간이 길어질 경우 비정상 도핑 프로파일(abnormal doping profile)의 생성을 억제하기 위해서이다. 또한, N2 분위기에서 질화를 최소화하기 위하여 캐리어 가스(carrier gas)로 사용하는 Ar의 용량과의 비율을 1 : 10 이상이 되도록 유지하는 것이 바람직하다.
도 1c를 참조하면, 질화처리에 의해 플로팅 게이트(13) 및 컨트롤 게이트(15)의 식각 면이 Si-N 결합 구조가 된 상태에서, 게이트 식각 공정으로 발생된 플라즈마 손상을 완전히 치유하기 위한 재산화 공정을 실시하고, 이로 인하여 플로팅 게이트(13) 및 컨트롤 게이트(15)의 식각 면에 산화막(16)이 형성된다. 물론 다른 노출된 표면에도 산화막(16)이 형성된다.
상기에서, 재산화 공정은 질화처리와 인-시튜로 진행할 수 있다. 재산화 공정은 Si-N 결합 구조가 존재하는 상태에서 실시하기 때문에 충분한 재산화가 이루어지도록 O2 분위기에서 1 내지 10 분 정도로 실시한다. 이와 같이 재산화 공정을 실시하더라도 Si-N 결합 구조로 인하여 비정상적인 산화가 억제되어 ONO 유전체막(14)의 스마일링 현상은 발생되지 않는다.
상술한 바와 같이, 본 발명은 재산화가 발생하는 플로팅 게이트 및 컨트롤 게이트를 이루는 폴리실리콘의 Si 본딩에 불활성 도판트인 질소(N)가 트랩(trap)되도록 하고, 이렇게 트랩된 불활성 도판트에 의해 후속에서 진행되는 재산화 공정에서 비정상적인 폴리실리콘 재산화가 억제되어 ONO 유전체막의 스마일링 현상이 방지된다. 이에 따라 본 발명은 디자인 룰의 축소(shrinkage)에 효과적으로 대응할 수 있는 안정된 셀 트랜지스터를 확보할 수 있다.
Claims (9)
- 반도체 기판상에 터널 산화막, 플로팅 게이트용 도전막, ONO 유전체막 및 컨트롤 게이트용 도전막을 적층하고, 식각 공정을 통해 상기 적층막을 식각하여 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 유전체막 및 컨트롤 게이트로 이루어진 적층 게이트를 형성하는 단계;질화처리를 실시하여 상기 플로팅 게이트와 상기 컨트롤 게이트의 양측면에 Si-N 결합 구조를 이루게 하는 단계; 및재산화 공정을 실시하여 상기 플로팅 게이트 및 컨트롤 게이트의 양측면에 산화막을 형성하는 단계를 포함하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트와 상기 컨트롤 게이트는 도프트 폴리실리콘이 포함된 단층 또는 다층 구조로 형성하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 ONO 유전체막은 하부 산화막, 중간 질화막 및 상부 산화막이 적층되어 이루어지는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 하부 산화막 및 상기 상부 산화막은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO를 증착하여 형성하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 중간 질화막은 반응 기체로서 NH3 + DCS 가스를 이용하여 1 내지 3 Torr의 압력하에서 650 내지 800 ℃의 온도 분위기에서 LPCVD 방법으로 형성하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 질화처리 및 상기 재산화 공정은 인-시튜로 진행하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 질화처리는 N2 분위기에서 약 30초 이하로 RTN을 실시하는 플래쉬 메모 리 셀의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 질화처리는 N2 분위기에서 질화를 최소화하기 위하여 캐리어 가스로 사용하는 Ar의 용량과의 비율을 1 : 10 이상이 되도록 유지하여 실시하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 재산화 공정은 O2 분위기에서 1 내지 10 분 정도로 실시하는 플래쉬 메모리 셀의 제조 방법.
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