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KR100608967B1 - 표시 장치 - Google Patents

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KR100608967B1
KR100608967B1 KR1020040047202A KR20040047202A KR100608967B1 KR 100608967 B1 KR100608967 B1 KR 100608967B1 KR 1020040047202 A KR1020040047202 A KR 1020040047202A KR 20040047202 A KR20040047202 A KR 20040047202A KR 100608967 B1 KR100608967 B1 KR 100608967B1
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switch
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tft
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사노게이이찌
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산요덴키가부시키가이샤
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Abstract

화소 영역의 주변에 배치되는 드라이버 회로의 구성을 간단히 하여, 표시 패널의 프레임 면적을 저감함과 함께, 저소비 전력화를 도모한다. 화소 GS 내에서, TFT(T1), TFT(T2), TFT(T3)는 직렬 접속되고, TFT(T1)는 드레인 신호 라인 DL1에 접속되어 있다. TFT(T3)는 액정 LC의 화소 전극(1)에 접속되어 있다. 제1 용량 C1 및 제2 용량 C2의 한쪽 단자에는 접지 전위(0V)가 인가되어 있다. 제1 용량 C1의 다른쪽 단자는 TFT(T1), TFT(T2)의 접속점 N1에 접속되어 있다. 제2 용량 C2의 다른쪽 단자는 TFT(T2), TFT(T3)의 접속점 N2에 접속되어 있다. TFT(T1), TFT(T2), TFT(T3)의 게이트에는, 이들 TFT의 턴-온 및 턴-오프 제어하기 위한 제어 펄스 신호 A, B, C가 각각 인가되어 있다.
DA 변환기, 스위치, 비트 전압, 화소

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시하는 등가 회로도.
도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치의 동작을 설명하는 타이밍도.
도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치의 동작을 설명하는 타이밍도.
도 4는 본 발명의 제1 실시예에 따른 액정 표시 장치의 동작을 설명하는 DA 변환기의 등가 회로도.
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치를 도시하는 등가 회로도.
도 6은 본 발명의 제2 실시예에 따른 액정 표시 장치의 동작을 설명하는 타이밍도.
도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치의 동작을 설명하는 타이밍도.
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치의 동작을 설명하는 DA 변환기의 등가 회로도.
도 9는 종래예에 따른 액정 표시 장치의 일 화소의 회로도.
도 10은 종래예에 따른 DA 변환기의 회로도.
도 11은 종래예에 따른 다른 DA 변환기의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
GS1, GS2 : 화소
T1, T2, T3 : 박막 트랜지스터
LA1, LA2 : 래치 회로
BF1, BF2 : 버퍼
DL1, DL2 : 드레인 신호선
LC : 액정
CG : 제어 신호 발생 회로
본 발명은 표시 장치에 관한 것으로, 특히 디지털 표시 신호를 아날로그 표시 신호로 변환하는 DA 변환기를 구비한 표시 장치에 관한 것이다.
최근, 휴대 가능한 표시 장치, 예를 들면 휴대 텔레비전, 휴대 전화 등이 시장 필요성으로 요구되고 있다. 이러한 요구에 따라 표시 장치의 소형화, 경량화, 소비 전력 절약화에 대응하기 위해 연구 개발이 활발하게 행해지고 있다.
도 9에, 종래예에 따른 액정 표시 장치의 일 화소의 회로도를 도시한다. 액 정 표시 장치에서는 이 화소가 복수개, 행 및 열의 매트릭스로 배치되어 화소 영역을 구성하고 있다. 절연성 기판(도시하지 않음) 위에, 게이트 신호 라인(10), 드레인 신호 라인(11)이 교차하여 형성되어 있고, 그 교차부 근방에 양 신호 라인(10, 11)에 접속된 화소 선택 박막 트랜지스터(12)가 형성되어 있다. 박막 트랜지스터는 MOS 트랜지스터 구조를 갖고 있고, 이하 「TFT」라고 한다. 화소 선택 TFT(12)의 소스(12s)는 액정(13)의 화소 전극(14)에 접속되어 있다.
또한, 화소 전극(14)의 전압을 1 필드 기간 동안 유지하기 위한 보조 용량(15)이 구비되어 있고, 이 보조 용량(15)의 한쪽 단자(16)는 화소 선택 TFT(12)의 소스(12s)에 접속되고, 대향 전극(17)에는 각 화소에 공통된 공통 전위 Vcom이 인가되어 있다.
여기서, 게이트 신호 라인(11)에 주사 신호(H 레벨)가 인가되면, 화소 선택 TFT(12)는 턴-온 되어, 드레인 신호 라인(11)으로부터 아날로그 표시 신호가 화소 전극(14)에 공급됨과 함께, 보조 용량(15)에 유지된다. 주사 신호, 아날로그 표시 신호는 화소 영역의 주변에 배치된 드라이버 회로로부터 공급된다.
화소 전극(14)에 인가된 아날로그 표시 신호가 액정(13)에 인가되어, 그 전압에 따라 액정(13)이 배향함으로써 액정 표시를 얻을 수 있다.
드레인 신호 라인(11)에 입력되는 아날로그 표시 신호는, 외부 기기로부터 입력되는 디지털 표시 신호가 DA 변환기에 의해 디지털/아날로그 변환되어 얻어진다. 종래, DA 변환기는 화소 영역의 주변의 드라이버 회로 내에 배치되어 있다.
도 10은 DA 변환기의 일례를 도시하는 회로도이다. 4 비트의 디지털 표시 신호 D0, D1, D2, D3은 각각 스위치 SW1, SW2, SW3, SW4를 통하여, 중첩된 4개의 용량 C, C/2, C/4, C/8에 각각 공급된다. 여기서 D3은 최상위 비트 데이터, D0은 최하위 비트 데이터로, 각 비트 데이터는 0 또는 1이다.
그리고, 스위치 SW5, SW6, SW7, SW8을 통하여, 각 용량에 축적된 전하가 가산되어, 아날로그 표시 신호인 16개의 계조 전압=V0(D3+D2/2+D1/4+D0/8)/C가 얻어진다. 여기서, V0은 디지털 표시 신호의 진폭 전압이다. 이 아날로그 표시 신호는 증폭기(50)에서 증폭된 후, 드레인 신호 라인(11)으로 출력된다.
도 11은 DA 변환기의 다른 예를 도시하는 회로도이다. 이 DA 변환기에는 기준 전압 Vref1∼Vref5가 입력되고, 디지털 표시 신호 D0, D1, D2, D3에 따라, 컨트롤러(51)로부터의 제어 신호에 기초하여, 스위치 SW1∼SW8이 전환된다. 그렇게 하면, 기준 전압 Vref1∼Vref5 중, 임의의 2개의 기준 전압이 선택되어, 직렬 저항 R1, R2, R3, R4의 양단의 전압 VH, VL로서 공급된다.
그리고, 또한 스위치 SW9∼SW12를 통하여, 직렬 저항 R1, R2, R3, R4에 의해서 저항 분압된 전압이 선택되어, 16개의 계조 전압이 얻어진다. 이 계조 전압이 아날로그 표시 신호로서, 드레인 신호 라인(11)에 출력된다. 또, 이들 스위치 SW1∼SW12는 TFT로 구성된다.
선행 기술 문헌으로서 특허 문헌 1이 있다.
특허 문헌 1 : 일본 특개평 10-848317호 공보
도 10의 DA 변환기로서는 증폭기(50)가 필요하지만, 소비 전력이 높아진다는 문제가 있었다. 또, 증폭기(50)를 저온 폴리실리콘 TFT를 이용하여 구성하면 특성 변동이 커져서, 표시 패널 사이에서 출력차가 발생하게 된다.
또한, 도 11의 DA 변환기에서는, 드레인 신호 라인(11)을 충분히 충전하기 위해서, 스위치 SW1∼SW12를 구성하는 TFT의 사이즈를 크게 할 필요가 있다. 그렇게 하면, 드라이버 회로의 면적이 커져서, 최근 표시 패널에 요구되고 있는 작은 프레임을 실현하는 것이 곤란해진다는 문제가 있었다.
그래서, 본 발명은 협프레임, 저소비 전력을 실현한 표시 장치를 제공하는 것이다. 본 발명의 표시 장치는 복수의 화소를 구비한 표시 장치로서, 각 화소는 직렬 전송되는 복수 비트를 갖는 디지털 표시 신호를 아날로그 표시 신호로 변환하는 DA 변환기와, 아날로그 표시 신호가 공급되는 화소 전극을 구비하고 있다.
그리고, DA 변환기는 각각의 한쪽 단자에 공통된 전압이 인가된 제1 및 제2 용량과, 디지털 표시 신호를 상기 제1 용량의 다른쪽 단자에 인가할지의 여부를 전환하는 제1 스위치와, 제1 및 제2 용량의 다른쪽 단자를 서로 접속할지의 여부를 전환하는 제2 스위치를 갖고, 제2 용량의 다른쪽 단자로부터 상기 아날로그 표시 신호를 출력하는 것을 특징으로 하는 것이다.
또한, 복수의 화소를 구비한 표시 장치로서, 각 화소는 직렬 전송되는 복수 비트를 갖는 디지털 표시 신호를 아날로그 표시 신호로 변환하는 DA 변환기와, 아날로그 표시 신호가 공급되는 화소 전극을 구비하고 있다.
그리고, DA 변환기는 상기 디지털 표시 신호가 한쪽 단자에 인가된 제1 용량 과, 제1 용량의 한쪽 단자와 다른쪽 단자를 단락시킬지의 여부를 전환하는 제1 스위치와, 한쪽 단자에 일정 전압이 인가된 제2 용량과, 제1 용량의 다른쪽 단자와 제2 용량의 다른쪽 단자를 접속할지의 여부를 전환하는 제2 스위치를 갖고, 제2 용량의 다른쪽 단자로부터 상기 아날로그 표시 신호를 출력하는 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 표시 장치에 대하여 도면을 참조하여 설명한다. 도 1은 이 액정 표시 장치의 등가 회로도이다. 화소는 m행 n열의 매트릭스로 배치되어 화소 영역을 구성하지만, 도 1에서는 간단히 하기 위해 1개의 화소 GS1과 이것에 인접하는 화소 GS2만을 도시하고 있다.
액정 표시 장치의 외부로부터 입력되는 4 비트의 디지털 표시 신호 D0, D1, D2, D3은 래치 클럭에 동기하여, 드라이버 회로 내의 래치 회로 LA1로 래치되고, 직렬인 비트 데이터로 변환되어 래치 회로 LA1에서 출력된다. 래치 회로 LA1로부터 직렬 신호로서 출력된 디지털 표시 신호 D0, D1, D2, D3은 버퍼 BF1을 통하여 드레인 신호 라인 DL1에 출력되고, 후술하는 소정의 타이밍에서 화소 GS1에 입력된다.
또한, 디지털 표시 신호 D0, D1, D2, D3은, 다음의 래치 클럭에 동기하여 래치 회로 LA2로 래치되고, 직렬인 비트 데이터로 변환되어 래치 회로 LA2에서 출력된다. 래치 회로 LA2로부터 직렬 신호로서 출력된 디지털 표시 신호 D0, D1, D2, D3은 버퍼 BF2를 통하여 드레인 신호 라인 DL2에 출력되고, 소정의 타이밍에서 화 소 GS2에 입력된다.
액정 표시 장치의 외부로부터 입력되는 4 비트의 디지털 표시 신호 D0, D1, D2, D3이 직렬 신호인 경우에는, 병렬/직렬 변환을 행하지 않고, 각 화소 GS1, GS2, …에 공급하면 된다.
다음으로 화소 GS1의 구성에 대하여 설명하지만, 이것은 다른 화소에 대해서도 마찬가지로 구성되어 있다. 3개의 TFT(T1), TFT(T2), TFT(T3)는 직렬 접속되고, TFT(T1)의 드레인은 드레인 신호 라인 DL1에 접속되어 있다. TFT(T3)의 소스는 액정 LC의 화소 전극(1)에 접속되어 있다. 여기서, 3개의 TFT(T1), TFT(T2), TFT(T3)는 모두 N채널형으로서 설명하지만, 이것에 한정되지는 않고, P채널형이어도 된다.
액정 LC의 대향 전극(2)에는 각 화소에 공통된 공통 전위 Vcom이 인가되어 있다. 또한, 제1 용량 C1 및 제2 용량 C2의 한쪽 단자에는 공통된 전위, 예를 들면 접지 전위(0V)가 인가되어 있다. 제1 용량 C1의 다른쪽 단자는, TFT(T1), TFT(T2)의 접속점 N1에 접속되어 있다. 제2 용량 C2의 다른쪽 단자는, TFT(T2), TFT(T3)의 접속점 N2에 접속되어 있다.
TFT(T1)는 디지털 표시 신호 D0, D1, D2, D3을 제1 용량 C1의 다른쪽 단자에 선택적으로 공급하는 스위치이고, TFT(T2)는 제1 용량 C1의 다른쪽 단자와 제2 용량 C2의 다른쪽 단자를 선택적으로 접속하는 스위치이다.
또한, TFT(T1), TFT(T2), TFT(T3)의 게이트에는, 이들 TFT의 턴-온 및 턴-오프 제어하기 위한 제어 펄스 신호 A, B, C가 각각 인가되어 있다. 이들 제어 펄스 신호 A, B, C는 드라이버 회로 내의 제어 신호 발생 회로 CG로부터 발생된다.
도 2는 도 1의 액정 표시 장치의 동작 타이밍도이다. 제어 펄스 신호 A는 로우 레벨의 기간 동안, TFT(T3)는 턴-오프이며, 이 기간에 제어 펄스 신호 C에 동기하여 디지털 표시 신호 D0, D1, D2, D3이 이 순서대로 순차적으로, 화소 GS1 내로 취득되어, 제어 펄스 신호 B, C의 변화에 따라 후술하는 연산 처리가 실시되어, TFT(T2)와 TFT(T3)의 접속점 N2에, DA 변환된 전압 V=V0(D3/2+D2/4+D1/8+D0/16)이 얻어진다. 여기서, V0은 디지털 표시 신호의 전압 진폭이다.
그리고, 제어 펄스 신호 A가 하이 레벨로 상승하면 TFT(T3)가 턴-온 되어, 접속점 N2의 DA 변환된 전압이 TFT(T3)를 통하여 액정 LC의 화소 전극(1)에 인가된다. 이와 같이 화소 GS1 내의 TFT(T1), TFT(T2), TFT(T3), 제1 용량 C1, 제2 용량 C2에 의해서 DA 변환기가 구성되고 있다.
다음으로, 도 3 및 도 4를 참조하여, 이 DA 변환기의 동작에 대하여 더 자세히 설명한다. 도 3은 도 2를 확대한 동작 타이밍도, 도 4는 DA 변환기의 등가 회로도로, TFT(T1), TFT(T2)를 등가적으로 스위치로 도시하고 있다.
T1과 T2의 접속점의 전압을 Va, 제2 용량 C2의 단자 전압을 Vb로 한다. 또한, 디지털 표시 신호 D0, D1, D2, D3에 대응한 비트 데이터 전압을 Vbit1, Vbit2, Vbit3, Vbit4로 한다. 그렇게 하면, Vbit1=V0×D0, Vbit2=V0×D1, Vbit3=V0×D2, Vbit4=V0×D3이다. V0은 디지털 표시 신호 D0, D1, D2, D3의 진폭 전압이고, 디지털 표시 신호 D0, D1, D2, D3은 0V와 V0 사이에서 스윙하는 것으로 한다. 또한, 제1 용량 C1과 제2 용량 C2가 갖는 용량값은 같게 한다.
시각 t1에서 제어 펄스 신호 B, C가 하이 레벨로 상승하면 T1, T2는 턴-온 된다. 이 때, 디지털 표시 신호를 0V(데이터 「0」)로 하면 Va=Vb=0V이다. 도 4의 (a)는 이 상태를 도시하고 있다.
다음으로, 시각 t2에서 제어 펄스 신호 B가 로우 레벨로 하강하면 T2가 턴-오프 되어, 다음의 시각 t3에서 1 비트째의 디지털 표시 신호 D0에 따른 비트 데이터 전압 Vbit1이 T1을 통하여 제1 용량 C1의 단자로 인가된다. 그렇게 하면, Va=Vbit1, Vb=0V가 된다. 도 4의 (b)는 이 상태를 도시하고 있다.
다음으로, 시각 t4에서 제어 펄스 신호 C가 로우 레벨로 하강하면 T1이 턴-오프 되고, 다음의 시각 t5에서 제어 펄스 신호 B가 하이 레벨로 상승하면 T2가 턴-온 된다. 이에 의해, 제1 용량 C1과 제2 용량 C2는 서로 접속되기 때문에, 제1 용량 C1에 축적된 전하의 반이 제2 용량 C2로 분배되어, Va=Vb=Vbit1/2가 된다. 즉, 비트 데이터 전압을 1/2배로 하는 연산이 행해진다. 도 4의 (c)는 이 상태를 도시하고 있다.
그 후에는, 상기한 반복으로, 시각 t6에서 제어 펄스 신호 B가 로우 레벨로 하강하면 T2가 턴-오프 되고, 다음의 시각 t7에서 제어 펄스 신호 C가 하이 레벨로 상승하면 T1이 턴-온 된다. 그 후, 시각 t8에서 2 비트째의 디지털 표시 신호 D1에 따른 비트 데이터 전압 Vbit2가 T1을 통하여 제1 용량 C1의 단자에 인가된다. 그렇게 하면, Va=Vbit2, Vb=Vbit1/2가 된다. 도 4의 (d)는 이 상태를 도시하고 있다.
다음으로, 시각 t9에서 제어 펄스 신호 C가 로우 레벨로 하강하면 T1이 턴-오프 되고, 다음의 시각 t10에서 제어 펄스 신호 B가 하이 레벨로 상승하면 T2가 턴-온 된다. 이에 의해, 제1 용량 C1과 제2 용량 C2는 서로 접속되기 때문에, 상기한 바와 마찬가지로, Va와 Vb의 합의 1/2배의 연산이 행해져서, Va=Vb=Vbit2/2+Vbit1/4이 된다. 즉 전압을 1/2배로 하는 연산이 행해진다. 도 4의 (c)는 이 상태를 도시하고 있다.
이것을 반복함으로써, 디지털 표시 신호 D0, D1, D2, D3의 DA 변환이 행해지고, 그 결과는 V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16이 된다. 즉, 4 비트의 디지털 표시 신호 D0, D1, D2, D3은, 각각에 따른 16개의 계조 전압으로 변환된다.
다음으로, 본 발명의 제2 실시예에 따른 표시 장치에 대하여 도면을 참조하여 설명한다. 도 5는 이 액정 표시 장치의 등가 회로도이다. 화소는 m행 n열의 매트릭스로 배치되지만, 도 5에서는 간단히 하기 위해, 1개의 화소 GS1과 이것에 인접하는 화소 GS2만을 도시하고 있다.
화소의 주변 회로에 대해서는 제1 실시예와 마찬가지이므로, 본 실시예에서는 화소 GS1의 구성에 대하여 설명한다. 다른 화소에 대해서도 마찬가지의 구성이다. 3개의 TFT(T1), TFT(T2), TFT(T3)는 직렬 접속되고, TFT(T1)의 드레인은 드레인 신호 라인 DL1에 접속되어 있다. TFT(T3)의 소스는 액정 LC의 화소 전극(1)에 접속되어 있다. 여기서, 3개의 TFT(T1), TFT(T2), TFT(T3)는 모두 N채널형으로서 설명하지만, 이것에 한정되지는 않고, P채널형이어도 된다. 액정 LC의 대향 전극(2)에는 각 화소에 공통된 공통 전위 Vcom이 인가되어 있다.
제1 용량 C1은 TFT(T1)의 드레인과 TFT(T1), TFT(T2)의 접속점 N1에, 각각 그 한쪽 및 다른쪽 단자가 접속되어 있다. 제2 용량 C2의 한쪽 단자에는 공통된 전압, 예를 들면 접지 전위(0V)가 인가되고, 그 다른쪽 단자에는 TFT(T2), TFT(T3)의 접속점 N2에 접속되어 있다.
TFT(T1)는 제1 용량 C1의 양단자를 선택적으로 단락하는 스위치이고, TFT(T2)는 제1 용량 C1의 다른쪽 단자와 제2 용량의 다른쪽 단자를 선택적으로 접속하는 스위치이다.
또한, TFT(T1), TFT(T2), TFT(T3)의 게이트에는, 이들 TFT의 턴-온 및 턴-오프 제어하기 위한 제어 펄스 신호 A, B, C가 각각 인가되어 있다. 이들 제어 펄스 신호 A, B, C는 드라이버 회로 내의 제어 신호 발생 회로 CG로부터 발생된다.
도 6은 도 5의 액정 표시 장치의 동작 타이밍도이다. 제어 펄스 신호 A는 로우 레벨의 기간 동안은 TFT(T3)는 턴-오프 되어, 이 기간에 제어 펄스 신호 C에 동기하여 디지털 표시 신호 D0, D1, D2, D3이 이 순서대로 순차적으로, 화소 GS1 내로 취득되고, 제어 펄스 신호 B, C의 변화에 따라 후술하는 연산 처리가 실시되어, TFT(T2)와 TFT(T3)의 접속점 N2에, DA 변환된 전압 V=V0(D3/2+D2/4+D1/8+D0/16)이 얻어진다. 여기서, V0은 디지털 표시 신호의 전압 진폭이다.
다음으로, 도 7 및 도 8을 참조하여, 이 DA 변환기의 동작에 대하여 더 자세히 설명한다. 도 7은 도 6을 확대한 동작 타이밍도, 도 8은 DA 변환기의 등가 회로도이고, TFT(T1), TFT(T2)를 등가적으로 스위치로 도시하고 있다.
제2 용량 C2의 단자 전압을 Vc로 한다. 또한, 디지털 표시 신호 D0, D1, D2, D3에 대응한 비트 데이터 전압을 제1 실시예와 마찬가지로, Vbit1, Vbit2, Vbit3, Vbit4로 한다. Vbit1=V0×D0, Vbit2=V0×D1, Vbit3=V0×D2, Vbit4=V0×D3이다. V0은 디지털 표시 신호 D0, D1, D2, D3의 진폭 전압이고, 디지털 표시 신호 D0, D1, D2, D3은 0V와 V0 사이에서 스윙하는 것으로 한다. 또한, 제1 용량 C1과 제2 용량 C2가 갖는 용량값은 같게 한다.
시각 t1에서 제어 펄스 신호 B, C가 하이 레벨로 상승하면 T1, T2는 턴-온 된다. T1이 턴-온 됨으로써 제1 용량 C1의 한쪽 단자와 다른쪽 단자가 단락된다. 이 때, 디지털 표시 신호를 0V(데이터 「0」)로 하면 Vc=0V이다. 도 8의 (a)는 이 상태를 도시하고 있다.
다음으로, 시각 t2에서 제어 펄스 신호 C가 로우 레벨로 하강하면 T1이 턴-오프 되어, 단락이 해제된다. 다음의 시각 t3에서 1비트째의 디지털 표시 신호 D0에 따른 비트 데이터 전압 Vbit1이 제1 용량 C1의 한쪽 단자에 인가된다. 그렇게 하면, Vc=Vbit1/2가 된다. 도 8의 (b)는 이 상태를 도시하고 있다.
다음으로, 시각 t4에서 제어 펄스 신호 B가 로우 레벨로 하강하면 T2가 턴-오프 되고, 다음의 시각 t5에서 제어 펄스 신호 C가 하이 레벨로 상승하면 T1이 턴-온 된다. 제1 용량 C1의 한쪽 단자와 다른쪽 단자는 다시 단락된다. 또한 다음의 시각 t6에서 디지털 표시 신호 D0의 출력 기간이 종료되어, 0V로 내려 간다. 이에 의해, 제1 용량 C1에 충전된 전하는 방전되어, 그 양단자 전압은 0V가 된다. T2가 턴-오프 되어 있기 때문에, Vc=Vbit1/2 그대로이다. 도 8의 (c)는 이 상태를 도시하고 있다.
다음으로, 시각 t7에서 제어 펄스 신호 C가 로우 레벨로 하강하면 T1이 턴-오프 되어, 단자 사이의 단락이 해제된다. 다음의 시각 t8에서 제어 펄스 신호 B가 하이 레벨로 상승하면 T2가 턴-온 되어, 제1 용량 C1과 제2 용량 C2가 접속되어, 제2 용량 C2에 축적된 전하의 1/2이 제1 용량 C1로 분배되기 때문에, Vc=Vbit1/4가 된다. 즉 전압을 1/2배로 하는 연산이 행해진다. 도 8의 (d)는 이 상태를 도시하고 있다.
그 후에는, 상기의 반복으로, 2 비트째의 디지털 표시 신호 D1에 따른 비트 데이터 전압 Vbit2가 제1 용량 C1의 한쪽 단자로 인가된다. 그렇게 하면 Vc=Vbit2/2+Vbit1/4가 된다. 도 8의 (e)는 이 상태를 도시하고 있다.
이것을 반복함으로써, 디지털 표시 신호 D0, D1, D2, D3의 DA 변환이 행해지고, 그 결과는 제1 실시예와 마찬가지로, V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16이 된다. 즉 4 비트의 디지털 표시 신호 D0, D1, D2, D3은, 각각에 따른 16개의 계조 전압으로 변환된다.
또, 제1 및 제2 실시예에서는 4 비트의 디지털 표시 신호 D0, D1, D2, D3의 DA 변환을 예로 들어 설명했지만, 본 발명은 임의의 비트의 디지털 표시 신호를 DA 변환할 수 있다. 또한, 제1 및 제2 실시예에서는 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 디지털 표시 신호를 아날로그 표시 신호로 변환하여 표시를 행하는 다른 표시 장치, 예를 들면 일렉트로 루미네센스 표시 장치에도 적용할 수 있다.
본 발명의 표시 장치에 따르면, 각 화소에 디지털 영상 신호를 아날로그 영상 신호로 변환하는 DA 변환기를 설치했기 때문에, 화소 영역의 주변에 배치된 드라이버 회로의 구성이 간단해지고, 그 만큼 주변의 프레임의 면적을 저감할 수 있다.

Claims (6)

  1. 복수의 화소를 구비한 표시 장치로서, 각 화소는, 직렬 전송되는 복수 비트를 갖는 디지털 표시 신호를 아날로그 표시 신호로 변환하는 DA 변환기와, 상기 아날로그 표시 신호가 공급되는 화소 전극을 포함하고, 상기 각 화소의 각각이 화소 내에 상기 DA 변환기를 포함하며,
    상기 DA 변환기는, 각각의 한쪽 단자에 공통된 전위가 인가된 제1 및 제2 용량과,
    상기 디지털 표시 신호를 상기 제1 용량의 다른쪽 단자에 인가할지의 여부를 전환하는 제1 스위치와,
    상기 제1 및 제2 용량의 다른쪽 단자를 서로 접속할지의 여부를 전환하는 제2 스위치를 갖고, 상기 제2 용량의 다른쪽 단자로부터 상기 아날로그 표시 신호를 출력하며,
    상기 아날로그 표시 신호를 소정의 타이밍에서 상기 화소 전극에 공급하는 제3 스위치를 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 스위치를 턴-온 하고 상기 제2 스위치를 턴-오프 하여 상기 디지털 표시 신호의 임의의 비트 전압을 상기 제1 용량의 다른쪽 단자로 인가하고, 다음으로, 상기 제1 스위치를 턴-오프 하고 상기 제2 스위치를 턴-온 하여 상기 제1 및 제2 용량을 접속하도록, 제1 및 제2 스위치의 턴-온 및 턴-오프 제어하는 제1 및 제2 스위치 제어 신호를 출력하는 제어 신호 발생 회로를 포함하는 것을 특징으로 하는 표시 장치.
  3. 복수의 화소를 구비한 표시 장치로서, 각 화소는, 직렬 전송되는 복수 비트를 갖는 디지털 표시 신호를 아날로그 표시 신호로 변환하는 DA 변환기와, 상기 아날로그 표시 신호가 공급되는 화소 전극을 포함하고,
    상기 DA 변환기는, 상기 디지털 표시 신호가 한쪽 단자에 인가된 제1 용량과,
    상기 제1 용량의 한쪽 단자와 다른쪽 단자를 단락시킬지의 여부를 전환하는 제1 스위치와,
    한쪽 단자에 일정 전압이 인가된 제2 용량과,
    상기 제1 용량의 다른쪽 단자와 상기 제2 용량의 다른쪽 단자를 접속할지의 여부를 전환하는 제2 스위치를 갖고,
    상기 제2 용량의 다른쪽 단자로부터 상기 아날로그 표시 신호를 출력하며,
    상기 아날로그 표시 신호를 소정의 타이밍에서 상기 화소 전극에 공급하는 제3 스위치를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 스위치를 턴-오프 하고 제2 스위치를 턴-온 하여 상기 제1 및 제2 용량을 접속한 상태에서 상기 제1 용량의 한쪽 단자에 상기 디지털 표시 신호의 임의의 비트 전압을 인가하고, 그 후 상기 제1 스위치를 턴-온 하고 상기 제2 스위치를 턴-오프 한 상태에서 상기 제1 용량의 한쪽 단자에 상기 일정 전압을 인가하고, 그 후 다시 상기 제1 스위치를 턴-오프 하고 제2 스위치를 턴-온 하여 상기 제1 및 제2 용량을 접속하도록, 제1 및 제2 스위치의 턴-온 및 턴-오프 제어하는 제1 및 제2 스위치 제어 신호를 출력하는 제어 신호 발생 회로를 포함하는 것을 특징으로 하는 표시 장치.
  5. 삭제
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 스위치는 상기 제1 스위치 제어 신호가 게이트에 인가된 제1 MOS 트랜지스터이고, 상기 제2 스위치는 상기 제2 스위치 제어 신호가 게이트에 인가된 제2 MOS 트랜지스터인 것을 특징으로 하는 표시 장치.
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