KR100607729B1 - STI Formation Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 장치의 STI 형성 방법에 관한 것이다. 즉, 본 발명은 반도체 장치의 STI 형성에 있어서, 화학적기계적 연마에 의한 산화막 연마시 트렌치 모서리 부분에서의 과도한 스트레스 발생 방지를 위해 STI 구조 트렌치 내부에 얇은 두께로 여러번 산화막을 증착시켜 산화막 제거를 위한 화학기계적 연마 과정에서의 스트레스가 분산되도록 함으로써, 트렌치의 양쪽 모서리 부분에 강한 스트레스가 전달되지 않게 하여 게이트가 안정적으로 형성될 수 있도록 하며, 이에 따라 반도체 소자 특성의 열화도 방지시킬 수 있도록 한다.The present invention relates to a method for forming an STI of a semiconductor device. That is, in the formation of the STI of the semiconductor device, the present invention provides a chemical for removing an oxide film by depositing an oxide film several times in a thin thickness inside the trench of the STI structure to prevent excessive stress in the trench corners when the oxide film is polished by chemical mechanical polishing. By dispersing the stress in the mechanical polishing process, strong stress is not transmitted to both corner portions of the trench so that the gate can be stably formed, thereby preventing deterioration of semiconductor device characteristics.
Description
도 1a 내지 도 1b는 종래 반도체 소자의 STI 형성 공정 수순도,1A through 1B are flowcharts illustrating an STI forming process of a conventional semiconductor device;
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 STI 형성 공정 수순도.2A through 2D are flowcharts illustrating an STI forming process of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>
100 : 실리콘 기판 102 : 패드산화막100
104 : 실리콘 나이트라이드막 108 : 1차 산화막104: silicon nitride film 108: primary oxide film
112 : 2차 산화막 116 : 3차 산화막112: secondary oxide film 116: tertiary oxide film
120 : STI120: STI
본 발명은 반도체 장치의 STI 형성 방법에 관한 것으로, 특히 화학적기계적 연마에 의한 산화막 연마시 트렌치 모서리 부분에서의 과도한 스트레스 발생으로 인한 반도체 소자의 특성 저하를 방지시키는 반도체 장치의 STI 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming STIs in semiconductor devices, and more particularly, to a method for forming STIs in semiconductor devices that prevents deterioration of the characteristics of semiconductor devices due to excessive stress at trench edges during oxide film polishing by chemical mechanical polishing.
근래들어 반도체 장치의 집적화가 거듭 진행됨에 따라 반도체 장치의 소자분리특성을 향상시키기 위하여, 소자 분리 구조로서 얕은 트렌치 분리(Shallow Trench Isolation: STI) 구조가 이용되어 왔다. 상기 STI 구조는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술로, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS)구조에 비해 소자분리특성이 우수하고 그 전유면적도 작아 현재 고집적도 반도체 장치에 대부분 사용되고 있다.In recent years, as the integration of semiconductor devices continues to progress, shallow trench isolation (STI) structures have been used as device isolation structures to improve device isolation characteristics of semiconductor devices. The STI structure forms a trench having a predetermined depth in a semiconductor substrate, deposits an oxide film on the trench by chemical vapor deposition (CVD), and then forms an unnecessary oxide film by chemical mechanical polishing (CMP). A technique for forming an isolation layer by etching, which has better device isolation characteristics and a smaller overall oil area than a local oxide of silicon (LOCOS) structure in which a thick oxide layer is selectively grown on a semiconductor substrate to form an isolation layer. Currently, it is mostly used for high density semiconductor devices.
그러나 종래 반도체장치의 소작격리방법에 적용되는 STI 구조의 형성시에는 분리층 역할을 하는 트렌치에 산화막을 매립한 후, 전술한 바와 같이 산화막의 평탄화를 위하여 화학기계적 연마법에 의해 산화막에 대한 제거를 수행하게 되는데, 이러한 화학기계적 연마법은 상당한 압력으로 웨이퍼를 누르면서 산화막을 갈아내는 공정으로 특히 트렌치의 양쪽 모서리 부분에서 과도한 스트레스가 가해져 이후 게이트 산화막의 균일한 성장을 방해하는 등의 영향을 미치는 문제점이 있었다. However, in the formation of the STI structure applied to the conventional method of isolation of semiconductor devices, an oxide film is embedded in a trench serving as a separation layer, and then, as described above, the oxide film is removed by chemical mechanical polishing to planarize the oxide film. In this chemical mechanical polishing process, the oxide film is changed while pressing the wafer under a considerable pressure, and particularly, excessive stress is applied at both corners of the trench, thereby preventing the uniform growth of the gate oxide film. there was.
도 1a 내지 도 1b는 종래 반도체 장치의 SIT 형성 공정 수순을 도시한 것으로, 이하 상기 도 1a 내지 도 1b를 참조하여 종래 공정을 설명하면, 1A to 1B illustrate a SIT forming process procedure of a conventional semiconductor device. Hereinafter, the conventional process will be described with reference to FIGS. 1A to 1B.
먼저 도 1a에서와 같이 실리콘 기판(100)의 상부 전체에 패드 산화막(102)과 실리콘 나이트라이드막(nitride)(104)을 증착시키고, 마스킹 작업과 식각을 통해 실리콘기판 일정 영역에 소자 분리층으로 트렌치(106)를 형성시킨 후, 산화막(108)을 증착하여 상기 트렌치(106) 내부가 산화막(108)으로 완전 매립되도록 한다. 이어 도 1b에서와 같이 상기 산화막을 화학기계적 연마법(chemical mechanical polishing: CMP)으로 폴리싱하여 실리콘 기판 상 트렌치 영역외에 증착된 산화막을 제거하고, 습식 식각 방법으로 상기한 실리콘 나이트라이드막(104)과 패드 산화막(102)을 순차적으로 제거하여 산화막으로 채워진 STI(109)를 형성시키게 된다.First, as shown in FIG. 1A, the
그러나 상기 종래 STI 공정에서는 분리층 형성을 위한 산화막 식각에 있어서, 화학기계적 연마를 통해 산화막을 식각함에 따라 연마과정에서 상당량의 스트레스가 가해지고 특히 STI(109) 양쪽 모서리 부분(A)에서 강한 스트레스가 전달되어 모서리 부근의 결정구조의 변형 등을 발생시키는 문제점이 있었으며, 이는 궁극적으로는 게이트의 안정된 형성을 이루지 못하게 하여 반도체 소자 특성을 열화시키게 되는 문제점이 있었다.However, in the conventional STI process, in the oxide etching for forming the separation layer, as the oxide film is etched through chemical mechanical polishing, a considerable amount of stress is applied during the polishing process, and particularly a strong stress is applied at both edge portions A of the
따라서, 본 발명의 목적은 반도체 장치의 STI 형성에 있어서, 화학적기계적 연마에 의한 산화막 연마시 트렌치 모서리 부분에서의 과도한 스트레스 발생을 방지시켜, 게이트가 안정적으로 형성될 수 있도록 하는 반도체 장치의 STI 형성 방법을 제공함에 있다.Accordingly, it is an object of the present invention to form an STI of a semiconductor device, in which an oxide is polished by chemical mechanical polishing to prevent excessive stress at the corner of a trench, so that a gate can be stably formed. In providing.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 STI 형성 방법에 있어서, (a)실리콘 기판 상부 전체에 패드 산화막과 실리콘 나이트라이드막을 증착시키는 단계와; (b)실리콘 나이트라이드막 상에 STI 형성을 위한 STI 마스크 패턴을 형성하는 단계와; (c)STI 마스크 패턴을 이용하여 STI가 형성될 위치에 실리콘 기판을 일정 깊이 만큼 식각하여 STI를 위한 트렌치를 형성시키는 단계와; (d)실리콘 기판 상부 전체에 일정 두께의 산화막을 다수번에 걸쳐 증착 및 화학기계적 연마를 통해 제거하여 트렌치 내부를 일정 두께의 다층 산화막으로 매립시켜 STI를 형성시키는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an STI of a semiconductor device, the method comprising: (a) depositing a pad oxide film and a silicon nitride film over an entire silicon substrate; (b) forming an STI mask pattern for forming an STI on the silicon nitride film; (c) forming a trench for the STI by etching the silicon substrate to a predetermined depth at the position where the STI is to be formed using the STI mask pattern; (d) removing the oxide film having a predetermined thickness over the entire silicon substrate through deposition and chemical mechanical polishing a plurality of times, and filling the inside of the trench with a multilayer oxide film having a predetermined thickness to form an STI.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 STI 패턴 형성 공정 수순도를 도시한 것이다. 이하 상기 도 2a 내지 도 2d를 참조하여 본 발명의 실시 예를 상세히 설명한다. 2A to 2D illustrate a flowchart of an STI pattern forming process according to an exemplary embodiment of the present invention. Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.
먼저 도 2a에서와 같이 실리콘 기판(100)의 상부 전체에 패드 산화막(102)과 실리콘 나이트라이드막(104)을 순차적으로 적층 증착시키고, 마스킹 작업과 식각에 의하여(도시하지 않음) 실리콘기판 일정 영역에 트렌치(106)를 형성시킨다. 이어 실리콘 기판 상부 전체에 상기 도 2a에서와 같이 1차 산화막(108)을 얇게 증착시킨 후, 화학기계적 연마법으로 폴리싱을 수행하여 트렌치 영역 내부를 제외한 실리콘 기판 상부의 1차 산화막(108)을 제거시킨다. 이에 따라 트렌치 영역 내부에는 1차 산화막(110)이 일부 잔존하게 된다.First, as shown in FIG. 2A, the
이어 도 2b에서와 같이 실리콘 기판(100) 상부 전체에 다시 2차 산화막(112)을 얇게 증착시킨 후, 화학기계적 연마법으로 폴리싱을 수행하여 트렌치 영역 내부 를 제외한 실리콘 기판 상부의 2차 산화막(112)을 제거시키게 된다. 이에 따라 트렌치 영역 내부에는 1차 산화막(110)과 2차 산화막(114)이 일정 두께로 적층되게 된다.Subsequently, as shown in FIG. 2B, the
이어 도 2c에서와 같이 다시 실리콘 기판(100) 상부 전체에 3차 산화막(116)을 얇게 증착시킨 후, 화학기계적 연마법으로 폴리싱을 수행하여 트렌치 영역 내부를 제외한 실리콘 기판 상부의 3차 산화막(116)을 제거시키게 된다. 이에 따라 트렌치 영역 내부에는 순차적으로 적층된 1차, 2차, 3차 산화막(118)이 일정 두께로 증착되어 트렌치 영역을 매립하게 된다.Subsequently, as shown in FIG. 2C, the
그런 후, 도 2d에서와 같이 습식식각 방법으로 실리콘 나이트 라이드막(104)과 패드 산화막(102)을 순차적으로 제거하여 트렌치 내부를 일정 두께의 1차, 2차, 3차 산화막(110,114,118)으로 매립하여 STI(120)를 형성시키게 된다. 한편, 위 1, 2, 3차 산화막의 두께는, 1000Å 내지 5000Å으로 하여 타겟치 3000Å으로 트렌치 내부를 매립시키게 되며, 트렌치 내부에 매립된 1, 2, 3차 산화막은 화학기계적 연마 수행 후, 열처리를 통해 수분이 제거되도록 한다. 이때 각 산화막의 열처리 온도는 200℃ 내지 500℃로 하여 타겟치 350℃로 5 내지 6분 동안 열처리를 수행하도록 한다.Thereafter, as shown in FIG. 2D, the
상기한 바와 같이 본 발명에서는 상기한 바와 같이 트렌치 내부에 얇은 두께로 여러번 산화막을 증착시킴에 따라 산화막 제거를 위한 화학기계적 연마 과정에서의 스트레스가 분산됨으로써, 트렌치의 양쪽 모서리 부분(A)에 강한 스트레스가 전달되지 않게 되어 게이트가 안정적으로 형성될 수 있게 되며, 이에 따라 반도체 소자 특성의 열화도 방지시킬 수 있게 된다.As described above, in the present invention, as the oxide film is deposited several times in the trench with a thin thickness, stress in the chemical mechanical polishing process for removing the oxide film is dispersed, thereby causing strong stress on both corner portions A of the trench. Is not transferred, so that the gate can be stably formed, thereby preventing deterioration of semiconductor device characteristics.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be determined by the claims rather than by the described embodiments.
이상에서 설명한 바와 같이, 본 발명은 반도체 장치의 STI 형성에 있어서, 화학적기계적 연마에 의한 산화막 연마시 트렌치 모서리 부분에서의 과도한 스트레스 발생 방지를 위해 STI 구조 트렌치 내부에 얇은 두께로 여러번 산화막을 증착시켜 산화막 제거를 위한 화학기계적 연마 과정에서의 스트레스가 분산되도록 함으로써, 트렌치의 양쪽 모서리 부분에 강한 스트레스가 전달되지 않게 하여 게이트가 안정적으로 형성될 수 있도록 하며, 이에 따라 반도체 소자 특성의 열화도 방지시킬 수 있도록 하는 이점이 있다.As described above, in the STI formation of the semiconductor device, the oxide film is formed by depositing an oxide film several times in a thin thickness inside the STI structure trench to prevent excessive stress in the trench corners when the oxide film is polished by chemical mechanical polishing. By dissipating the stress in the chemical mechanical polishing process for removal, strong stress is not transmitted to both edges of the trench so that the gate can be stably formed, thereby preventing deterioration of semiconductor device characteristics. This has the advantage.
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