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KR100606310B1 - 주파수 변조된 정보의 복조를 위한 디지털 쿼더러쳐 판별기 - Google Patents

주파수 변조된 정보의 복조를 위한 디지털 쿼더러쳐 판별기 Download PDF

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Abstract

지연 입력 단자에서 주파수 변조된 데이터 신호(100)를 수신하도록 결합된 지연 회로(102)를 갖춘 회로가 설계된다. 지연 회로는 지연 출력 단자에서 소정의 지연 후 데이터 신호(103)를 생성한다. 배타적 OR 회로(104)는 지연 입력 단자에 결합된 제1 입력 단자와 상기 지연 출력 단자에 결합된 제2 입력 단자를 갖는다.
주파수 변조 정보, 배타적 OR 회로, 지연 회로, 디지털 판별기 회로, 저역 필터, 클럭 신호

Description

주파수 변조된 정보의 복조를 위한 디지털 쿼더러쳐 판별기{DIGITAL QUADRATURE DISCRIMINATOR FOR DEMODULATION OF FREQUENCY-MODULATED INFORMATION}
도 1은 본 발명의 디지털 판별기 회로를 갖춘 AMPS 수신기의 간략화된 블록도.
도 2는 본 발명에 사용될 수 있는 제2차 Sinc 필터의 블록도.
도 3은 다중 회로 및 디지털 데시메이션 필터와 함께 도 1의 디지털 판별기 회로의 개략도.
<도면의 주요 부분에 대한 부호의 설명>
100, 103 : 리드
102 : 지연 회로
104 : 배타적 OR 회로
108 : 제n 차수 Sinc 필터
112, 122 : 저역 필터
114, 126 : 샘플링 회로
130 : 디-앰프시스(de-emphasis)
본 발명은 개선된 이동 전화 시스템(AMPS : Advanced Mobile Phone System)에 관한 것으로, 특히 AMPS의 디지털 판별기에 관한 것이다.
AMPS는 발달되고 부분적으로 아날로그인 주파수 변조된 이동 통신 시스템으로, 미 전역에 널리 사용되고 있다. 널리 사용되는 AMPS 핸드셋은 아날로그 FM 쿼더러쳐 판별기 및 변조기 기술을 채용한다. 이러한 아날로그 AMPS 핸드셋은 3개의 주요 서브-신호를 복조해야만 한다. 이러한 서브-신호로는 아날로그 음성 신호, 관리 오디오 톤(SAT : supervisory audio tone) 및 광대역 데이타가 있다. 다운링크 또는 수신된 아날로그 음성 신호는 매 2 dB 입력 변화에 대해 1 dB 이득 변화를 산출하는 간단한 뮤-로우(mu-law) 압축을 이용하여 압축된다. 아날로그 음성 신호는 전형적으로 6 dB/옥타브 응답을 갖는 프리-앰퍼시스 필터(pre-emphasis filter)를 통과한다. 아날로그 음성 신호는 12 kHz의 위상 편차로 제한되고 300 Hz 및 3000 Hz 사이에서 대역 제한된다. 그래서, 아날로그 음성 신호는 2.9 라디안 이하의 피크 위상 편차 βvoice를 갖는다. SAT는 셀룰러 채널을 점유하는 기지국을 식별하는 수단을 제공한다. SAT는 AMPS 신호에서 항상 존재하고 연속적으로 트랜스폰드(transpond)되어야 한다. 그러므로, SAT는 다운링크로 분리되어야 하고 업링크 또는 전송된 신호에 부가되어야 한다. 이는 5970 Hz, 6000 Hz 또는 6030 Hz의 고정 주파수 사인 곡선이다. SAT는 1/3 라디안 이하의 피크 위상 편차 βSAT를 산출하는 2 kHz의 피크 주파수 편차를 갖는다. 광대역 데이타는 AMPS 신호의 유일한 디지털 부분이다. 이는 10 kbps(kbits-per-second) 맨체스터 인코드된 데이타이다. 2개의 가능한 신호 레벨(+1, -1)은 8 kHz의 주파수 편차를 산출한다. 이러한 광대역 데이타는 아날로그 음성 신호와 결코 동시에 존재하지 않는다. 광대역 데이타를 1과 0으로 교대하는 도팅 시퀀스(dotting sequence)가 메세지를 제어한다. 이러한 도팅 시퀀스는 FM 복조후 5 kHz에서 강한 스파이크를 제공한다.
반송파 신호 fc에 대한 AMPS 음성 신호는 다음과 같이 표현될 수 있다.
A(t) = cos(2πfct) - sin(2πfct)θ(t)
중간 주파수 fIF에서 음성 신호는
AIF(t) = cos(2πfIFt + θ(t))
로 표현되고, 여기서 θ(t)는 복잡한 인수이다. 중간 주파수 fIF는 리미터(limiter)를 통과하여, 그 부호에 기초한 신호를 생성한다. 이렇게 제한된 IF 신호(거의 구형파)는 다음과 같이 표현되고 전형적인 아날로그 판별기에 제공된다.
z(t) = sgn{AIF(t)}
그러나, 이러한 아날로그 판별기는 실질적인 영역을 필요로 하고, 제어하기 어려운 필터 대역폭 및 위상 왜곡을 갖는다. 더욱이, 만약 디지털 처리가 요구되면, 안티얼라이싱 필터(antialiasing filter) 및 아날로그 대 디지털 변환기(ADC)는 아날로그 판별기를 따라야만 한다. 마찬가지로, 프리-앰퍼시스와 같은 AMPS 전송 요건, 컴팬딩(companding) 및 통합 및 필터링과 같은 다른 신호처리 기능은 아날로그 설계로 구현하는 데 비용이 많이 든다.
지연 입력 단자에서 주파수 변조된 데이터 신호를 수신하도록 결합된 지연 회로를 포함하는 회로에 의해 이러한 문제들이 해결된다. 지연 회로는 지연 출력 단자에서의 소정의 지연 후 상기 데이터 신호를 생성한다. 배타적 OR 회로는 지연 입력 단자에 결합된 제1 입력 단자를 가지며, 지연 출력 단자에 결합된 제2 입력 단자를 갖는다.
이와 같은 본 발명의 배타적 OR 회로는 이전 아날로그 판별기 회로의 관점에서 영역 및 전력 요건을 감소시킨다.
도면을 참조하여 이하의 상세한 설명을 읽으면 본 발명을 더 완전하게 이해할 수 있다.
도 1을 참조하면, 본 발명의 디지털 판별기 회로를 갖춘 AMPS 수신기의 간략화된 블럭도이다. 디지털 판별기 회로는 지연 회로(102) 및 배타적 OR 회로(104)를 포함한다. 디지털 판별기 회로는 리드(100)상에서 수학식 3의 제한된 IF 신호를 수신한다. 이러한 신호의 제1 3개의 푸리에 구성성분은 구형파의 홀수 고조파(odd harmonics)를 나타내고 있다.
Figure 111999016229369-pat00001
지연 회로는 리드(103)상에서 수학식 4의 90°위상 시프트 신호를 수학식 5로서 생성한다.
Figure 111999016229369-pat00002
수학식 4 및 5의 쿼더러터 곱(quadrature product)은 하나의 바람직한 IF 항 및 8개의 바람직하지 않은 항을 생성한다. 바람직한 항의 분리는 IF 주파수가 신호 대역폭보다 훨씬 크기 때문에, 배타적 OR 회로에 의해 달성된다. 이 배타적 OR 회로는 자신의 클럭 레이트(clock rate)로 IF 신호를 효과적으로 샘플링하여, 일부 고조파뿐만 아니라 바람직한 구성성분을 포착하기 위하여 충분히 높은 샘플링 레이트(sampling rate)를 제공한다. 각 구성성분을 (2n+1)로 스칼라 나누기함으로써, 바람직하지 않은 항이 스케일 다운된다. 그러므로, 보다 높은 고조파는 노이즈로서 혼합 신호에 관여한다. 이러한 노이즈는 n차수 Sinc 필터(108)에 의해 더 격감되고 리드(110)에서 40 kHz로 데시메이트된다(decimated).
그 다음, 리드에서 데시메이트된 신호는 서브-신호의 유형에 기초하여 3개의 신호 경로중 하나를 선택한다. 맨체스터 코드된 데이타를 가리키는 도팅 시퀀스는 복조될 때 강력한 5 kHz 톤을 생성할 것이다. 그 다음, 이와 같은 5 kHz 톤은 리드(110)에서의 데시메이트된 신호를 저역 필터(112)에 결합시킨다. 저역 필터 출력은 리드(116)에서 맨체스터 광대역 데이타를 생성하기 위해 샘플링 회로(114)에 의해 20 kbps로 더 데시메이트된다. 다른 방법으로, SAT 대역 패스 필터는 존재할 수 있는 임의의 SAT를 전송 신호에 전달한다. 마지막으로, 음성 데이타는 저역 필터(122)를 통과하고, 샘플링 회로(126)에 의해 8 kHz로 더 데시메이트된다. 그 다음, 신호는 리드(136)상에서 음성대역 저주파 신호를 생성하기 위해 디-앰퍼시스(130) 및 확장기(134)를 통과한다.
도 2에는, 본 발명에 사용될 수 있는 제2 차수 Sinc 필터의 블럭도가 있다. 필터는 2fIF보다 더 큰 주파수에서 바람직하지 않은 생성물을 적당히 감소시키는 것 뿐만 아니라 데시메이션을 위해 충분한 대역 제한을 제공하도록 설계된다. 제1차 Sinc 필터는 적분기 회로(201), 데시메이션 회로(202) 및 차동 회로(203)를 포함한다. 이 제1차 회로는 수학식 6의 주파수 응답을 가지며, 여기서 N은 바람직한 데시메이션 인자이다.
Figure 111999016229369-pat00003
그러므로, N=480에서, 19.2 MHz IF 신호는 40 kHz로 데시메이트된다. 그러나, 제1차 Sinc 필터는 바람직하지 않은 구성성분들을 크게 감소시키지는 않는다. 그래서, 적분기(200) 및 차동(204) 회로를 추가함으로써 제2차 Sinc 필터가 형성된다.
비록 본 발명이 바람직한 실시예를 참조하여 상세하게 설명되었지만, 이러한 설명은 단지 예시적일 뿐이며 제한적인 의미로 해석되지 않아야 함을 주지한다. 예를 들어, 도 3의 회로는 다중 회로 및 디지털 데시메이션 필터와 함께 도 1의 디지털 데시메이터 회로의 또 다른 실시예를 도시한다. 지연 회로(102)는 래치 또는 플립-플롭 회로(300-302)를 포함하는 지연 회로에 의해 형성된다. 플립-플롭 회로는 직렬로 접속되고 리드(304)에서 공통 클럭에 의해 클럭된다. 그러므로, 지연은 클럭의 주기 및 플립 플롭 회로의 수의 곱과 같다. 리드(100) 상의 제한된 IF 신호 및 리드(103) 상의 지연된 IF 신호는 배타적 OR 회로(104)에 인가된다. 배타적 OR 회로는 다중 회로(306)에 인가되는 리드(106)에서 선택 신호를 생성한다. 리드(106) 상의 이와 같은 신호의 논리 레벨은 리드(308) 상의 +1 또는 리드(310) 상의 -1 각각을 출력 리드(312)에 인가한다. 그 다음, 리드(312)상의 출력 신호는 디지털 데시메이션 필터(316)에 인가된다. 리드(314)에서의 클럭 신호 CLOCK은 디지털 데시메이션 필터의 데이메이션 인자를 제어하여, 리드(318)상에서 복조 데이터를 생성한다. 또 다른 실시예에서, 다중 회로(306)는 업/다운 카운터로 대체될 수 있다. 업/다운 카운터는 배타적 OR 회로 출력 신호의 논리 레벨에 응답하여 디지털 데시메이션 필터에 인가된 출력 신호를 증가 및 감소시킨다.
본 발명에 따른 디지털 판별기는 종래 아날로그 판별기에 비해 점유하는 실제 영역 및 비용이 많이 들지 않는다는 점에서 효과적이다.
본 발명의 실시예의 세부 사항에서 다양한 변경이 이와 같은 설명을 참조하는 기술 분야의 당업자에게 명백할 것임을 또한 알 수 있다. 이와 같은 변경 및 추가적인 실시예가 이하 주장된 바와 같이 본 발명의 사상과 진정한 범위 내에 있음을 주지한다.

Claims (21)

  1. 회로에 있어서,
    지연 입력 단자에서 주파수 변조된 데이타 신호를 수신하도록 결합되며, 지연 출력 단자에서 소정의 지연 후 상기 데이타 신호를 생성하는 지연 회로; 및
    출력 단자와, 상기 지연 입력 단자에 결합된 제1 입력 단자, 및 상기 지연 출력 단자에 결합된 제2 입력 단자를 갖는 배타적 OR 회로
    를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서,
    상기 데이타 신호는 중간 주파수인 것을 특징으로 하는 회로.
  3. 제2항에 있어서,
    상기 소정의 지연은 약 90도(degree)인 것을 특징으로 하는 회로.
  4. 제1항에 있어서,
    상기 지연 회로는 직렬로 결합되어 있으며, 각각이 클럭 신호를 수신하기 위해 결합된 복수의 래치 회로를 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서,
    출력 단자 및 상기 배타적 OR 회로 출력 단자에 결합된 입력 단자를 갖는 저역 통과 필터(low pass filter)를 더 포함하는 것을 특징으로 하는 회로.
  6. 제5항에 있어서,
    상기 저역 통과 필터 출력 단자에 결합된 제1 입력 단자 및 클럭 신호를 수신하도록 결합된 제2 입력 단자를 가지며, 상기 클럭 신호에 의해 결정된 주파수를 갖는 출력 신호를 생성하는 샘플링 회로를 더 포함하는 것을 특징으로 하는 회로.
  7. 제6항에 있어서,
    상기 출력 신호의 주파수는 상기 클럭 신호의 주파수에 의해 분주된 상기 제1 입력 단자에서의 신호 주파수와 동일한 것을 특징으로 하는 회로.
  8. 판별기 회로에 있어서,
    지연 입력 단자에서 데이타 신호를 수신하도록 결합되며, 지연 출력 단자에서 소정의 지연 후 상기 데이타 신호를 생성하는 지연 회로; 및
    출력 단자, 상기 지연 입력 단자에 결합된 제1 입력 단자, 및 상기 지연 출력 단자에 결합된 제2 입력 단자를 가지며, 상기 출력 단자에서 선택 신호를 생성하는 디지털 논리 회로
    를 포함하는 것을 특징으로 하는 판별기 회로.
  9. 제8항에 있어서,
    상기 선택 신호를 수신하도록 결합된 멀티플렉스 회로를 더 포함하며, 상기 멀티플렉스 회로는 상기 선택 신호의 제1 논리 상태에 응답하여 제1 논리 신호를 생성하고, 상기 선택 신호의 제2 논리 상태에 응답하여 제2 논리 신호를 생성하는 것을 특징으로 하는 판별기 회로.
  10. 제8항에 있어서,
    상기 데이타 신호는 중간 주파수인 것을 특징으로 하는 판별기 회로.
  11. 제8항에 있어서,
    상기 소정의 지연은 약 90도인 것을 특징으로 하는 판별기 회로.
  12. 제8항에 있어서,
    상기 지연 회로는 직렬로 결합되어 있으며, 각각이 클럭 신호를 수신하도록 결합된 복수의 래치 회로를 포함하는 것을 특징으로 하는 판별기 회로.
  13. 제8항에 있어서,
    상기 디지털 논리 회로는 배타적 OR 회로인 것을 특징으로 하는 판별기 회로.
  14. 제9항에 있어서,
    상기 멀티플렉스 회로의 출력 단자에 결합된 제1 입력 단자 및 클럭 신호를 수신하도록 결합된 제2 입력 단자를 가지며, 상기 클럭 신호에 의해 결정된 주파수를 갖는 출력 신호를 생성하는 샘플링 회로를 더 포함하는 것을 특징으로 하는 판별기 회로.
  15. 제14항에 있어서,
    상기 출력 신호의 주파수는 상기 클럭 신호의 주파수에 의해 분주된 제1 입력 단자에서의 신호 주파수와 동일한 것을 특징으로 하는 판별기 회로.
  16. 제8항에 있어서,
    상기 선택 신호를 수신하도록 결합되며, 상기 선택 신호의 제1 논리 상태에 응답하여 카운터 출력 신호를 증가시키고, 상기 선택 신호의 제2 논리 상태에 응답하여 상기 카운터 출력 신호를 감소시키는 카운터 회로를 더 포함하는 것을 특징으로 하는 판별기 회로.
  17. 제16항에 있어서,
    상기 카운터 출력 신호를 수신하도록 결합된 누산 회로를 더 포함하는 것을 특징으로 하는 판별기 회로.
  18. 제17항에 있어서,
    상기 디지털 논리 회로는 배타적 OR 회로인 판별기 회로.
  19. 제18항에 있어서,
    상기 소정의 지연은 약 90도인 것을 특징으로 하는 판별기 회로.
  20. 제19항에 있어서,
    상기 데이타 신호는 중간 주파수인 것을 특징으로 하는 판별기 회로.
  21. 제20항에 있어서,
    상기 지연 회로는 직렬로 결합되며, 각각이 클럭 신호를 수신하도록 결합된 복수의 래치 회로를 포함하는 것을 특징으로 하는 판별기 회로.
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