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KR100604587B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100604587B1
KR100604587B1 KR1019990061784A KR19990061784A KR100604587B1 KR 100604587 B1 KR100604587 B1 KR 100604587B1 KR 1019990061784 A KR1019990061784 A KR 1019990061784A KR 19990061784 A KR19990061784 A KR 19990061784A KR 100604587 B1 KR100604587 B1 KR 100604587B1
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명은 종래 웨이퍼의 중앙부와 끝부분의 연마정도 차이에 의하여 후속 공정시 마진의 부족으로 소자의 신뢰성이 저하되는 문제점을 해소할 수 있도록 실리콘이 다량함유된 산화질화막을 희생막으로 이용하여 화학적 기계적 연마공정을 실시하므로 도전층 패턴의 위치에 관계없이 도전층 패턴위에 실리콘 질화막이 균일한 두께로 남아있도록 하고, 후속 콘택 공정시 공정 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 실리콘이 다량함유된 산화질화막

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 및 도 1b는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
도 2는 종래 반도체 소자의 제조방법에서 화학적 기계적 연마공정 후 평면을 찍은 사진.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
도 4은 본 발명에 따른 반도체 소자의 제조방법에서 화학적 기계적 연마공정 후 평면을 찍은 사진.
〈도면의 주요 부분에 대한 부호 설명〉
11 및 21 : 기판 12 : 폴리실리콘층
22 : 폴리사이드층 13 및 23 : 질화막
14 : 반사방지막 15 및 30 : 도전층 패턴
24 : 실리콘이 다량함유된 산화질화막 16 : BPSG막
25 : 층간절연막 17 및 26 : 콘택 홀
18 및 27 : 플러그용 폴리실리콘층 18a 및 27a : 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 화학적 기계적 연마방법으로 콘택 플러그 형성시 식각정지층을 적용하여 균일도를 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
종래 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a을 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 폴리실리콘층(12), 질화막(13) 및 SiON막으로 이루어진 반사방지막(14)을 적층하고, 이들을 패터닝하여 다수의 도전층 패턴(15)을 형성한다. 이때, SiON막으로 이루어진 반사방지막(14)은 도전층 패턴(15) 형성시 대부분 제거되고, 일부 잔류하게 된다. 도전층 패턴(15)을 포함한 전체 구조 상부에 BPSG막(16)을 증착한 후, 도전층 패턴(15)의 일부와 도전층 패턴(15) 사이의 반도체 기판(11)이 노출되도록 BPSG막(16)의 일부를 식각하여 콘택 홀(17)을 형성한다.
도 1b를 참조하면, 콘택 홀(17)이 매립되도록 플러그용 폴리실리콘층(18)을 형성한다.
도 1c를 참조하면, 도전층 패턴(15) 사이에 독립적으로 플러그(18a)가 형성되도록 질화막(13)이 노출될 때까지 화학적 기계적 연마공정을 실시한다.
상기에서, SiON막으로 이루어진 반사방지막(14)이 대부분 제거되어 화학적 기계적 연마 공정을 실시하면 화학적 기계적 연마 특성상 BPSG막(16)에 비해 질화막(13)이 연마속도가 느리므로 질화막(13)의 일부는 화학적 기계적 연마공정 이후에도 계속 잔류하게 된다. 그러나, 화학적 기계적 연마공정시 웨이퍼 끝부분의 BPSG막(16)이 웨이퍼 중앙부에 비교하여 얇게 형성되어 후속 LPP(landing plug poly) 화학적 기계적 연마공정을 진행하면 웨이퍼 끝부분의 질화막(13)이 웨이퍼 중앙부 보다 빨리 식각되어 진다. 따라서, 질화막(13)이 얇게 형성되면 후속 공정으로 실시되는 콘택 홀 형성시 질화막(13) 마진이 부족하게 되는 문제점이 있다
도 2는 종래 도 1a 및 도 1b의 공정을 실시한 후 후속 LPP 화학적 기계적 연마공정 직후 웨이퍼의 위, 아래, 중앙, 오른쪽 및 왼쪽 각각을 찍은 사진이다.
사진에서와 같이 중앙부의 플러그용 폴리실리콘층이 분리되기 전에 나머지 영역에는 플러그용 폴리실리콘층이 분리되는 양상을 볼수 있다.
상술한 바와같이 종래 웨이퍼의 중앙부와 끝부분의 연마정도 차이에 의하여 후속 공정시 마진의 부족으로 소자의 신뢰성이 저하되는 문제점이 발생한다.
따라서, 본 발명은 화학적 기계적 연마공정시 웨이퍼 상에 형성되는 도전층의 위치에 관계없이 질화막이 균일한 두께로 남아있도록 하고 후속 콘택 공정시 공정 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 기판 상에 폴리사이드층, 실리콘 질화막 및 실리콘이 다량함유된 산화질화막을 순차적으로 형성한 후 패터닝하여 다수의 도전층 패턴을 형성하는 단계; 상기 도전층 패턴이 형성된 전체 상부면에 층간절연막을 형성한 후 1 차 화학적 기계적 연마공정을 실시하는 단계; 상기 각 도전층 패턴의 접합부를 형성하기 위하여 상기 기판이 노출되도록 콘택 홀을 형성한 후 상기 콘택 홀에 플러그용 폴리실리콘층을 매립하는 단계; 및 상기 각 도전층 패턴 사이에 독립적으로 플러그용 폴리실리콘층이 매립되도록 상기 실리콘 질화막이 노출될때까지 2차 화학적 기계적 연마공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 소정의 구조가 형성된 반도체 기판(21) 상부에 폴리사이드층(22), 질화막(23) 및 실리콘이 다량함유된 산화질화막(Si-rich Oxynitride;24)을 순차적으로 형성한 후 패터닝하여 다수의 도전층 패턴(30)을 형성한다. 도전층 패턴(30)이 형성된 전체 상부면에 층간 절연막(25)을 형성한 후 1차 화학적 기계적 연마공정을 실시한다. 그리고, 층간 절연막(25)의 일부를 식각하여 도전층 패턴(30)의 일부 및 그 사이의 반도체 기판(21)을 노출시키는 콘택 홀(26)을 형성한다.
상기에서, 폴리사이드층(22)은 도프트 폴리실리콘층과 텅스텡실리사이드층으로 이루어지고, 질화막(23)은 300 내지 600℃의 온도에서 3000 내지 5000Å 두께로 형성하되 PECVD 방법 또는 LPCVD방법 중 어느 하나의 방법으로 형성한다.
질화막(23) 증착전 폴리사이드층(22) 상부에 완충 산화막으로 USG막을 300 내지 600℃의 온도에서 100 내지 1000Å 두께로 형성할 수 있다.
실리콘이 다량 함유된 산화질화막(24)은 300 내지 600℃의 온도에서 500 내지 2500Å 두께로 형성하며, 종래 반사방지막인 SiON막과 동일한 광학적 성질을 가지므로 반사방지막 역할을 할수 있고 식각선택비가 작아 도전층 패턴(30) 형성을 위한 식각시 대부분 남아 있게 된다.
이때, 질화막(23) 상의 실리콘이 다량 함유된 산화질화막(24)은 화학적 기계적 연마시 질화막에 비교하여 연마 속도가 4 배 내지 5배 이상 빨리 연마되는 특성이 있어, 연마 시간을 감소 시킬 수 있다.
층간절연막(25)는 BPSG막, HDP-PSG막, HDP-USG막, SOG막 및 APL막 중 어느 하나로 이루어진다.
1차 화학적 기계적 연마공정은 도전층 패턴(30)으로 부터 층간절연막(25)이 900 내지 1100Å 두께가 될때까지 실시한다.
도 3b를 참조하면, 콘택 홀(26)이 매립되도록 플러그용 폴리실리콘층(27)을 형성한다.
도 3c를 참조하면, 각 도전층 패턴(30) 사이에 독립적으로 플러그(27a)가 매립되도록 질화막(23)이 노출될때까지 2차 화학적 기계적 연마공정을 실시한다.
상기한 바와 같이 공정을 진행하면, 실리콘이 다량 함유된 산화질화막(24)이 도전층 패턴(30) 형성시 식각되지 않고 남아있어 실리콘 질화막(23)이 노출되지 않은 상태에서 2차 화학적 기계적 연마공정을 진행하므로 각 도전층 패턴(30)위에 있는 질화막(23)이 웨이퍼 중앙부는 물론 웨이퍼 끝부분에서도 거의 연마되지 않고 남아있게 되어 결국 웨이퍼 전체에 걸쳐 실리콘 질화막(23)의 두께가 일정하게 된다.
상기에서, 2차 화학적 기계적 연마공정시 폴리실리콘계 슬러리(Slurry) 또는 옥사이드계 슬러리 중 어느 하나의 슬러리를 이용하거나, 또는 폴리실리콘계 및 옥사이드계 혼합 슬러리를 이용하거나, 또한 슬러리-리스 패드(Slurry-less Pad)를 적용하여 실시한다.
도 4은 본 발명에 따라 화학적 기계적 연마공정 직후 웨이퍼의 위, 아래, 중앙, 오른쪽 및 왼쪽 각각을 찍은 사진이다.
사진에서와 같이 중앙부의 플러그용 폴리실리콘층이 분리되어 있으며 나머지 영역에도 웨이퍼 중앙부와 동일하게 플러그용 폴리실리콘층이 분리되어 형성되어 있음을 알 수 있다.
상술한 바와 같이 본 발명은 화학적 기계적 연마공정시 웨이퍼 상에 형성되는 도전층 패턴의 위치에 관계없이 실리콘 질화막을 균일한 두께로 형성되도록 하므로 후속 콘택 공정시 공정 마진을 향상시킬 수 있고, 종래 보다 빠른 연마공정을 실시할 수 있으므로 결과적으로 소자의 수율 및 신뢰성이 향상되는 효과가 있다.

Claims (8)

  1. 반도체 기판 상부에 폴리사이드층, 질화막 및 실리콘이 다량함유된 산화질화막을 순차적으로 형성한 후 패터닝하여 다수의 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴이 형성된 전체 구조 상부에 층간 절연막을 형성한 후 1 차 화학적 기계적 연마공정을 실시하는 단계;
    상기 층간 절연막의 소정 영역을 식각하여 상기 도전층 패턴의 일부 및 상기 반도체 기판이 노출되도록 콘택홀을 형성한 후 상기 콘택 홀에 플러그용 폴리실리콘층을 매립하는 단계; 및
    상기 질화막이 노출될 때까지 2차 화학적 기계적 연마 공정을 실시하여 상기 각 도전층 패턴 사이에 독립적으로 플러그가 형성되도록 하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 폴리사이드층은 도프트 폴리실리콘층과 텅스텡실리사이드층으로 이루어진 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화막은 300 내지 600℃의 온도에서 3000 내지 5000Å 두께로 형성하며, PECVD 방법 또는 LPCVD방법 중 어느 하나의 방법으로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 실리콘이 다량함유된 산화질화막은 300 내지 600℃의 온도에서 500 내지 2500Å 두께로 형성하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 BPSG막, HDP-PSG막, HDP-USG막, SOG막 및 APL막 중 어느 하나로 이루어지는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 질화막 증착전 도전층 패턴상에 완충 산화막으로 USG막을 300 내지 600℃의 온도에서 100 내지 1000Å 두께로 형성하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 1 차 화학적 기계적 연마공정은 상기 도전층 패턴으로 부터 층간절연막이 900 내지 1100Å 두께가 될때까지 실시하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 2차 화학적 기계적 연마공정은 폴리실리콘계 슬러리 또는 옥사이드계 슬러리 중 어느 하나의 슬러리를 이용하거나, 폴리실리콘계 및 옥사이드계 혼합 슬러리를 이용하거나, 슬러리-리스 패드를 적용하여 실시하는 반도체 소자의 제조방법.
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