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KR100603332B1 - 디스플레이 패널구동방법 - Google Patents

디스플레이 패널구동방법 Download PDF

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KR100603332B1 KR1020040013073A KR20040013073A KR100603332B1 KR 100603332 B1 KR100603332 B1 KR 100603332B1 KR 1020040013073 A KR1020040013073 A KR 1020040013073A KR 20040013073 A KR20040013073 A KR 20040013073A KR 100603332 B1 KR100603332 B1 KR 100603332B1
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Abstract

본 발명에 의한 디스플레이 패널구동방법은, 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 구동파형에 의한 디스플레이 패널구동방법이며, 어드레스구간에서, 복수개의 제1전극에 순차적으로 주사펄스가 인가되고, 제2전극에 바이어스 전압이 인가되고, 어드레스 전극에 어드레스 데이터의 하이레벨 전압이 인가되며, 어드레스구간 중 적어도 일부의 기간에 제1전극에 인가되는 주사펄스의 하이레벨 전압이 시간의 경과에 따라 감소하고, 어드레스구간 중 적어도 일부의 기간에 제2전극에 인가되는 바이어스 전압이 시간의 경과에 따라 감소하는 것을 특징으로 한다.
본 발명에 의하면, 어드레스 구간의 후반부에서 감소된 플라즈마의 프라이밍 효과를 보상하면서도, 주사전극과 바이어스 전극간에 발생할 수 있는 오방전을 방지한다. 따라서, 어드레스 구간에서 주사전극과 바이어스 전극간의 오방전 없이 자유롭게 주사펄스의 하이레벨 전압을 가변함으로써, 어드레스 방전의 설계 자유도가 향상되고, 이에 의해 설계된 어드레스 동작의 신뢰성이 향상된다.
특히, 방전가스 중에서 제논(Xenon, Xe)의 분압비율이 10% 이상으로서 하이제논(High Xenon)화 된 플라즈마 디스플레이 패널에 있어서, 어드레스 불안정 문제를 해소하여, 고화질의 디스플레이 패널을 구현할 수 있도록 한다.

Description

디스플레이 패널구동방법{Display panel driving method}
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여준다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 5a 및 도 5b는 어드레스 방전 지연시간(td)의 일예를 설명하기 위한 그래프이다.
도 6은 본 발명의 바람직한 일 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 7은 도 6의 변형된 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 8은 본 발명의 바람직한 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 9는 도 8의 변형된 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 10은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 11은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 12는 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 13은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
본 발명은, 플라즈마 디스플레이 패널(PDP)과 같이 표시셀을 형성하는 전극구조에 유지펄스를 인가함으로써, 화면을 표시하는 패널구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 1 을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X 1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 4를 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA) 에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 공통전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다.
PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.
PDP에서 서브필드수를 증가시키거나, 고해상도를 구현하는데 있어서 가장 큰 문제는 어드레스 동작을 하는데에 소요되는 시간이다.
PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다. 따라서, 휘도를 증가시키고, 다양한 계조를 표현하기 위하여는, 유지방전에 할당되는 시간이 확장되어져야만 한다. 그런데, PDP 구동에서는 1TV필드의 기간이 예컨대 60 Hz, 16.67ms로 고정되어 있으므로, 유지방전 기간을 확장시키기 위해서는 어드레스 기간을 단축할 필요가 있다.
이와는 반대로 어드레스 기간을 단축하면, 어드레스 방전의 신뢰성이 떨어진 다. 어드레스 방전의 실패는 곧 서스테인 방전의 실패로 이어지므로 어드레스 방전의 성공확률을 높이는 것이 고화질을 구현하는 데 있어서 매우 중요하다.
어드레싱 방전에 있어서 주사전극에 인가되는 주사펄스의 로우레벨 전압을 VSC라 하고, 어드레스 전극에 인가되는 어드레스 데이터의 하이레벨 전압을 Va 라 할 때, 어드레싱 방전은 두 전위의 전위차 즉 Va-VSC-L 에 의해 개시되게 된다.
그런데, 리셋구간(PR)에서 형성된 어드레스 방전을 위한 플라즈마의 프라이밍 효과는 시간이 경과함에 따라 감소한다. 따라서, 어드레스 구간(PA)의 후반부 즉 패널 하단부로 갈수록 어드레싱에 불리한 조건이 형성되며, 패널 후반부에서 저방전이 일어날 확률이 높아진다.
하나의 주사라인에 인가되는 하나의 주사펄스의 폭이 1.2 내지 1.5 마이크로 세컨드이고, 768 개의 주사라인을 갖는 HD급 플라즈마 디스플레이 패널을 가정하면, 첫번째 주사라인(Y1)의 어드레싱 방전후에 700번째 주사라인은, 840 내지 1050 마이크로 세컨드 후에 어드레싱 방전이 일어난다. 따라서, 700번째 주사라인은 첫번째 주사라인보다, 주사전극과 어드레스 전극의 방전 공간내에서 공간 전하의 손실에 의하여, 어드레스 방전이 실패할 확률이 높아진다.
이러한 어드레스 방전 실패를 방지하기 위하여 주사펄스 폭을 길게하는 것은, 그만큼 유지방전기간(PS)을 줄여야 하는 문제점을 낳는다.
본 발명이 이루고자 하는 기술적 과제는, 어드레스 방전의 신뢰성을 향상시 키기 위한 디스플레이 패널구동방법을 제공하는데 있다.
상기의 기술적 과제를 이루기 위한 본 발명의 디스플레이 패널구동방법은, 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 구동파형에 의한 디스플레이 패널구동방법이며, 상기 어드레스구간에서, 복수개의 제1전극에 순차적으로 주사펄스가 인가되고, 제2전극에 바이어스 전압이 인가되고, 어드레스 전극에 어드레스 데이터의 하이레벨 전압이 인가되며, 상기 어드레스구간 중 적어도 일부의 기간에 상기 제1전극에 인가되는 주사펄스의 하이레벨과 로우레벨의 전위차를 유지하면서 하이레벨 전압이 시간의 경과에 따라 감소하고, 상기 어드레스구간 중 적어도 일부의 기간에 상기 제2전극에 인가되는 바이어스 전압이 시간의 경과에 따라 감소하는 것을 특징으로 한다.
상기 디스플레이 패널구동방법은, 상기 주사펄스의 하이레벨 전압이 감소하는 기간과, 상기 바이어스 전압이 감소하는 기간은 일치하도록 구현될 수 있다.
상기 디스플레이 패널구동방법은, 상기 주사펄스의 하이레벨 전압이 감소하는 기간의 일부의 기간에서, 상기 바이어스 전압이 감소하도록 구현될 수 있다.
상기 디스플레이 패널구동방법은, 상기 바이어스 전압이 감소하는 기울기가, 상기 주사펄스의 하이레벨 전압이 감소하는 기울기와 일치하도록 구현될 수 있다.
상기 어드레스구간에서, 상기 바이어스 전압은 연속적으로 감소할 수 있다.
상기 어드레스구간에서, 상기 바이어스 전압은 단계적으로 감소할 수 있다.
상기 어드레스구간에서, 상기 주사펄스의 하이레벨 전압은 연속적으로 감소 할 수 있다.
상기 어드레스구간에서, 상기 주사펄스의 하이레벨 전압은 단계적으로 감소할 수 있다.
상기 어드레스구간에서, 상기 어드레스 데이터의 하이레벨 전압은 시간의 경과에 따라 증가할 수 있다.
상기 어드레스구간에서, 상기 주사펄스의 폭은 시간의 경과에 따라 증가할 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 디스플레이 패널구동방법의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
본 발명에 의한 디스플레이 패널구동방법의 기본개념은, 어드레스 구간에서, 주사(Y)전극과 바이어스(X) 전극간의 오방전을 방지하면서, 주사펄스를 가변함으로써 플라즈마의 프라이밍 입자의 감소를 보상하는 것이다.
도 5a 및 도 5b는 어드레스 방전 지연시간(td)의 일예를 설명하기 위한 그래프이다. 어드레스 방전 지연시간(td)은, 방전형성 지연시간(formation delay, tf)과, 통계적 방전 지연시간(statistical delay, ts)의 합으로 이루어진다. 즉 td=ts+tf 의 관계가 있다. 도 5a를 참조하면, 시간의 경과에 따라 tf, ts가 증가하게 됨을 알 수 있다. 특히 리셋방전 후 ts가 증가하는 경향이 tf에 비해 매우 크다.
도 5b는 어드레스 구간에서 표시셀의 발광패턴을 계측한 결과이다. 도 5b를 참조하면, 주사펄스(Y)와 어드레스 데이터(A)가 인가된 후, tf 및 ts 후 어드레스 방전에 의한 발광패턴이 나타남을 알 수 있다.
어드레스 구간에서, 하나의 주사펄스폭을 ta라 하면, 어드레스 구간은 ta와 주사라인의 개수의 곱에 의해 결정된다. 여기서, ta는 전술한 지연시간 td 보다 큰 값을 가져야만 어드레스 방전이 오류없이 일어날 수 있다. 도 5a를 참조하면, 최종 방전 후 휴지기간이 100 마이크로 세컨드에서 약 1 마이크로 세컨드보다 약간 긴 지연시간 td가 발생함을 알 수 있다. 이는 1 마이크로 세컨드의 주사펄스폭으로는 어드레스 방전의 오류가 발생하게 됨을 의미한다. 만일 1000 마이크로 세컨드가 경과하면, 어드레스 방전 지연시간 td 가 1.7 마이크로 세컨드 이상이 된다. 안정적인 어드레스 방전을 위하여는 주사펄스폭을 길게할수록 좋지만, 어드레스 구간으로 인하여 유지방전 구간을 감소시켜야 하는 문제점이 있으므로, 주사펄스폭을 길게하여 어드레스 방전을 안정화하는데는 한계가 있다.
하나의 주사라인에 인가되는 하나의 주사펄스의 폭이 1.2 내지 1.5 마이크로 세컨드이고, 768 개의 주사라인을 갖는 HD급 플라즈마 디스플레이 패널을 가정하면, 첫번째 주사라인(Y1)의 어드레싱 방전후에 700번째 주사라인은, 840 내지 1050 마이크로 세컨드 후에 어드레싱 방전이 일어난다. 따라서, 마지막 주사라인으로 갈수록, 주사전극과 어드레스 전극의 방전 공간내에서 공간 전하의 손실에 의하여, 어드레스 방전이 실패할 확률이 매우 높아진다.
HD급 PDP일수록 주사라인의 수가 급격하게 증가하게 되는데, 어드레스 구간에서 마지막 주사라인으로 갈수록, 리셋 방전 후 휴지기간이 길어지게 되므로, 어드레스 방전의 오류가 발생할 확률이 커지게 된다.
어드레싱 시에 프라이밍 입자들은, 외부 전기장이 없는 경우, 셀 내부 표면으로 확산, 재결합되고 일정시간 경과후 점차적으로 소멸한다. 따라서 리셋방전에 의해 생성된 프라이밍 입자의 밀도는 시간에 따라 감소한다.
특히 ts는 프라이밍 입자들에 의한 영향을 가장 많이 받는다. 프라이밍 입자들은 공간전하 및 여기된 중성원자의 두가지 종류로 이루어지는데, 이 중 공간전하 밀도는 방전 후 10-20 마이크로 세컨드 이내에 확산 또는 드리프트(drift)에 의해 급격히 감소하여 소멸되어진다. 중성원자의 경우에는, 공간전하보다 긴 수명으로서 약 300-400 마이크로 세컨드 정도의 수명을 가지는 것으로 알려져 있다.
중성원자의 경우에는 충돌에 의한 디익사이테이션(deexcitation)에 의해 전자를 방출하며, 방출된 전자밀도가 일정 수준 유지됨에 따라 tf, ts가 감소하는 것으로 알려지고 있다.
HD급 PDP일수록 주사라인의 수가 급격하게 증가하게 되는데, 어드레스 구간에서 마지막 주사라인으로 갈수록, 리셋 방전에 의해 발생한 프라이밍 입자에 의한 방전지연시간 단축효과가 감소하게 된다.
즉 어드레싱에 의해 주사라인별로 벽전하 기입이 이루어지는데, 주사라인의 순서에 따라 리셋방전으로부터의 시간적 거리가 달라지므로 어드레싱을 수월하게 만들어주는 프라이밍 입자들의 양이 변하므로, 어드레스 방전 지연시간이 달라지게 되는 것이다. 따라서 어드레스 구간에서, 마지막 주사라인으로 갈수록 어드레스 방전 오류의 발생 확률이 높아지게 된다.
본 발명의 기본 개념은, 리셋방전 후에 시간의 경과에 따라 감소하는 공간전 하를 주사펄스 파형을 조정함으로써 보상하고, 다시 상기 주사펄스 파형의 변형에 의하여 바이어스 전극과 주사전극간에 발생할 수 있는 오방전을 방지하여, 안정적인 어드레싱 동작이 수행되도록 하는 것이다. 여기서 바이어스 전극은 도 1의 공통(X)전극이다.
도 6은 본 발명의 바람직한 일 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다. 여기서, 주사(Y)전극으로 표시된 파형은 하나의 파형도로 표시되었으나 이것은 설명의 편의를 위한 것이며, 실제로는 하나의 주사펄스가 하나의 주사전극에 대응하여, 주사펄스의 개수와 같은 n 개의 주사전극(Y1:Yn)의 파형을 중첩시킨 것이다.
도 6의 어드레스 구간(PA)의 을 참조하면, 어드레스(A) 전극에 인가되는 어드레스 데이터의 하이레벨 전압은 Va 으로 일정하고, 바이어스(X)전극에 인가되는 전압은 Ve-H 에서 Ve-L 로 감소하고, 주사(Y)전극에 인가되는 주사펄스는 하이레벨과 로우레벨의 전위차(ΔVSC)는 유지하면서 주사펄스의 하이레벨 전압이 연속적으로 감소한다.
어드레스 데이터의 하이레벨 전압과 로우레벨의 주사전압의 차이에 의하여, 해당 주사전극의 방전셀들이 어드레싱된다. 따라서 어드레스 데이터의 하이레벨 전압과 주사전압의 차이를 크게하면, 리셋방전에 의해 생성된 프라이밍 입자의 밀도가 시간에 따라 감소하는 것을 보상하는 효과가 있다.
다음 표 1은 768 개의 주사라인을 갖는 HD급 플라즈마 디스플레이 패널에서, 주사펄스의 하이레벨 전압(VSC-H)을 고정한 경우와 가변한 경우에 각각의 어드레스 방전 실패 확률에 대한 실험예를 나타낸다.
VSC-H +20V 고정 +20V→-30V 가변 +20V→-50V 가변
제1주사라인(Y1) 0.00% 0.00% 0.00%
제300주사라인(Y300) 0.05% 0.02% 0.00%
제400주사라인(Y400) 0.1% 0.04% 0.01%
제700주사라인(Y700) 3~5% 0.06% 0.02%
표 1에서 퍼센트로 표시된 수치는, 어드레스 방전 실패확률을 의미한다. 주사펄스의 하이레벨 전압 VSC-H의 감소폭이 패널 후반부에서 커질수록, 어드레스 방전 실패 확률이 현격히 떨어지는 것을 알 수 있다. 그러나, VSC-H를 감소시키는 것은, 주사(Y)전극과 바이어스(X)전극간의 오방전을 유발하는 문제점이 있다.
따라서 본 발명에 있어서는, 바이어스(X)전극에 인가되는 전압은 Ve-H 에서 Ve-L 로 감소한다. 이것은 주사(Y)전극에 인가되는 주사펄스의 로우레벨을 너무 낮추어서 발생할 수 있는 바이어스(X)전극과 주사(Y)전극간의 오방전을 방지하기 위함이다. 여기서, 바이어스 전압의 감소 기울기와 주사전압의 감소 기울기는, 이는 디스플레이 패널의 특성에 따라 동일할 수도 있고 다를 수도 있다.
도 7은 도 6의 변형된 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도로서, 주사펄스의 하이레벨 전압 및 바이어스 전압이 동시에 단계적으로 감소한다. 도 7에서는, 주사라인마다 바이어스 전압 및 주사전압의 레벨이 단계적으로 감소하고, 바이어스 전압과 주사전압의 단계적 감소폭이 ΔVe로 동일한 경우를 예시하였다. 그러나, 두 주사라인 이상마다 단계적으로 감소하도록 구현될 수도 있으며, 그 감소 주기가 가변될 수도 있다. 또한 디스플레이 패널의 특성에 따라 바이어스 전압과 주사전압의 단계적 감소폭도 동일하지 않을 수 있다.
도 8은 본 발명의 바람직한 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다. 도 8의 실시예에서는, 어드레스 구간(PA) 중 초기 일부의 구간(PA1)에는 바이어스 전압 및 주사전압이 일정하게 유지되고, 후기 일부의 구간(PA2)에 바이어스 전압 및 주사전압이 감소한다.
여기서 바이어스 전압과 주사전압이 일정하게 유지되는 초기 구간(PA1)의 길이는, 디스플레이 패널의 특성에 따라, 플라즈마의 프라이밍 입자들의 감소에 의한 방전특성 열화를 고려하여, 적절하게 결정될 수 있다.
도 8에서는, 초기기간(PA1)에서 바이어스 전압 및 주사전압이 일정하게 유지된다. 그러나, 바이어스 전압의 일정 전압 유지기간과 주사전압의 일정전압 유지기간은 다르게 결정될 수 있다.
도 9는 도 8의 변형된 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다. 도 9의 실시예에서는, 어드레스 구간(PA) 중 초기 일부의 구간(PA1)에는 바이어스 전압 및 주사전압이 일정하게 유지되고, 후기 일부의 구간(PA2)에 바이어스 전압 및 주사전압이 단계적으로 감소한다.
도 10은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도로서, 주사펄스의 폭이 시간의 경과에 따라 증가한다. 도 10에서는, 주사펄스 폭이 Δt1..Δtk..Δtn으로 점진적으로 증가된다. 그러나 이에 한정하는 것은 아니며, 어드레스 구간(PA)을 소정 개수의 구간으로 나누고, 각 구간에서는 동일한 주사펄스폭이 적용되도록 주사펄스폭을 가변할 수도 있다. 이와같이, 어드레스 구간에서, 시간의 경과에 따라 주사펄스 폭을 증가함으로써, 플라즈마의 프라이밍 입자의 감소로 인한 어드레스 방전 지연시간을 보상할 수 있다.
도 11은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다.
도 11의 어드레스 구간(PA)의 을 참조하면, 어드레스(A) 전극에 인가되는 어드레스 데이터의 하이레벨 전압은 Va 이고, 주사(Y)전극에 인가되는 주사펄스는 하이레벨과 로우레벨의 전위차(ΔVSC)는 유지하면서 주사펄스의 하이레벨 전압이 연속적으로 감소하는 것을 알 수 있다. 또한, 어드레스 데이터의 하이레벨 전압이 초기 어드레싱시의 Va1에서 중기 어드레싱시에 Va2, 종기 어드레싱시에는 Va3 로 증가한다.
도 11의 실시예는, 어드레스 구간(PA)에서, 리셋방전에 의해 생성된 프라이밍 입자의 밀도가 시간에 따라 감소한 것을, 어드레스 데이터의 하이레벨 전압(Va)을 높이면서 주사펄스의 하이레벨(Vsc-H) 및 로우레벨(Vsc-L)을 낮춤으로써 보상하며, 바이어스(X)전극에 인가되는 전압은 Ve-H 에서 Ve-L 로 감소시킴으로써 어드레싱시에 주사전극(Y)과 바이어스 전극(X)간에 발생할 수 있는 오방전을 방지한다.
도 11에서는 3 단계의 어드레스 데이터의 하이레벨 전압 레벨(Va1, Va2, Va3 ) 을 도시하였으나, 더 세분화된 단계로도 구현될 수 있으며, 주사라인마다 점진적으로 증가하도록 구현될 수도 있다.
다음 표 2는 768 개의 주사라인을 갖는 HD급 플라즈마 디스플레이 패널의 안정적인 어드레싱 동작을 수행하기 위하여 어드레스 데이터의 하이레벨 전압(Va),주사펄스폭(Δt), 바이어스 전압(Ve), 및 주사펄스의 하이레벨 전압(VSC-H)을 점진적으로 가변하는 실시예의 조합을 나타낸다.
항목 제1라인 … 제384라인 … 제768라인
Va 60V … 70V … 80V
Δt 1.2μs … 1.8μs … 2.4μs
Ve 160V … 130V … 100V
VSC-H1 +20V … -5V … -30V
VSC-H2 +20V … -15V … -50V
도 12는 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다. 도 12의 실시예의 어드레스 구간(PA)에서, 어드레스(A)전극에 인가되는 어드레스 데이터의 하이레벨 전압(Va)은 일정하게 유지되고, 주사(Y)전극에 인가되는 주사펄스의 레벨은 주사라인마다 단계적으로 감소하고, 바이어스(X)전극에 인가되는 바어어스 전압은 Ve-H에서 Ve-L로 연속적으로 감소한다.
도 13은 본 발명의 바람직한 또 다른 실시예에 의한 패널구동방법을 설명하기 위한 어드레스 구간(PA)의 파형도이다. 도 13의 실시예는, 주사전압이 감소하는 기간(PA)의 일부의 기간(PA2)에서, 바이어스 전압이 감소하도록 구현된 실시예이다. 주사전극과 바이어스전극간의 오방전은, 바이어스전압과 주사펄스의 로우레벨 의 전압차이가 소정값보다 커야만 발생한다. 따라서 디스플레이 패널의 특성에 따라, 바이어스 전압이 감소하는 기간을 조정할 수 있다.
당업자라면 전술한 도 6 내지 도 13에 도시된 실시예들로부터, 이들의 다양한 조합에 의한 변형이 가능함을 이해할 것이다.
전술한 본 발명에 의한 디스플레이 패널구동방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.
특히, 본 발명에 의한 디스플레이 패널구동방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.
본 발명의 디스플레이 패널구동방법은, 켜고자 하는 셀을 미리 선택하는 어드레스기간 후에 그 선택된 셀을 발광시키는 유지기간을 수행하는 모든 플라즈마 디스플레이장치에 적용 가능하다. 본 발명은 어드레싱의 호조건을 형성하기 위한 기간 예컨대 리셋구간 후에, 둘 이상의 주사라인에서 순차적으로 어드레싱 동작이 수행되는 디스플레이 패널에 적용 가능하다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 디스플레이 패널구동방법은, 어드레스 구간에서 시간의 경과에 따라 주사펄스의 하이레벨 전압을 감소시킴과 동시에, 바이어스 전압을 감소시킨다.
따라서 어드레스 구간의 후반부에서 감소된 플라즈마의 프라이밍 효과를 보상하면서도, 주사전극과 바이어스 전극간에 발생할 수 있는 오방전을 방지한다.
따라서, 어드레스 구간에서 주사전극과 바이어스 전극간의 오방전 없이 자유롭게 주사펄스의 하이레벨 전압을 가변함으로써, 어드레스 방전의 설계 자유도가 향상되고, 이에 의해 설계된 어드레스 동작의 신뢰성이 향상된다.
특히, 방전가스 중에서 제논(Xenon, Xe)의 분압비율이 10% 이상으로서 하이제논(High Xenon)화 된 플라즈마 디스플레이 패널에 있어서는, 리셋구간 후에 플라즈마의 프라이밍 입자 감소에 따른 어드레스 방전 불안정 문제는 더욱 심각하다. 본 발명은 이러한 하이제논의 플라즈마 디스플레이 패널의 어드레스 불안정 문제를 해소하여, 고화질의 디스플레이 패널을 구현할 수 있게 한다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (11)

  1. 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 구동파형에 의한 디스플레이 패널구동방법에 있어서,
    상기 어드레스구간에서, 복수개의 제1전극에 순차적으로 주사펄스가 인가되고, 제2전극에 바이어스 전압이 인가되고, 어드레스 전극에 어드레스 데이터가 인가되며,
    상기 어드레스구간 중 적어도 일부의 기간에 상기 제1전극에 인가되는 주사 펄스의 하이레벨과 로우레벨의 전위차를 유지하면서 주사펄스의 하이레벨 전압이 시간의 경과에 따라 감소하고,
    상기 어드레스구간 중 적어도 일부의 기간에 상기 제2전극에 인가되는 바이어스 전압이 시간의 경과에 따라 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  2. 제1항에 있어서,
    상기 주사펄스의 하이레벨 전압이 감소하는 기간과,
    상기 바이어스 전압이 감소하는 기간이 일치하는 것을 특징으로 하는 디스플레이 패널구동방법.
  3. 제1항에 있어서,
    상기 주사펄스의 하이레벨 전압이 감소하는 기간의 일부의 기간에서,
    상기 바이어스 전압이 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  4. 제1항에 있어서,
    상기 바이어스 전압이 감소하는 기울기가,
    상기 주사펄스의 하이레벨 전압이 감소하는 기울기와 일치하는 것을 특징으로 하는 디스플레이 패널구동방법.
  5. 제1항에 있어서,
    상기 바이어스 전압이 연속적으로 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  6. 제1항에 있어서,
    상기 바이어스 전압이 단계적으로 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  7. 제1항에 있어서,
    상기 주사펄스의 하이레벨 전압이 연속적으로 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  8. 제1항에 있어서,
    상기 주사펄스의 하이레벨 전압이 단계적으로 감소하는 것을 특징으로 하는 디스플레이 패널구동방법.
  9. 제1항에 있어서,
    상기 어드레스구간에서,
    상기 어드레스 데이터의 하이레벨 전압이 시간의 경과에 따라 증가하는 것을 특징으로 하는 디스플레이 패널구동방법.
  10. 제1항에 있어서,
    상기 어드레스구간에서,
    상기 주사펄스의 폭이 시간의 경과에 따라 증가하는 것을 특징으로 하는 디스플레이 패널구동방법.
  11. 제1항 내지 제10중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.
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