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KR100598477B1 - 무딘 코너형 간극들을 갖는 도전 재료를 구비한 마이크로전자 기판과, 도전 재료를 제거하기 위한 연관된 방법들 - Google Patents

무딘 코너형 간극들을 갖는 도전 재료를 구비한 마이크로전자 기판과, 도전 재료를 제거하기 위한 연관된 방법들 Download PDF

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KR100598477B1
KR100598477B1 KR1020037016756A KR20037016756A KR100598477B1 KR 100598477 B1 KR100598477 B1 KR 100598477B1 KR 1020037016756 A KR1020037016756 A KR 1020037016756A KR 20037016756 A KR20037016756 A KR 20037016756A KR 100598477 B1 KR100598477 B1 KR 100598477B1
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electrodes
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원체 리
스콧지. 메이클
스콧이. 무어
Original Assignee
마이크론 테크놀로지 인코포레이티드
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Abstract

본 발명은 마이크로전자 기판과 이 마이크로 전자 기판에서 도전 재료를 제거하기 위한 방법에 관한 것이다. 일 실시예에서, 마이크로전자 기판은 도전 재료의 표면에 있는 초기에 날카로운 코너를 가지는 리세스를 갖는 도전 재료 또는 반도체 재료를 포함한다. 코너는, 예를 들어, 이 코너에 인접하게 배치된 전해질 유체와 유체 교통하는 전극에 전압을 인가함으로써, 무디게 형성되거나 또는 둥글게 될 수 있다. 전극으로부터 코너를 통해서 유동하는 전류는 코너의 도전 재료를 산화시킬 수 있으며, 산화된 재료는 화학 에칭 공정으로 제거될 수 있다.
마이크로전자 기판, 전해질 유체, 도전 재료, 전극, 에칭

Description

무딘 코너형 간극들을 갖는 도전 재료를 구비한 마이크로전자 기판과, 도전 재료를 제거하기 위한 연관된 방법들{Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material}
관련 출원들
이 출원은, 2000년 8월 30일에 출원되고 제목이 "Methods and Apparatus for Removing Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/651,779호(대리인 문서 번호 제108298515US호)와, 2001년 6월 21일에 출원되고 제목이 "Methods and Apparatus for Electrical, Mechanical and/or Chemical Removal of Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/888,084호(대리인 문서 번호 제108298515US1호)와, 2001년 6월 21일에 출원되고 제목이 "Methods and Apparatus for Electrically and/or Chemically-Mechanically Removing Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/888,002호(대리인 문서 번호 제108298515US3호)의 부분적 연속물이며, 이들 모두 본 명세서 내에 참조로서 온전히 포함되어 있다.
기술 분야
본 발명은 마이크로전자 기판으로부터 도전 재료 및/또는 반도체 재료를 제거하기 위한 방법 및 장치에 관한 것이다.
마이크로전자 기판들과 기판 조립체들은 통상적으로 도전 라인에 연결된 트랜지스터 및 트랜지스터 게이트와 같은 부분을 가지는 반도체 재료를 포함한다. 트랜지스터 게이트(도 1A 내지 도 1C에 개략적으로 도시된)를 형성하기 위한 하나의 종래 방법은 샬로우 트렌치 분리(shallow trench isolation; STI)이다. 먼저, 도 1A에 있어서, 통상적으로 STI 공정은 적어도 부분적으로 도전 재료(11)를 형성하기 위하여 반도체 기판(10)을 도핑하는 단계를 포함한다. 산화물층(14)은 도전 재료(11) 상에 배치되고, 질화물층(15)은 상기 산화물층(14) 상에 배치된다. 마스크 개방부(17)를 가지는 마스크(16)는 그때 산화물층(14)에 대해서 배치되고 반도체 기판(10)은 도 1B에 도시된 간극(60)을 형성하도록 에칭된다. 도 1C에 도시된 바와 같이, 간극(60)은 게이트 산화물층(61)으로 코팅되고, 게이트 재료(62)는 상기 게이트 산화물(61)에 인접하게 배치된다. 따라서 게이트 산화물(61)은 인접 게이트와 전기적으로 절연될 수 있다. 질화물층(14)과 산화물층(15)은 그때 제거될 수 있다.
도 1A 내지 C와 함께 상술된 STI 구조를 갖는 한 단점은 도전 재료(11)가 간극(60)의 에지에서[도 1B와 1C에 도시된] 날카로운 코너(63)를 가진다는 것이다. 날카로운 코너(63)는 인접한 반도체 부분의 동작과 간섭될 수 있는 전자기 복사열(일반적으로 안테나 방식으로)을 방출할 수 있다. 상술된 단점에 대한 한 종래 접근 방안은 반도체 기판(10)을 고온 환경[즉, 약 1050℃]에 노출함으로써, 날카로운 코너(63)의 재료를 산화시키는 것이다. 산화된 재료는 그 다음 코너를 무디게 하도록 제거된다. 상기 접근 방안에 대한 한 결점은 고온으로 달성될 수 있는 곡률이 제한될 수 있다는 것이다. 다른 단점은 고온은 반도체 기판의 부분 또는 구성요소를 손상시킬 수 있다는 것이다. 또 다른 단점은 고온 처리는 비용이 많이 소요되고, 이것은 반도체 기판으로 형성된 제조물의 비용을 상승시킬 수 있다.
반도체 기판에서 부피가 큰 도전 재료를 제거하기 위한 한 종래 기술은 도전층의 일부를 제거하기 위하여, 중간 전해질을 통해서 교류를 도전층에 인가하는 단계를 포함한다. 도 2A에 도시된 일 구성에서, 종래 장치(60)는 전원(21)에 연결된 제 1 전극(20a) 및 제 2 전극(20b)을 포함한다. 제 1 전극(20a)은 반도체 기판(10)의 금속층(11a)에 직접 부착되고 제 2 전극(20b)은 전해질(31)과 접촉할 때까지 제 2 전극을 아래로 이동시킴으로써, 금속층(11a)의 표면에 놓여진 액체 전해질(31)에 적어도 부분적으로 잠겨진다. 배리어(22)는 제 1 전극(20a)이 전해질(31)과 직접 접촉하는 것을 방지한다. 전원(21)은 도전층(11a)으로부터 도전 재료를 제거하기 위하여, 제 1 전극(20a) 및 제 2 전극(20b)을 통해서 기판으로 교류 전류를 인가한다. 교류 신호는 발명의 명칭이 "실리콘 집적 회로에서 티타늄-백금-금 금속화에서의 백금의 전기에칭"(벨 연구소)이고 본원에서 참고로 전체적으로 합체된 프란켄탈(Frankenthal) 씨 등에 의해서 공개된 여러 파형을 가질 수 있다.
도 2A에 도시된 장치의 한 단점은 배리어(22)는 제 1 전극(20a)이 부착되는 영역에서 전해질(31)이 기판과 접촉하는 것을 방지하므로, 상기 영역에서 도전층(11a)에서 재료를 제거할 수 없다는 것이다. 다른 방안으로, 만약, 제 1 전극(20a)이 상기 영역에서 전해질과 접촉한다면, 전해질 공정은 제 1 전극(20a)의 품질을 악화시킬 수 있다. 다른 단점은 전해질 공정이 반도체 기판(10)에서 재료를 균일하게 제거할 수 없다는 것이다. 예를 들어, 제 1 전극(20a)에 직접 전기 접속되지 않는 잔류 도전 재료의 "아일랜드(island)"가 도전층(11a)에서 계발될 수 있다. 잔류 도전 재료는 도전 라인의 형성 및/또는 동작과 저해될 수 있으며, 제 1 전극(20a)이 상기 "아일랜드(island)"에 결합되도록 재배치되지 않는다면, 전해질 공정에서 제거하는 것이 난해하거나 또는 불가능할 수 있다.
상술된 일부 상기 단점들에 대한 접근 방법은 도전 재료가 제거되는 균일성을 증가시키기 위하여 반도체 기판(10)의 주변 주위에 복수의 제 1 전극(20a)을 부착하는 것이다. 그러나 도전 재료의 아일랜드는 추가 제 1 전극(20a)에도 불구하고 남아있다. 다른 접근 방안은 탄소와 같은 비활성 재료로 전극들(20a,20b)을 형성하고 배리어(22)를 제거하여 전해질(31)과 접촉하게 도전층(11a)의 면적을 증가시키는 것이다. 그러나 상기 비활성 전극들은 도전 재료를 제거할 때, 더욱 반응성 전극으로서 효과적이지 않으며, 비활성 전극들은 반도체 기판(10) 상에 잔류 도전 재료를 남겨둘 수 있다.
도 2B는 두 반도체 기판들(10)이 전해질(31)을 수용하는 용기(30)에 부분적으로 담겨지는 상술된 일부 단점들에 대한 접근 방안을 도시한다. 제 1 전극(20a)은 한 기판(10)에 부착되고 제 2 전극(20b)은 다른 기판(10)에 부착된다. 이 접근 방안의 장점은 전극(20a,20b)이 전해질과 접촉하지 않는다는 것이다. 그러나 도전 재료의 아일랜드들은 전해질 공정이 완료된 이후에도 여전히 남아 있고, 전극들(20a,20b)이 반도체 기판(10)에 부착되는 지점에서 도전 재료를 제거하는 것이 어려울 수 있다.
본 발명은 둥근 코너를 갖는 리세스를 구비한 도전 재료를 포함하는 마이크로전자 기판과, 이러한 마이크로전자 기판을 형성하는 방법에 관한 것이다. 본 발명의 한 양태에 따른 방법은, 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계를 포함한다. 도전 재료는 제 1 플레인(plane)의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어진다. 상기 도전 재료는 상기 제 1 표면과 제 2 표면들 사이에 코너를 더 구비한다. 또한, 본 방법은 제 1 전극 및 제 2 전극을 전해질 유체와 유체 교통하게 배치함으로써 코너로부터 도전 재료의 적어도 일부를 제거하고, 전극들 중 적어도 한 전극을 전위원에 결합하는 단계를 포함한다. 코너로부터 도전 재료를 제거하는 공정은 코너가 둥글게 될 때, 도전 재료가 감소되는 레이트에 따라서 자가 제한될 수 있다.
본 발명의 다른 형태에 있어서, 마이크로전자 기판을 형성하기 위한 방법은 일반적인 부도체 재료(nonconductor material)를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 단계를 포함한다. 본 방법은 일반적인 부도체 재료를 통해 도전 재료로 연장되는 리세스를 형성할 수 있고, 상기 리세스는 도전 재료와 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정한다. 본 방법은 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게 하기 위하여, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정을 더 포함할 수 있다.
본 발명은 또한 일반적인 부도체 재료를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 공정과 일반적인 부도체 재료를 통해 도전 재료로 연장되는 리세스를 형성하는 단계를 포함할 수 있는 방법에 의해서 형성된 마이크로전자 기판에 관한 것이다. 상기 리세스는 도전 재료와 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정한다. 본 방법은 적어도 부분적으로 무딘 코너(blunt corner)까지 상기 코너로부터 적어도 일부의 도전 재료를 제거하는 공정을 더 포함할 수 있다.
본 발명의 다른 형태에 있어서, 마이크로전자 기판은 전해질 유체를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 단계를 포함하는 방법에 의해서 형성될 수 있으며, 상기 도전 재료는 제 1 플레인의 제 1 표면과 상기 제 1 표면의 리세스를 구비한다. 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 둘러싸일 수 있으며, 상기 도전 재료는 제 1 표면과 제 2 표면 사이의 코너를 구비할 수 있다. 본 방법은 제 1 전극 및 제 2 전극을 전해질 유체와 유체 교통하게 배치함으로써, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정과, 전극들 중 적어도 한 전극을 전위원에 결합시킴으로써, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정을 더 포함할 수 있다.
도 1A 내지 C는 종래 기술에 따라 반도체 기판에 반도체 형태를 형성하기 위한 샬로우 트렌치 분리 공정을 개략적으로 도시한 도면.
도 2A 내지 B는 종래 기술에 따른 반도체 기판에서 도전 재료를 제거하기 위한 장치를 부분 및 개략적으로 도시한 측입면도.
도 3은 본 발명의 일 실시예에 따라 마이크로전자 기판으로부터 도전 재료를 제거하기 위한 한 쌍의 전극들과 지지 부재를 구비한 장치를 부분 및 개략적으로 도시한 측입면도.
도 4는 본 발명의 다른 실시예에 따라서 도전 재료를 제거하고 이 재료가 제거되는 마이크로전자 기판의 특성을 감지하기 위한 장치를 부분 및 개략적으로 도시한 측입면도.
도 5는 본 발명의 다른 실시예에 따라 두 전해질을 포함하는 장치를 부분 및 개략적으로 도시한 측입면도.
도 6은 본 발명의 추가 실시예에 따라 복수의 전극들에 인접한 기판을 부분 및 개략적으로 도시한 평면도.
도 7은 본 발명의 다른 실시예에 따른 기판 및 전극의 횡단 측입면도.
도 8A는 본 발명의 다른 실시예에 따른 전극 쌍들을 수용하기 위한 지지부의 일부를 같은 크기로써 부분 및 개략적으로 도시한 도면.
도 8B 내지 도 8C는 본 발명의 추가 실시예에 따른 전극들을 같은 크기로 도시한 도면.
도 9A 및 도 9B는 본 발명의 다른 실시예에 따라 마이크로전자 기판을 전해질 처리하기 위한 회로 및 파형을 개략적으로 도시한 도면.
도 10A 내지 10F는 본 발명의 일실시예에 따라 마이크로전자 기판의 도전 재료의 간극의 모서리를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 개략적으로 도시한 도면.
도 11은 본 발명의 다른 실시예에 따른 마이크로전자 기판의 도전 재료의 간극의 모서리를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 부분 및 개략적으로 도시한 도면.
본원은 마이크로전자 장치의 제조에 사용되는 기판 조립체 및/또는 이 마이크로전자 기판으로부터 도전 재료를 제거하기 위한 방법 및 장치에 대해서 기술한다. 본 발명의 많은 특정 실시예들은 상기 실시예들을 전체적으로 이해할 수 있도록 하기 설명 및 도 3 내지 11에서 기술된다. 그러나 당업자는 본 발명은 추가 실시예를 가지거나 또는 하기의 여러 상세한 설명 없이 실행될 수 있다는 것을 이해할 것이다.
도 3 내지 9B 및 이와 연관된 설명은 일반적으로 본 발명의 실시예에 따라 마이크로전자 기판에서 도전 재료를 제거하기 위한 장치에 관한 것이다. 도 10A 내지 11 및 이와 연관된 설명은, 예를 들어, 도 3 내지 9B에 대해서 기술한 유형의 장치를 사용함으로써, 도전 재료의 코너들을 둥글게 하거나 또는 무디게 형성하는 기술에 관한 것이다. 본원에서 사용되는 용어 즉, 도전 재료는 구리, 백금 및 알루미늄과 같은 금속 뿐 아니라 도핑된 실리콘 및/또는 폴리실리콘과 같은 반도체 재료들을 포함한다. 용어 마이크로전자 기판은 일반적으로 반도체 장치와 같은, 마이크로전자 부분들을 지지하도록 구성된 기판 조립체들을 지칭하는 것이다.
도 3은 본 발명의 실시예에 따라 기판 조립체(110) 또는 마이크로전자 기판에서 도전 재료를 제거하기 위한 장치(160)를 부분 및 개략적으로 도시한 측입면도이다. 본 실시예의 한 형태에서, 장치(160)는 액체 또는 겔 상태일 수 있는 전해질(131)을 수용하는 용기(130)를 포함한다. 본원에서 사용되는 바와 같이, 용어 전해질 및 전해질 유체는 일반적으로 전해질 액체 또는 겔을 언급하는 것이다. 전해질 유체와 유체 교통하는 구조체들은 그에 따라서 전해질 액체 또는 겔과 유체 교통한다.
마이크로전자 기판(110)은 에지 표면(112)과 두 페이스 표면(113)을 가진다. 지지 부재(140)는 기판(110)의 페이스 표면들(113) 중 적어도 한 페이스 표면 위의 도전층(111)이 전해질(131)과 접촉하도록, 용기(130)에 대해서 마이크로전자 기판(110)을 지지한다. 도전층(111)은 백금, 텅스텐, 탄탈, 금, 구리 또는 다른 도전 재료와 같은 금속을 포함할 수 있다. 본 실시예의 다른 형태에서, 지지 부재(140)는 용기(130)에 대해서 마이크로전자 기판(110)과 지지 부재를 이동시키는 기판 구동 유닛(141)에 결합된다. 예를 들어, 기판 구동 유닛(141)은 지지 부재(140)[화살표 "A"에 표시된 바와 같이]를 병진 이동시키거나 및/또는 [화살표 "B"에 표시된 바와 같이] 지지 부재(140)를 회전시킬 수 있다.
장치(160)는 제 1 전극(120a) 및 제 2 전극(120b)(총칭하여 전극(120)이라 지칭함)을 더 포함할 수 있고, 이 전극은 지지 부재(124)에 의해 마이크로전자 기판(110)에 대해 지지된다. 본 실시예의 일 양태에서, 지지 아암(124)은 마이크로전자 기판(110)에 대하여 전극(120)을 이동시키기 위해 전극 구동 유닛(123)에 결합된다. 예로서, 전극 구동 유닛(123)은 전극을 마이크로전자 기판(110)의 도전층(111)을 향해, 그리고, 그로부터 멀어지는 방향으로 이동(화살표 "C"로 표시) 및/또는 도전층(111)에 실질적으로 평행한 평면내의 횡단방향("화살표 "D"로 표시)으로 이동시킬 수 있다. 대안적으로, 전극 구동 유닛(123)은 다른 형태로 전극을 이동시킬 수 있거나, 기판 구동 유닛(141)이 기판(110)과 전극(120) 사이의 충분한 상대 운동을 제공하는 경우에, 전극 구동 유닛(123)이 제거될 수 있다.
도 3을 참조로 상술된 실시예에서, 전극(120)은 전해질(131)과 도전층(111)에 전류를 공급하기 위한 도선(128)으로 전원(121)에 연결된다. 동작시, 전원(121)은 교류 전류(단상 또는 다상)를 전극(120)에 공급한다. 전류는 전해질(131)을 통과하고, 도전층(111)과 전기화학적으로 반응하여 도전층(111)으로부터 재료(예로서, 원자 또는 원자의 그룹)를 제거한다. 전극(120) 및/또는 기판(110)은 도전층(111)의 선택된 부분으로부터 또는 전체 도전층(111)으로부터 재료를 제거하기 위해 서로에 대해 이동할 수 있다.
도 3에 도시된 장치(160)의 실시예의 일 양태에서, 전극(120)과 도전층(111) 사이의 거리(D1)는 제 1 전극(120a)과 제 2 전극(120b) 사이의 거리(D2) 보다 작게 설정된다. 또한, 전해질(131)은 실질적으로 도전층(111) 보다 높은 저항을 갖는다. 따라서 교류 전류는, 제 1 전극(120a)으로부터 유전체(131)를 통해 제 2 전극(120b)으로 직접 흐르기보다는, 제 1 전극(120a)으로부터 전해질(131)을 통해 도전층(111)으로, 그리고 다시 전해질(131)을 통해 제 2 전극(120b)으로의 최저 저항 경로를 따르게 된다. 대안적으로, 저 유전성 재료(도시되지 않음)가 제 1 전극(120a)과 제 2 전극(120b) 사이에 위치되어 도전층(111)을 통한 제 1 통로가 아닌 전극(120) 사이의 직접 전기 소통을 단절시킬 수 있다.
도 3에 도시된 장치(160)의 실시예의 일 특징은 전극(120)이 기판(110)의 도전층(111)과 접촉하지 않는다는 것이다. 이 배열의 장점은 도 1 및 도 2를 참고로 상술된 전극(120)과 도전층(111) 사이에 직접 전기 접속으로부터 초래되는 잔류 도전 재료를 제거할 수 있게 하는 것이다. 예로서, 장치(160)는 전극(120)이 도전층(111)과 접촉하지 않기 때문에, 도전층과 전극 사이의 접촉 영역에 인접한 잔류 도전 재료를 제거할 수 있다.
도 3을 참조로 상술된 장치(160)의 실시예의 다른 특징은 기판(110) 및/또는 전극(120)이 서로에 대해 이동하여 전극(120)을 도전층(111)에 인접한 소정의 지점에 위치시킬 수 있다는 것이다. 이 배열의 장점은 전극(120)이 전체 도전층(111)으로부터 재료를 제거하도록 도전층의 모든 부분에 인접하게 순차적으로 위치될 수 있다는 것이다. 대안적으로, 도전층(111)의 선택된 부분만을 제거하기를 원할 때, 전극(120)은 이들 선택된 부분으로 이동될 수 있고, 도전층(111)의 잔여 부분은 원형대로 남겨둘 수 있다.
도 4는 본 발명의 다른 실시예에 따른 기판(110)을 지지하기 위해 위치된 지지 부재(240)를 포함하는 장치(260)의 부분 개략 측면도이다. 이 실시예의 양태에서, 지지 부재(240)는 도전층(111)이 상향한 상태로 기판(110)을 지지한다. 기판 구동 유닛(241)은 도 3을 참조로 상술된 바와 같이 기판(110)과 지지 부재(240)를 이동시킬 수 있다. 제 1 전극 및 제 2 전극(220a 및 220b)은 도전층(111) 위에 위치되고, 전원(221)에 연결된다. 지지 부재(224)는 기판(110)에 대하여 전극(220)을 지지하고, 실질적으로 도 3을 참조로 상술된 바와 동일한 방식으로 지지 도전층(111)의 표면 위로 전극(220)을 이동시키도록 전극 구동 유닛(223)과 연결된다.
도 4에 도시된 실시예의 일 양태에서, 장치(260)는 전극(220)에 인접하게 위치된 개구(238)를 가지는 공급 도관(237)을 구비한 전해질 용기(230)를 더 포함한다. 따라서 전해질(231)은 전체 도전층(111)을 덮을 필요 없이, 도전층(111)과 전극(220) 사이의 인터페이스 영역(239)에 국지적으로 배치될 수 있다. 전해질(231) 및 도전층(111)으로부터 제거된 도전 재료는 기판(110) 위로 흐르고, 전해질 용기(232)에 수집된다. 전해질(231) 및 도전 재료의 혼합물은 전해질(231)로부터 대부분의 도전 재료를 제거하는 리클레이머(233; reclaimer)로 흐를 수 있다. 리클레이머(233)의 하류에 위치된 필터(234)는 전해질(231)의 부가적인 여과를 제공하고, 펌프(235)는 재조절된 전해질(231)을 복귀 도관(236)을 통하여 전해질 용기(230)로 복귀시킨다.
도 4에 도시된 실시예의 다른 양태에서, 장치(260)는 도전층(111)에 인접 배치된 센서(251)를 구비한 센서 조립체(250)와, 센서(251)에 의해 생성된 신호를 처리하기 위해 센서(251)에 연결된 센서 제어 유닛(252)을 포함할 수 있다. 또한, 제어 유닛(252)은 기판(110)에 대하여 센서(251)를 이동시킬 수도 있다. 본 실시예의 다른 양태에서, 센서 조립체(250)는 피드백 경로(253)를 통하여 전극 구동 유닛(223) 및/또는 기판 구동 유닛(241)에 연결될 수 있다. 따라서 센서(251)는 도전층(111)의 어떤 영역이 부가적인 재료 제거를 필요로 하는지를 결정할 수 있으며, 전극(220) 및/또는 기판(110)을 서로에 대해 이동시켜 전극(220)을 이들 영역 위에 위치시킬 수 있다. 대안적으로(예로서, 제거 프로세스가 매우 반복적일 때), 전극(220) 및/또는 기판(110)은 사전 결정된 이동 계획에 따라 서로에 대해 이동할 수 있다.
센서(251)와 센서 제어 유닛(252)은 소정의 적절한 수의 구성을 가질 수 있다. 예로서, 일 실시예에서, 센서(251)는 도전 재료가 제거될 때, 기판(110)으로부터 반사된 빛의 강도, 파장 또는 위상 이동의 변화를 검출함으로써 도전층(111)의 제거를 검출하는 광학적 센서일 수 있다. 대안적으로, 센서(251)는 다른 파장을 가지는 방사선, 예로서, x-레이 방사선을 방출 및 그 반사를 검출할 수 있다. 또 다른 실시예에서, 센서(251)는 두 선택된 지점 사이의 도전층(111)의 저항 또는 용량의 변화를 측정할 수 있다. 본 실시예의 또 다른 양태에서, 전극(220) 중 하나 또는 양자 모두는 센서(251)의 기능(상술된 재료 제거 기능과 함께)을 수행할 수 있고, 별도의 센서(251)에 대한 필요성을 제거한다. 또 다른 실시예에서, 센서(251)는 도전층(111)이 제거될 때, 전원(221)으로부터 인출된 전압 및/도는 전류의 변화를 검출할 수 있다.
도 4를 참조로 상술된 소정의 실시예에서, 센서(251)는 전해질(231)로부터 이격 배치될 수 있으며, 그 이유는 전해질(231)이 전극(220)과 도전층()111) 사이의 인터페이스 영역(239)내에 농축되기 때문이다. 따라서 센서(251)의 동작과 전해질(231)이 덜 간섭하게 되기 때문에, 센서가 전해 프로세스의 진행을 결정하는 정확도가 향상될 수 있다. 예로서, 센서(251)가 광학 센서일 때, 센서(251)가 인터페이스 영역(239)으로부터 떨어져 배치되기 때문에, 전해질(231)이 기판(110)의 표면으로부터 반사된 방사선을 덜 열화시킨다.
도 4를 참조로 상술된 장치(260)의 실시예의 다른 특징은 인터페이스 영역(239)에 공급된 전해질이 재조절된 전해질 또는 신선한 전해질 중 어느 한쪽으로 연속적으로 재보급된다는 것이다. 이 특징의 장점은 전극(220)과 도전층(111) 사이의 전자화학적 반응이 높고 일정한 수준으로 유지될 수 있다는 것이다.
도 5는 제 1 전해질(331a)과 제 2 전해질(331b)을 통하여 기판(110)에 교류를 안내하는 장치(360)의 부분 개략 측면도이다. 본 실시예의 일 양태에서, 제 1 전해질(331a)은 두 개의 제 1 전해질 용기(330a)내에 배치되고, 제 2 전해질(331b)은 제 2 전해질 용기(330b)내에 배치된다. 제 1 전해질 용기(330a)는 제 2 전해질(331b)내에 부분적으로 침지된다. 장치(360)는 제 1 전극(320a) 및 제 2 전극(320b)으로서 도시된 전극(320)을 더 포함할 수 있으며, 이 각각은 전원(321)에 연결되고, 각각 제 1 전해질 용기(330a) 중 하나에 수납된다. 대안적으로, 전극(320) 중 하나는 접지 연결될 수 있다. 전극(320)은 은, 백금, 구리 및/또는 기타 재료 같은 재료를 포함할 수 있으며, 제 1 전해질(331a)은 염화 나트륨, 염화 칼륨, 황산 구리 및/또는 전극(320)을 형성하는 재료와 공존할 수 있는 기타 전해질을 포함할 수 있다.
본 실시예의 일 양태에서, 제 1 전해질 용기(330a)는 TeflonTM, 소결 유리, 석영 또는 사파이어 같은 소결 재료, 또는 제 1 전해질 용기(330a)와 제 2 전해질 용기(330b) 사이에서 전후로 이온이 통과할 수 있게 하지만, 제 2 전해질(330b)은 전극(320) 내부로 통과하지 못하게 하는(예로서, 염(salt) 브리지와 실질적으로 유사한 방식으로) 기타 적절한 다공성 재료로 형성된 투과성 분리막 같은 유동 제한기(322)를 포함한다. 대안적으로, 제 1 전해질(331a)은 유동 제한기(322)를 통해 제 1 전해질(331a) 또는 제 2 전해질(330b)이 복귀할 수 없도록 하는 상태로, 유동 제한기(322)를 통해 외향으로 제 1 전해질(331a)을 안내하기에 충분한 압력 및 속도로 제 1 전해질 소스(339)로부터 전극 용기(330a)로 공급될 수 있다. 소정의 실시예에서, 제 2 전해질(331b)은 제한기(322)를 통한 제 1 전해질(331a)의 유동에 의해 전극(320)에 전기적으로 연결된 상태로 남아 있다.
본 실시예의 일 양태에서, 장치(360)는 또한 도전층(111)이 전극(320)을 향해 대면하는 상태로 기판(110)을 지지하는 지지 부재(340)를 포함할 수도 있다. 예로서, 지지 부재(340)는 제 2 전해질 용기(330b)내에 배치된다. 본 실시예의 다른 양태에서, 지지 부재(340) 및/또는 전극(320)은 하나 이상의 구동 유닛(도시되지 않음)에 의해 서로에 대해 이동할 수 있다.
도 5를 참조로 상술된 장치(360)의 실시예의 일 특징은 제 1 전해질(331a)이 전극(320)과 공존할 수 있도록 선택될 수 있다는 것이다. 이 특징의 장점은 제 1 전해질(331a)이 종래의 전해질 보다 전극(320)을 덜 열화시킨다는 것이다. 반대로, 제 2 전해질(331b)은 전극(320)에 대한 그 영향을 고려하지 않고 선택될 수 있으며, 그 이유는 유동 제한기(322)에 의해 제 2 전해질이 전극(320)으로부터 화학적으로 분리되어 있기 때문이다. 따라서 제 2 전해질(331b)은 풀루오르화수소산 또는 기판(110)의 도전층(111)과 적극적으로 반응하는 다른 보조제를 포함할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 구성 및 형상을 가지는 복수의 전극 아래에 위치된 마이크로전자 기판(110)의 상면도이다. 예시를 위해, 몇몇 서로 다른 전극이 동일 마이크로전자 기판(110)에 근접 배치되어 있지만, 그러나 실제로, 동일 유형의 전극이 단일 마이크로전자 기판에 대하여 위치될 수 있다.
일 실시예에서, 전극(720a 및 720b)은 각 전극(720a 및 720b)이 전원(121)(도 3)의 대향 단자에 연결되는 상태로, 전극 쌍(770a)을 형성하도록 그룹화될 수 있다. 전극(770a 및 770b)은 가늘게 긴형 또는 스트립형 형상을 가질 수 있으며, 기판(110)의 직경에 걸쳐 서로 평행하게 연장하도록 배열될 수 있다. 전극 쌍(370a)의 인접 전극 사이의 공간은 도 3을 참조로 상술된 바와 같이 전류를 기판(110)으로 안내하도록 선택될 수 있다.
대안 실시예에서, 전극(720c 및 720d)은 전극 쌍(770b)을 형성하도록 그룹화될 수 있으며, 각 전극(720c 및 720d)은 마이크로전자 기판(110)의 중앙으로 내향 가늘어진 웨지 또는 "파이(pie)"형상을 가질 수 있다. 또 다른 실시예에서, 좁은 스트립형 전극(720e 및 720f)은 각 전극(720e 및 720f)이 마이크로전자 기판(110)의 중앙(113)으로부터 마이크로전자 기판(110)의 외주(112)를 향해 반경방향 외향으로 연장하는 상태로, 전극 쌍(770c)을 형성하도록 그룹화될 수 있다.
또 다른 실시예에서, 단일 전극(720g)은 마이크로전자 기판(110)의 영역의 대략 절반에 걸쳐 연장할 수 있으며, 반원형 평면 형 형상을 가질 수 있다. 전극(720g)은 전극(720g)의 미러(mirror) 이미지에 대응하는 형상을 갖는 다른 전극(도시되지 않음)과 그룹화될 수 있으며, 양 전극은 도 3 내지 도 5를 참조로 상술된 소정의 방식으로 마이크로전자 기판에 교류를 제공하기 위해 전원(121)에 연결될 수 있다.
도 7은 도 6을 참조로 상술된 전극(720c) 아래에 위치된 기판(110)의 일부의 부분 개략 측단면도이다. 본 실시예의 일 양태에서, 전극(720c)은 상부 표면(771)과, 상부 표면(771)에 대향하면서, 기판(110)의 도전층(111)으로 향하는 하부 표면(772)을 갖는다. 전극(720c)에 웨지형 프로파일을 제공하기 위한 본 실시예의 일 양태에서, 하부 표면(772)은 기판(110)의 중앙(113)으로부터 기판(110)의 외주(112)를 향해 하향 테이퍼 형성될 수 있다. 대안적으로, 전극(720c)은 도 7에 도시된 바와 같이 위치된 하부 표면(772)과 하부 표면(772)에 평행한 상부 표면(771)을 갖는 평판형 구조를 가질 수 있다. 소정의 실시예의 특징은 전극(720c)과 기판(110) 사이의 전기 결합이 기판(110)의 중앙(113)을 향해서 보다 기판(110)의 외주(112)를 향해서 보다 강해질 수 있다는 것이다. 이 특징은 기판(110)의 외주(112)가 기판(110)의 중앙(113) 보다 신속한 속도로 전극(720c)에 대하여 이동할 때, 예로서, 기판(110)이 그 중심(113) 둘레로 회전할 때, 유리하다. 따라서 전극(720c)은 기판(110)과 전극 사이의 상대 운동을 고려하여 성형될 수 있다.
다른 실시예에서, 전극(720c)은 다른 형상을 가질 수 있다. 예로서, 하부 표면(772)은 평탄한 프로파일 대신 굴곡형상을 가질 수 있다. 대안적으로, 도 6을 참조로 상술된 소정의 전극( 또는 도 6에 도시된 것들 이외의 형상을 가지는 다른 전극)은 경사 또는 굴곡형 하부 표면을 가질 수 있다. 또 다른 실시예에서, 전극은 기판(110)과 전극 사이의 상대 운동을 고려하는 다른 형상을 가질 수 있다.
도 8A는 본 발명의 다른 실시예에 따른 다수의 전극을 지지하기 위한 전극 지지부(473)의 부분 개략도이다. 본 실시예의 일 양태에서, 전극 지지부(473)는 복수의 전극 간극(474)을 포함할 수 있으며, 그 각각은 제 1 전극(420a) 또는 제 2 전극(420b) 중 어느 하나를 수납한다. 제 1 전극(420a)은 간극(474)을 통해 제 1 도선(428a)에 연결되고, 제 2 전극(420b)은 제 2 도선(428b)에 연결된다. 도선(428a 및 428b) 양자 모두는 전원(421)에 연결된다. 따라서 제 1 전극 및 제 2 전극(420a 및 420b)의 각 쌍(470)은 도 3 내지 도 5를 참조로 상술된 전해질(들) 및 기판(110)에 의해 완성되는 회로의 일부를 형성한다.
본 실시예의 한 형태에 있어서, 제 1 도선(428a)은 도선들 사이의 용량성 결합 및/또는 단락 회로에 대한 가능성을 감소시키기 위하여, 제 2 도선(428b)으로부터 오프셋될 수 있다. 본 실시예의 추가 형태에 있어서, 전극 지지체(473)는 일반적으로 도 1 내지 도 7에 대해서 상술된 것 중 어느 하나에 유사한 구성을 가질 수 있다. 예를 들어, 도 6을 참고로 상술된 개별 전극들(즉, 320a, 320c, 320e 또는 320g) 중 어떤 전극은 각각 제 1 전극(420a) 또는 제 2 전극(420b) 중 하나를 수용하는 복수의 간극(474)을 포함하고 동일한 전체 형태를 가지는 전극 지지체(473)로 대체될 수 있다.
본 실시예의 추가 형태에 있어서, 도 8A에 도시된 전극 쌍들(470)은 전극들(420a,420b)과 마이크로전자 기판(110)(도 7) 사이의 인접부에 대응하는 방식으로 배열될 수 있고, 및/또는 전극 쌍(470)은 전극(420a,420b)과 마이크로전자 기판(110) 사이의 상대 동작의 속도에 대응하도록 배열될 수 있다. 예를 들어, 전극 쌍(470)은 마이크로전자 기판(110)의 주변부(112)에 더욱 집중되거나 또는 전극 쌍(470)과 마이크로전자 기판(110) 사이의 상대 속도가 상대적으로 높은(도 7 참조) 다른 영역에 집중될 수 있다. 따라서 전극 쌍(470)의 증가하는 농도는 상대적으로 높은 속도를 보상하도록 증가한 전해질 흐름을 제공할 수 있다. 또한, 각 전극 쌍(470)의 제 1 전극(420a) 및 제 2 전극(420b)은 도전층(111)에 인접하면 제 1 전극(420a) 및 제 2 전극(420b) 사이의 직접적인 전기 결합의 가능성을 감소시키므로, 전극들이 도전층(111)(도 7 참조)에 인접한 영역[마이크로전자 기판(110)의 주변부(112)와 같은]에서 상대적으로 함께 인접할 수 있다. 본 실시예의 추가 형태에 있어서, 다른 전극 쌍(470)에 공급되는 진폭, 주파수 및/또는 파형은 전극 쌍(470)과 마이크로전자 기판(110) 사이의 공간과, 전극 쌍(470) 및 마이크로전자 기판(110) 사이의 상대 속도와 같은 요소들에 따라서 좌우될 수 있다.
도 8B와 도 8C는 본 발명의 추가 실시예에 따라서 동심으로 배열된 [제 1 전극(820a) 및 제 2 전극(820b)으로 도시됨] 전극(820)을 도시한다. 도 8B에 도시된 일 실시예에서, 제 1 전극(820a)은 제 2 전극(820b) 주위에서 동심으로 배치될 수 있으며, 유전체 재료(829)는 제 1 전극(820a) 및 제 2 전극(820b) 사이에 배치될 수 있다. 제 1 전극(820a)은 도 8B에 도시된 바와 같이, 제 2 전극(820b) 주위의 완전한 360 도를 한정할 수 있으며, 또는 다른 방안으로 제 1 전극(820a)은 360도 이하의 원호를 한정할 수 있다.
다른 실시예에서, 도 8C에 도시된 제 1 전극(820A)은 유전체 재료(829)가 이웃하는 전극들(820) 사이에 배치되는 상태에서, 제 2 전극(820b) 사이에서 동심으로 배치될 수 있다. 본 실시예의 한 형태에서, 전류가 각 제 2 전극들(820b)에 상 변화 없이 공급될 수 있다. 다른 방안으로, 한 제 2 전극(820b)에 공급되는 전류는 다른 제 2 전극(820b)에 공급되는 전류에 대해서 상변화될 수 있다. 본 실시예의 추가 형태에 있어서, 각 제 2 전극(820b)에 공급되는 전류는 위상이 아닌 특성들, 예를 들어, 진폭에서 상이할 수 있다.
도 8B와 8C에 대해서 상술된 전극들(820)의 한 형태는 제 1 전극(820a)이 제 2 전극(들)(820b)을 다른 전원으로부터의 간섭을 차단할 수 있다. 예를 들어, 제 1 전극(820a)은 제 2 전극들(820b)을 차단하도록 접지될 수 있다. 본 구성의 한 장점은 전극(820)을 통하여 마이크로전자 기판(110)(도 7)에 인가되는 전류를 더욱 정확하게 제어할 수 있다는 것이다.
도 9A는 도 3 내지 도 8C에 대해서 상술된 일부 요소들의 개략적인 회로도이다. 도 9A에 도시된 바와 같이, 전원(521)은 도선(528a,528b)으로써 제 1 전극(520a) 및 제 2 전극(520b)에 각각 결합된다. 전극들(520a,520b)은 두 세트의 병렬 커패시터 및 레지스터에 의해서 개략적으로 나타난 장치에서 전해질(531)로 마이크로전자 기판(110)에 연결된다. 제 3 커패시터 및 레지스터는 기판(110)이 접지 또는 다른 전위에 대해서 "부동(float)"하는 것을 개략적으로 표시한다.
도 9A에 도시된 실시예의 일 형태에 있어서, 전원(521)은 도 9B에 도시된 바와 같이, 전원(521)에 의해서 제조된 신호를 조절하는 진폭 조절기(522)에 연결될 수 있다. 따라서 전원(521)은 고주파(904)를 발생시킬 수 있고, 진폭 조절기(522)는 저주파(902)를 상기 고주파(904)에 중첩시킬 수 있다. 예를 들어, 고주파(904)는 저주파(902)에 의해서 한정된 스퀘어 웨이브 인벨로프(square wave envelope) 내에 수용된 직렬의 양전압 또는 음전압 스파이크를 포함할 수 있다. 고주파(904)의 각 스파이크는 전하를 유전체를 통해서 전해질로 이송하는 상대적으로 가파른 상승 시간 구배와, 더욱 점진적인 하강 시간 구배를 가질 수 있다. 하강 시간 구배는 고주파(904a)에 의해서 표시된 바와 같이, 곡선 또는 고주파(904)에 의해서 표시된 바와 같이 직선을 한정할 수 있다. 다른 실시예에서, 고주파(904)와 저주파(902)는, 예를 들어, 전극들(420)에 인접한 전해질 및 유전체 재료의 특수한 특성, 재료가 기판(110)에서 제거되는 타겟 레이트 및/또는 기판(110)의 특성에 의존하는 다른 형태들을 가질 수 있다.
이 구성의 장점은 저주파 중첩 신호가 마이크로전자 기판(110)의 도전층(111)과 전해질(531) 사이의 전기 화학반응을 더욱 효과적으로 촉진시킬 수 있으며, 이에 대해서 고주파 신호는 전극들(520a,520b)로부터 필요한 전기 에너지를 마이크로전자 기판(110)으로 전송할 수 있다는 것이다. 따라서 도 3 내지 8C에 대해서 상술된 어떤 실시예들은 전원 이외에 진폭 조절기를 포함할 수 있다.
도 10A 내지 F는 도 3 내지 8C에 대해서 상술된 어떤 장치를 이용함으로써, 본 발명의 다른 실시예에 따라서 마이크로전자 기판에 부분을 형성하는 공정을 개략적으로 도시한다. 본 실시예의 일 형태에 있어서, 본 방법은 샬로우 트렌치 분리(STI) 부분을 형성하는 단계를 포함하고, 다른 실시예에서는, 다른 유형의 부분들을 형성하는 단계를 포함할 수 있다. 어떤 상기 실시예들에 있어서, 본 방법은 하기에 더욱 상세하게 기술하는 바와 같이, 도전 재료의 코너들을 둥글게 또는 무디게 형성하는 단계를 포함할 수 있다.
도 10A는 도전 재료, 부분적인 도전 재료 및/또는 반도체 재료(1011)[집합적으로 도전 재료(1011)로 기술됨]를 갖는 페이스 표면(1013)을 구비한 마이크로전자 기판(1010)의 일부를 도시한다. 예를 들어, 일 실시예에서, 도전 재료(1011)는 붕소 또는 인으로 도핑된 실리콘을 포함할 수 있다. 다른 실시예에서, 도전 재료(1011)는 다른 도전 재료 또는 반도체 재료를 포함할 수 있다. 상기 어떤 실시예들에서, 본 방법은 유전체 재료 또는 다른 마이크로전자 형태를 지지하기 위하여, 도전 재료(1011)에 간극을 형성하는 공정을 더 포함할 수 있다. 실시예의 한 형태에 있어서, 본 방법은 산화물층(1014)을 도전 재료(1011) 상에 배치하고 질화물층(1015)을 상기 산화물층(1014) 상에 배치하는 단계를 포함할 수 있다. 마이크로전자 형태의 바람직한 위치에 대응하는 개방부(1017)를 구비한 마스크(1016)는 질화물층(1015)에 인접하게 배치되고, 마이크로전자 기판(1010)은 에천트에 노출된다.
도 10B에 도시된 바와 같이, 에천트는 도전 재료(1011)의 질화물층(1015), 산화물층(1014) 및 상부층(1065)을 통해 연장하는 간극들(1060) 또는 다른 리세스들을 형성하기 위하여, 개방부들(1017) 밑에 배치된 재료를 제거할 수 있다. 따라서 간극들(1060)은 일반적으로 상부층(1065)을 가로지르는 측벽들(1064) 및 이 측벽들(1064)과 상부층(1065) 사이의 접합부의 코너들(1063)을 포함할 수 있다.
도 10C에 있어서, 질화물층(1015) 및 산화물층(1014)은 코너들(1063)이 둥글게 되거나 또는 무디게 형성되기 전에, 코너(1063)에서 에칭될 수 있다. 예를 들어, 본 실시예의 한 형태에서, 코너(1063) 부근의 도전 재료(1011)의 상부층(1065)을 노출하기 위하여, 약 한 부분의 플루오르화 수소산 및 약 한 부분의 염화수소산에 대해서 약 500 부분의 물을 가지는 액체 에천트가 질화물층(1015)과 산화물층(1014)을 거의 동일한 레이트로 에칭 백(etch back)할 수 있다. 본 실시예의 다른 형태에 있어서, 에칭 공정은 약 60℃의 온도에서 완료될 수 있다. 다른 실시예에서, 코너(1063)로부터 질화물층(1015) 및 산화물층(1014)을 에칭하는 단계는 도 11에 대해서 하기에 더욱 상세하게 기술하는 바와 같이, 제거될 수 있다.
도 10D에 도시된 바와 같이, 노출된 코너(1063)는 둥글게 된 코너(1063a)(파선으로 도 10D에서 도시된)를 형성하도록 둥글게 또는 무디게 형성될 수 있다. 예를 들어, 본 실시예의 일 형태에 있어서, 전해질 유체(1031)는 코너(1063)에 인접하게 배치될 수 있고 제 1 전극(1020a) 및 제 2 전극(1020b)[집합적으로 전극(1020)으로 기술됨]과 유체 교통하게 배치될 수 있다. 본 실시예의 다른 형태에 있어서, 전극들(1020)은 약 1 내지 2 밀리미터의 간격만큼 마이크로전자 기판(1010)으로부터 이격될 수 있다. 다른 실시예에서, 상기 간격은 다른 값을 가질 수 있다. 적어도 하나의 전극(1020)은 도 3 내지 9B에 대해서 상술된 것과 일반적으로 유사한 방식으로 교류 전원과 같은 전위원에 연결될 수 있다. 따라서 전류는 코너(1063)의 도전 재료를 산화시키기 위하여, 전극들(1020) 중 하나에서 전해질 유체(1031)를 통하여 코너(1063)로 흐르는 경향이 있다. 전류는 도전 재료(1011)를 통과하여 이동하고 전해질 유체(1031)를 통해서 다른 전극(1020)으로 뒤로 이동하여 전기 회로를 완료한다. 코너(1063)의 산화된 재료는 둥근 코너(1063a)를 형성하기 위하여, 전해질 유체와 화학적으로 상호 반응함으로써 제거될 수 있다.
본 실시예의 한 형태에서, 전류는 약 일 내지 약 500mA/cm2의 레이트(특수한 실시예에서, 약 50mA/cm2)와 약 60 Hz의 주파수 및 약 15 Vrms의 전압으로 전해질 유체(1031)로 도입된다. 다른 방안으로, 전류는 다른 특성을 가질 수 있다. 상기 어떤 실시예에서, 전해질 유체(1031)의 조성은 산화물층(1014) 및 질화물층(1015)을 에칭 백하는데 사용되는 에천트의 조성과 동일할 수 있다. 본 실시예의 다른 형태에 있어서, 전해질 유체(1031)의 구성은 간극(1060)의 측벽(1064)에서 에칭을 감소시키거나 또는 제거하도록 선택될 수 있다. 예를 들어, 도전 재료(1011)가 실리콘을 포함할 때, 전해질 유체(1031)의 염화수소산은 유체의 pH를 감소시켜서 적어도 측벽(1064)의 에칭을 감소시킬 수 있다. 따라서 전해질 유체(1031)는 코너(1063)의 도전 재료를 산화시키기 위하여, 코너(1063)에 전류를 도전시키기에 충분한 도전성이 있고(a), 코너(1063)에서 산화된 재료를 제거하기에 충분한 반응성이 있으며(b), 간극(1060)의 측벽(1064)으로부터 산화되지 않은 재료를 제거할 만큼 반응성이 있는 것(c)은 아니다. 다른 방안으로, 실리콘 측벽(1064)의 에칭 레이트를 감소시키기 위하여 에탄 글리콜이 전해질 유체(1031)에 부가될 수 있다. 다른 실시예에서, 상술된 바와 같이, 코너(1063)로부터 재료가 제거되는 것을 허용하면서, 측벽(1064)에서의 재료 제거 레이트를 제어하기 위하여 전해질 유체(1031)에 배치될 수 있다.
도 10E는 코너(1063)(도 10D)가 둥글게 되어서 무딘 코너(1063a)를 형성한 이후에 도 10D에 도시된 마이크로전자 기판(1010)의 일부를 도시한다. 본 실시예의 한 형태에서, 코너(1063a)의 횡단면은 거의 원형 아크를 한정할 수 있다. 다른 실시예에서, 무딘 코너(1063a)는 다른 형태를 가질 수 있다. 상기 일부 실시예에서, 무딘 코너(1063a)는 도 10D에 도시된 예리한 코너(1063) 보다 둥글게 되거나 또는 덜 예리할 수 있다.
도 10F는 측벽(1064)을 코팅하기 위하여, 간극(1060)에 배치된 게이트 산화물 재료(1066)를 도시한다. 게이트들은 간극(1060) 내에 게이트 산화물(1066)에 종래 게이트 재료(1067)를 배치함으로써 형성될 수 있다.
도 10A 내지 F에 대해서 상술된 공정의 실시예의 한 형태는 도전 재료(1011)의 상부층(1065) 및 측벽(1064) 사이의 접합부에 형성된 초기 예리한 코너(1063)가 마이크로전자 기판(1110)의 온도를 실온 이상으로 크게 상승시키지 않고 무디게 형성되거나 또는 둥글게 될 수 있다. 따라서 무디게 형성된 코너(1063a)는 마이크로전자 기판(1010)의 동작 동안 전자기 신호를 덜 방출하며, 이것은 마이크로전자 기판(1010)의 다른 형태와 간섭된다. 추가로, 마이크로전자 기판은 고온 환경에서의 시간 소모가 적은 결과로 제조 비용이 저렴해지고 신뢰성이 더욱 개선될 수 있다.
도 10A 내지 F에 대해서 상술된 방법의 실시예의 다른 형태는 본 방법이 자가 한정될 있다는 것이다. 예를 들어, 코너(1063)의 도전 재료(1011)가 산화되고 에칭되므로, 코너(1063)는 더욱 무디게 형성되고 전극(1020)과 유체 교통하는 다른 도전 표면들 보다 빠르게 전류를 견인할 가능성이 작아진다. 따라서 본 방법은 다른 재료 제거 공정과 접근하여 모니터될 필요는 없다.
도 11은 본 발명의 다른 실시예에 따라 마이크로전자 기판(1110)의 도전 코너를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 부분 및 개략적으로 도시한다. 본 실시예의 한 형태에서, 마이크로전자 기판(1110)은 일반적으로 도 10B에 대해서 상술된 것과 동일 방식으로 배열된 질화물층(1115), 산화물층(1114) 및 도전 재료(1111)를 포함할 수 있다. 간극들(1160)은 일반적으로 도 10B에 대해서 상술된 것과 유사한 방식으로 질화물층(1115) 및 산화물층(1114)을 통해서 도전 재료(1111) 안으로 에칭된다. 간극들(1160)은 이 간극들(1160)이 도전 재료들(1111)의 상부 표면(1165)을 교차하는 날카로운 코너들(1163)을 형성하는 측벽(1164)을 구비할 수 있다.
본 실시예의 추가 형태에서, 제 1 전극(1120a) 및 제 2 전극(1120b)은 코너(1163)에서 산화물층(1114) 및 질화물층(1115)을 먼저 에칭 백하지 않고 처음에 날카로운 코너들(1163)을 둥글게 하기 위하여, 마이크로전자 기판(1110) 상에 배치된 전해질(1131)과 유체 교통하도록 배치될 수 있다. 따라서 산화물층(1114) 및 질화물층들(1115)은 적어도 이 산화물층(1114) 및 질화물층들(1115)이 마이크로전자 기판(1110)으로부터 제거될 때까지, 초기에는 둥근 코너(1063a)에 걸쳐 있을 수 있다. 본 방법의 장점은 도 10C에 대해서 상술된 단계를 제거할 수 있다는 것이다.
상술된 설명에서, 비록, 본 발명의 특정 실시예는 본원에서 예시적인 목적으로 기술되었지만, 본 발명의 정신 및 범주 내에서 여러 변형 형태가 이루어질 수 있다는 것을 이해할 수 있다. 예를 들어, 상술된 공정들은 STI 부분들 이외에 다른 부분들을 형성하는데 사용될 수 있다. 따라서 본 발명은 첨부된 청구범위에 의해서만 한정된다.

Claims (71)

  1. 마이크로전자 기판을 처리하는 방법에 있어서:
    상기 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계로서, 상기 도전 재료는 제 1 플레인(plane)의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어지고(bound), 상기 도전 재료는 상기 제 1 표면과 상기 제 2 표면 사이에 코너를 더 구비하는, 상기 전해질 유체 배치 단계와;
    상기 전해질 유체와 제 1 전극 및 제 2 전극을 유체 교통하도록 배치하고 상기 전극들 중 적어도 한 전극을 전위원(source of electric potential)에 결합함으로써, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 마이크로전자 기판은 제 1 페이스 표면을 가지고, 상기 리세스는 일반적으로 상기 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  3. 제 1 항에 있어서,
    상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;
    상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;
    상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 도전 재료의 산화된 부분을 화학 에천트(etchant)에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  4. 제 1 항에 있어서,
    상기 도전 재료의 제 1 표면은 일반적인 부도체 재료(nonconductor material)에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 제 1 표면과 상기 전극들 중 적어도 한 전극 사이에 배치되고, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  5. 제 1 항에 있어서,
    상기 도전 재료 상에 일반적인 부도체층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  6. 제 1 항에 있어서,
    상기 도전 재료 상에 산화물층을 배치하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  7. 제 1 항에 있어서,
    상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  8. 제 1 항에 있어서,
    염화수소산 및 플루오르화수소산 중 적어도 하나와 물을 포함하도록 상기 전해질을 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  9. 제 1 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 제곱 센티미터 당 약 1 내지 500 밀리암페어의 레이트로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  10. 제 1 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 도전 재료에 약 15 볼트rms을 제공하도록 전위원를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  11. 제 1 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 약 60Hz로 가변하도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  12. 제 1 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  13. 제 1 항에 있어서,
    약 500 : 1 : 1의 비율로 물, 염화수소산 및 플루오르화수소산을 포함하도록 상기 전해질 유체를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  14. 제 1 항에 있어서,
    도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  15. 제 1 항에 있어서,
    백금, 탄탈 및 흑연 중 적어도 하나를 포함하도록 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  16. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 상기 마이크로전자 기판으로부터 약 1 내지 2 밀리미터의 거리만큼 이격되게 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  17. 제 1 항에 있어서,
    상기 코너로부터 재료를 제거한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  18. 제 1 항에 있어서,
    상기 리세스 내에 유전체 재료를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  19. 제 1 항에 있어서,
    상기 도전 재료의 적어도 일부는 상기 도전 재료가 상기 코너를 둥글게 함으로써 상기 코너로부터 제거되는 속도를 감소시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  20. 마이크로전자 기판을 처리하는 방법에 있어서:
    상기 마이크로전자 기판의 도전 재료에 인접하게 일반적인 부도체 재료를 배치하는 단계와;
    상기 일반적인 부도체 재료를 통해 상기 도전 재료로 연장하는 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료와 상기 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정하는, 상기 리세스 형성 단계와;
    상기 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게(blunt) 하기 위하여, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  21. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판으로부터 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 전극들 중 적어도 한 전극으로부터 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  22. 제 20 항에 있어서,
    상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;
    상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;
    상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  23. 제 20 항에 있어서,
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  24. 제 20 항에 있어서,
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  25. 제 20 항에 있어서,
    상기 도전 재료 상에 산화물층을 배치하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  26. 제 20 항에 있어서,
    상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  27. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 약 100 밀리암페어의 레이트로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  28. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 약 15 볼트rms의 전위에서 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  29. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 약 60Hz의 주파수로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  30. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  31. 제 20 항에 있어서,
    도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  32. 제 20 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 제 1 전극 및 상기 제 2 전극을 상기 코너와 유체 교통하게 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 백금, 탄탈 및 흑연 중 적어도 하나를 포함하도록 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  33. 제 20 항에 있어서,
    상기 코너로부터 재료를 제거한 후에 간극(aperture)의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  34. 제 20 항에 있어서,
    상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  35. 제 20 항에 있어서,
    상기 마이크로전자 기판은 제 1 페이스 표면을 가지고, 상기 리세스는 일반적으로 상기 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  36. 제 20 항에 있어서,
    상기 코너를 둥글게 함으로써 상기 코너로부터 재료가 제거되는 레이트를 감소시키는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  37. 마이크로전자 기판을 처리하는 방법에 있어서:
    상기 마이크로전자 기판의 도핑된 실리콘 재료 상에 산화물층을 형성하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 질화물층 및 상기 산화물층을 통해 도전 재료로 리세스를 에칭시키는 단계와;
    상기 도전 재료의 코너를 노출하기 위하여 상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계와;
    상기 도전 재료의 코너에 인접하게 전해질 유체를 배치하는 단계와;
    상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판에 이격되게 또한 상기 전해질 유체와 유체 교통하도록 제 1 전극 및 제 2 전극을 배치하고, 상기 전극들 중 적어도 한 전극을 전위원에 결합함으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 산화된 재료를 에천트에 노출함으로써, 상기 산화된 재료의 적어도 일부를 제거하는 단계와;
    상기 적어도 하나의 전극으로부터 상기 코너로의 전류의 흐름을 감소시키기 위해 상기 코너를 둥글게 함으로써, 상기 코너로부터 재료가 제거되는 레이트를 감소시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  38. 제 37 항에 있어서,
    상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계는, 상기 질화물층에서 제 1 레이트로 재료를 제거하는 단계와; 상기 산화물층에서 제 2 레이트로 재료를 제거하는 단계를 포함하고, 상기 제 1 레이트는 상기 제 2 레이트과 거의 동일한, 마이크로전자 기판 처리 방법.
  39. 제 37 항에 있어서,
    상기 산화된 재료의 적어도 일부를 제거한 후에, 상기 산화물층 및 상기 질화물층을 에천트로 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  40. 제 37 항에 있어서,
    상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계는 상기 질화물층 및 상기 산화물층에 인접하게 에천트를 배치하는 단계를 포함하고, 상기 에천트는 상기 전해질 유체의 화학 조성과 거의 동일한 화학 조성을 갖는, 마이크로전자 기판 처리 방법.
  41. 마이크로전자 기판을 처리하는 방법에 있어서:
    상기 마이크로전자 기판의 도전 재료에 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료의 간극과 플레인의 교차부에서 코너를 한정하는, 상기 리세스 형성 단계;
    상기 리세스 내에 도전성 마이크로전자 부분(feature)을 형성하는 단계와;
    상기 리세스에 의해서 한정된 코너를 둥글게 함으로써, 상기 도전성 마이크로전자 부분으로부터 전자기 방사량들을 제어하는 단계로서, 상기 코너를 둥글게 하는 것은, 상기 도전 재료를 산화시키기 위하여 상기 코너에 전위원을 전기적으로 결합하는 단계와; 상기 산화된 재료를 에천트에 노출함으로써 상기 코너로부터 상기 산화된 재료를 제거하는 단계를 포함하는, 상기 제어 단계를 포함하는, 마이크로전자 기판 처리 방법.
  42. 제 41 항에 있어서,
    상기 도전 재료 내에 리세스를 형성하는 단계는 반도체 재료 내에 리세스를 형성하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  43. 제 41 항에 있어서,
    상기 코너를 둥글게 하는 것은, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판에 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 제 1 전극 및 제 2 전극 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극으로부터 상기 전해질 유체를 통해 상기 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  44. 제 41 항에 있어서,
    상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;
    상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;
    상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  45. 제 41 항에 있어서,
    상기 도전 재료는 일반적인 부도체 재료에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 도전 재료의 플레인과 적어도 하나의 전극 사이에 배치되고, 상기 코너로부터 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합된 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.
  46. 제 41 항에 있어서,
    상기 도전 재료 상에 부도체층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 부도체층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  47. 제 41 항에 있어서,
    상기 도전 재료 상에 산화물층을 배치하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  48. 제 41 항에 있어서,
    도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  49. 제 41 항에 있어서,
    상기 코너를 둥글게 한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  50. 제 41 항에 있어서,
    상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  51. 제 41 항에 있어서,
    상기 마이크로전자 기판은 페이스 표면을 구비하고, 상기 리세스는 일반적으로 상기 페이스 표면을 가로질러 연장하고, 상기 코너를 둥글게 하는 것은, 상기 페이스 표면을 향하도록 두 전극들을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.
  52. 마이크로전자 기판의 도전 재료에 인접하게 일반적인 부도체 재료를 배치하는 단계와;
    상기 일반적인 부도체 재료를 통해 상기 도전 재료로 연장하는 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료와 상기 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정하는, 상기 리세스 형성 단계와;
    상기 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게 하기 위하여, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는 공정에 의해 형성된 마이크로전자 기판.
  53. 제 52 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판으로부터 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 전극들 중 적어도 한 전극으로부터 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.
  54. 제 52 항에 있어서,
    상기 공정은,
    상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;
    상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;
    상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판.
  55. 제 52 항에 있어서,
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판.
  56. 제 52 항에 있어서,
    상기 공정은, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.
  57. 제 52 항에 있어서,
    상기 공정은,
    상기 도전 재료 상에 산화물층을 배치하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.
  58. 제 52 항에 있어서,
    상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.
  59. 제 52 항에 있어서,
    상기 공정은, 도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판.
  60. 제 52 항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판.
  61. 제 52 항에 있어서,
    상기 공정은, 상기 코너로부터 재료를 제거한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판.
  62. 제 52 항에 있어서,
    상기 공정은, 상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판.
  63. 제 52 항에 있어서, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 마이크로전자 기판의 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판.
  64. 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계로서, 상기 도전 재료는 제 1 플레인의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어지고, 상기 도전 재료는 상기 제 1 표면과 상기 제 2 표면 사이에 코너를 더 구비하는, 상기 전해질 유체 배치 단계와;
    상기 전해질 유체와 제 1 전극 및 제 2 전극을 유체 교통하도록 배치하고 상기 전극들 중 적어도 한 전극을 전위원에 결합함으로써, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는 공정에 의해 형성된 마이크로전자 기판.
  65. 제 64 항에 있어서,
    상기 리세스는 일반적으로 상기 마이크로전자 기판의 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판.
  66. 제 64 항에 있어서,
    상기 공정은,
    상기 전극들 중 적어도 한 전극으로부터 전기 신호들을 방사하는 단계로서, 상기 전극은 상기 마이크로전자 기판으로부터 이격된, 상기 전기 신호들 방사 단계와;
    상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;
    상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;
    상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판.
  67. 제 64항에 있어서,
    상기 도전 재료의 제 1 표면은 일반적인 부도체 재료에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 제 1 표면과 상기 전극들 중 적어도 한 전극 사이에 배치되고, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판.
  68. 제 64 항에 있어서,
    상기 공정은,
    상기 도전 재료 상에 산화물층을 배치하는 단계와;
    상기 산화물층 상에 질화물층을 배치하는 단계와;
    상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.
  69. 제 64 항에 있어서,
    상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.
  70. 제 64항에 있어서,
    상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판.
  71. 제 64 항에 있어서,
    상기 공정은, 간극 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판.
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