KR100597635B1

KR100597635B1 - 반도체 메모리에서의 내부 초기화 신호 발생기

Info

Publication number: KR100597635B1
Application number: KR1020040035842A
Authority: KR
Inventors: 정원창
Original assignee: 삼성전자주식회사
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2006-07-05
Anticipated expiration: 2024-05-20
Also published as: KR20050110886A; US7248085B2; US20050258880A1

Abstract

본 발명은 반도체 메모리에서의 내부 초기화 신호 발생기에 관한 것으로써, 초기 전원 전압이 공급되면 상기 전원 전압을 분압하여 증폭함에 의하여, 상기 전원 전압이 안정상태에 도달할 때까지는 제1제어신호를 출력하고, 상기 전원 전압이 안정상태에 도달하면 제2제어신호를 출력하는 초기화 신호 발생부와, 상기 초기화 신호 발생부에서 출력되는 제1 및 제2제어신호와 초기화 회로부에서 인가되는 제어신호에 응답하며, 상기 제2제어신호 및 상기 초기화 회로부에서 인가되는 초기화 완료신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호를 발생시키고 그 외의 경우에는 내부초기화 신호를 발생시키는 지연회로부와, 상기 지연회로부와 피드백회로를 구성하여, 상기 지연회로부에서 발생되는 내부 초기화 신호에 응답하여 일정한 고전압 소자를 초기화시키고, 초기화 완료시에 초기화 완료신호를 상기 지연회로부에 인가하는 초기화 회로부를 구비함을 특징으로 한다. 본 발명에 따르면, 내부 초기화가 완료된 후에 내부 초기화 디세이블 신호를 발생시킴에 의해 반도체 메모리 장치의 오동작을 방지 또는 최소화할 수 있는 효과가 있다.

파워 업, 초기화, 래치, 피드백

Description

반도체 메모리에서의 내부 초기화 신호 발생기{Internal reset signal generator for use in semiconductor memory}

도 1은 종래의 내부초기화 신호 발생기의 회로도

도 2는 본 발명의 일 실시예에 따른 내부 초기화 신호 발생기의 블록도

도 3은 도 2의 일 예를 나타낸 회로도

*도면의 주요 부분에 대한 부호의 설명*

100 : 초기화 신호 발생부 200 : 지연 회로부

300 : 초기화 회로부

본 발명은 반도체 메모리에서의 내부 초기화 신호 발생기에 관한 것으로, 더욱 구체적으로는 고전압 소자의 경우에도 안정적인 초기화를 제공하여 내부회로 동작을 최적화시키는 내부 초기화 신호 발생기에 관한 것이다.

일반적으로 최근의 반도체 메모리 장치는 내부 동작전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 따라서, 고속 저전압에서 동작되는 부분에서는 문턱전압이 낮고 속도가 빠른 모스 트랜지스터 등의 반도체 소자를 사용하고, 저속 고전압에서 동작되는 부분에서는 문턱전압이 높고 속도가 느리면서도 물리적으로 신뢰성이 있는 모스 트랜지스터 등의 반도체 소자를 사용하는 것이 일반화되고 있다.

이러한 반도체 메모리 장치를 동작시키기 위하여 전원 전압이 인가되는 것을 파워 업(power-up)이라고 한다.

반도체 메모리 장치에서는 파워 업에 의하여 전원 전압이 인가되는 순간 곧바로 전원 전압의 레벨에 응답하여 동작하는 것이 아니라, 전원 전압의 레벨이 일정한 레벨이상으로 상승된 후 동작하게 된다. 이러한 이유로 인하여, 반도체 메모리장치에는 파워-업 동작시 반도체 메모리 장치의 회로 내부의 불안정한 동작을 방지하기 위하여 안정화 회로를 두고 있다. 여기서 불안정한 동작이라 함은 외부에서 인가되는 외부 전원이 완전히 안정되지 않았기 때문에 데이터의 논리 '하이(High)' 또는 논리 '로우(Low)'에 대한 회로적 판단이 파워-업 동작구간에서는 어렵다는 것을 의미한다.

따라서, 일반적인 반도체 메모리 장치에서는 전원전압이 안정화되기까지는 반도체 메모리 장치를 구성하는 소자들을 초기화(reset)시키는 내부 초기화 신호를 발생하고, 전원전압이 일정 전압으로 안정화되면 초기화를 종료하고 정상동작이 수행되도록 하는 내부 초기화 디세이블 신호를 발생시키는 내부 초기화 신호 발생기 가 구비된다.

도 1은 종래의 내부 초기화 신호 발생기의 회로도를 나타낸 것이다.

도 1에 도시된 바와 같이, 종래의 내부 초기화 신호 발생기는, 전원 전압을 일정전압으로 분압하는 전압 분배기(10)와, 상기 분압된 전압의 레벨을 검출하고 증폭하는 디텍터 회로(20)와, 상기 디텍터 회로(20)의 출력 신호를 정형화하여 제어신호들을 출력하는 인버터회로(30)를 구비한다.

상기 전압 분배기(10)는 전원 전압(Vdd)과 노드(N10)사이에 직렬(series)로 연결되어 다이오드 구조로 접속되는 피모스(PMOS) 트랜지스터들(P11,P12)과, 상기 노드(N10)와 접지전압사이에 접속되는 저항소자(R10)로 구성되어 상기 전원전압(Vdd)을 일정한 전압으로 분압하여 상기 노드(N10)로 출력한다.

상기 디텍터 회로(20)는 상기 전압 분배기(10)의 출력노드(N10)를 공통 게이트 입력으로 하고, 전원 전압(Vdd)과 접지전압사이에 직렬로 연결되는 피모스 트랜지스터들(P21,P22) 및 엔모스(NMOS) 트랜지스터들(N21,N22)로 구성되는 인버터 회로의 구성을 갖는다.

상기 버퍼회로(30)는 상기 디텍터 회로(20)의 출력을 버퍼링하는 인버터(30)로 구성된다.

상기와 같은 종래의 내부 초기화 신호 발생기에서의 동작은 다음과 같다.

먼저 초기 전원 전압(Vdd)이 공급되면 상기 전원 전압(Vdd)는 서서히 상승한다. 상기 전원 전압(Vdd)이 서서히 상승함에 따라 다이오드 접속된 피모스 트랜지스터 들(P11,P12)을 통하여 노드(N10)의 전압이 상승하게 되며, 상기 피모스 트랜 지스터 들(P11,P12)과 저항 소자(R10)의 전압 분배에 의하여 일정전압이 될 때 까지 상기 노드(N10)의 전압은 상승된다.

따라서, 상기 노드(N10)의 전압레벨은 상기 전원전압(Vdd)이 일정한 레벨을 가지는 안정상태로 될 때까지는 논리 '로우' 상태를 유지하게 되며, 상기 노드(N10)의 전압 레벨에 따라 상기 디텍터 회로를 구성하는 피모스 트랜지스터들(P21,P22)이 턴 온 되어 상기 디텍터 회로(20)에서는 논리 '하이' 신호를 출력하게 된다. 상기 디텍터 회로(20)의 출력신호는 상기 버퍼회로(30)로 입력되어 인버터(30)를 통하여 정형화되어 내부 초기화 신호(PVCCH)를 발생시키게 된다. 상기 내부 초기화 신호(PVCCH)에 의하여 내부 소자들의 초기화 동작이 수행된다.

상기 전원 전압(Vdd)이 계속 상승하게 됨에 따라, 상기 노드(N10)의 전압이 상기 디텍터 회로(20)를 구성하는 엔모스 트랜지스터 들(N21,N22)의 문턱전압(Threshold voltage)까지 상승되면, 즉 상기 엔모스 트랜지스터 들(N21,N22)를 동작시키는 트립전압(trip voltage)까지 상승하게 되면 상기 디텍터 회로(20)에서는 는 상기 노드(N10)의 레벨 상태를 반전시켜 논리 '로우' 신호를 출력하게 된다.

상기 디텍터 회로(20)에서 출력된 논리 '로우' 신호는 상기 버퍼회로(30)로 입력되어 인버터(30)를 통하여 정형화되어 내부 초기화 디세이블(disable) 신호(PVCCH)를 발생시키게 된다. 상기 내부 디세이블 신호에 의하여 내부 소자들의 초기화 동작이 완료되고 정상 동작이 수행되게 된다.

상술한 바와 같은 종래의 내부 초기화 신호 발생기는, 초기 설계시에는 내부 초기화 신호가 발생되고 난 후 내 초기화 디세이블 신호의 발생시점은 내부 초기화가 필요한 회로가 모두 초기화 된 후로 최적화시키도록 구성된다.

그러나, 내부 동작 전압이 낮아질수록 고속 저전압에서 동작되는 소자와 저속 고전압에서 동작되는 반도체 소자의 문턱전압 차는 점점 더 벌어지고 있는 실정에 있으며, 내부 초기화 신호 발생기에 외부 공급전압을 사용하지 않고 내부 전원 전압을 사용하게 되면서, 상기 내부 전원 전압을 고전압 소자인 모스 트랜지스터 등의 문턱전압보다 매우 크게 할 수 없는 상황에 이르게 되었다 .

따라서, 공정 조건, 온도 등의 여러 가지 변수에 의해 고전압 소자인 모스 트랜지스터 등의 문턱전압이 내부 사용전압과 비슷해지는 경우가 발생된다. 이러한 현상은 내부 초기화 신호가 발생되어 문턱전압이 높은 고전압 소자를 사용하는 회로를 완전히 초기화시키기 전에 내부 초기화 디세이블 신호가 발생되게 되는 문제점이 발생될 수 있으며, 이는 반도체 메모리의 오동작을 유발할 수 있다.

따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 반도체 메모리에서의 내부 초기화 신호 발생기를 제공하는 데 있다.

본 발명의 다른 목적은 내부 초기화 신호가 원하는 시점보다 빠르게 디세이블되는 경우를 방지할 수 있는 반도체 메모리에서의 내부 초기화 신호 발생기를 제공하는 데 있다.

본 발명의 또 다른 목적은 반도체 메모리의 오동작을 방지 또는 최소화하여 안정된 동작을 수행할 수 있는 반도체 메모리에서의 내부 초기화 신호 발생기를 제공하는 데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리에서의 내부 초기화 신호 발생기는, 초기 전원 전압이 공급되면 상기 전원 전압을 분압하여 증폭함에 의하여, 상기 전원 전압이 안정상태에 도달할 때까지는 제1제어신호를 출력하고, 상기 전원 전압이 안정상태에 도달하면 제2제어신호를 출력하는 초기화 신호 발생부와, 상기 초기화 신호 발생부에서 출력되는 제1 및 제2제어신호와 초기화 회로부에서 인가되는 제어신호에 응답하며, 상기 제2제어신호 및 상기 초기화 회로부에서 인가되는 초기화 완료신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호를 발생시키고 그 외의 경우에는 내부초기화 신호를 발생시키는 지연회로부와, 상기 지연회로부와 피드백회로를 구성하여, 상기 지연회로부에서 발생되는 내부 초기화 신호에 응답하여 일정한 고전압 소자를 초기화시키고, 초기화 완료시에 초기화 완료신호를 상기 지연회로부에 인가하는 초기화 회로부를 구비함을 특징으로 한다.

상기 초기화 신호 발생부는, 전원 전압을 일정전압으로 분압하는 전압 분배기와, 상기 분압된 전압의 레벨을 검출하고 증폭하는 디텍터 회로와, 상기 디텍터 회로의 출력 신호를 정형화하여 상기 제1제어신호 및 상기 제2제어신호를 출력하는 버퍼 회로를 구비하여 구성될 수 있다. 또한, 상기 초기화 회로부는, 상기 지연회로부에서 발생된 내부초기화 신호에 의해 초기화 동작을 수행하고 초기화 동작 완 료시에 초기화 완료신호가 출력되도록 하는 고전압 소자를 구비하는 고전압 소자부와, 상기 초기화 회로부의 출력 신호의 레벨이 너무 빨리 천이되는 것을 제어하는 커패시터를 구비하는 커패시터부와, 상기 내부 초기화 디세이블 신호에 응답하여 상기 초기화 회로부의 출력신호를 고정시키는 래치부를 구비하여 구성될 수 있다. 그리고, 상기 지연회로부는, 상기 초기화 회로부의 초기화 완료신호 및 상기 제2제어신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호가 발생되도록 하고 그 외의 경우에는 내부 초기화 신호를 유지하도록 하는 신호를 출력하는 논리 회로와, 상기 논리 회로의 출력 신호를 정형화하고 버퍼링하여 내부 초기화 신호 및 내부 초기화 디세이블 신호를 발생시키는 적어도 하나이상의 인버터로 구성되는 인버터 회로를 구비하여 구성될 수 있다.

본 발명의 장치적 구성에 따르면, 내부 초기화가 완료된 후에 내부 초기화 디세이블 신호를 발생시킴에 의해 반도체 메모리 장치의 오동작을 방지 또는 최소화할 수 있다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.

이하에서 설명되는 내부 초기화 신호 및 내부 초기화 디세이블 신호는 논리 '하이'와 논리 '로우'의 레벨 변화를 가지는 하나의 펄스 신호로 구성될 수 있으 나, 본 실시예에서는 이해의 편의를 위하여 서로 다른 별개의 신호인 것처럼 서술하였다.

도 2는 본 발명의 일실시예에 따른 반도체 메모리에서의 내부 초기화 신호 발생기의 블록도를 나타낸 것이다.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 내부 초기화 신호 발생기는 초기화 신호 발생부(100), 지연회로부(200) 및 초기화 회로부(300)를 구비하여 구성된다.

상기 초기화 신호 발생부(100)에서는, 초기 전원 전압이 공급되면 상기 전원 전압을 분압하여 증폭함에 의하여, 상기 전원 전압이 안정상태에 도달할 때까지는 제1제어신호를 출력하고, 상기 전원 전압이 안정상태에 도달하면 제2제어신호를 출력한다.

상기 지연회로부(200)에서는, 상기 초기화 신호 발생부(100)에서 출력되는 제1 및 제2제어신호와 상기 초기화 회로부(300)에서 인가되는 제어신호에 응답하여 출력신호를 발생시킨다. 즉, 상기 초기화 신호 발생부(100)에서 제1제어신호가 인가되는 경우, 상기 초기화 신호 발생부(100)에서 제2제어신호가 인가되더라도 상기 초기화 회로부(300)에서 초기화 완료제어신호가 인가되지 않는 경우 등에는 내부 초기화 신호(PVCCH)만을 발생시킨다. 그러나, 초기화 신호 발생부(100)에서 제2제어신호가 인가되고 상기 초기화 회로부(300)에서 초기화 완료신호가 인가되는 경우에는 내부 초기화 디세이블 신호(PVCCH)를 발생시킨다.

상기 초기화 회로부(300)는 문턱전압이 높은 고전압 소자를 사용하는 회로를 모델링하여 구성되며, 상기 지연회로부(200)와 피드백회로를 구성하여 상기 지연회로부(200)에서 발생되는 내부 초기화 신호(PVCCH)에 응답하여 상기 문턱전압이 높은 고전압 소자를 초기화시키고, 초기화 완료시에는 초기화 완료신호를 출력하여 상기 지연회로부(200)에 인가한다.

상기와 같은 구성에 의하여 비록 고전압 소자인 모스 트랜지스터 등의 문턱전압이 내부 사용전압과 비슷해지는 경우가 발생된다 하더라도, 상기 고전압 소자의 초기화가 완료되기까지는 내부 초기화 디세이블 신호(PVCCH)가 발생되지 않도록 함에 의하여 반도체 메모리 장치의 오동작을 방지 또는 최소화 할 수 있게 된다.

도 3은 도 2의 일 예를 구체화시킨 내부 초기화신호 발생기의 회로도를 나타낸 것이다.

도 3에 도시된 바와 같이, 내부 초기화 신호 발생기는 초기화 신호 발생부(100), 초기화 회로부(300) 및 지연 회로부(200)를 구비하여 구성된다.

상기 초기화 신호 발생부(100)는 전원 전압을 일정전압으로 분압하는 전압 분배기(110)와, 상기 분압된 전압의 레벨을 검출하고 증폭하는 디텍터 회로(20)와, 상기 디텍터 회로(120)의 출력 신호를 정형화하여 제어신호들을 출력하는 버퍼회로(130)를 구비하여 구성될 수 있다. 또한, 상기 초기화 신호 발생부(100)는 종래의 당업자에게 알려진 내부 초기화 신호 발생기의 구성을 일부 수정하거나 변경하여 구성될 수 있다.

상기 전압 분배기(110)는 전원 전압(Vdd)과 출력노드(N100)사이에 직렬로 연결되어 다이오드 구조로 접속되는 적어도 하나이상의 모스 트랜지스터(P111,P112) 와, 상기 출력노드(N100)와 접지전압사이에 접속되는 저항소자를 구비하여 구성될 수 있다.

예를 들면, 상기 전압 분배기(110)는 전원 전압(Vdd)과 출력노드(N100)사이에 직렬(series)로 연결되어 다이오드 구조로 접속되는 피모스(PMOS) 트랜지스터들(P111,P112)과, 상기 노드(N100)와 접지전압사이에 접속되는 저항소자(R100)로 구성될 수 있으며, 상기 전원전압(Vdd)을 일정한 전압으로 분압하여 상기 출력노드(N100)로 출력한다. 상기 전원전압(Vdd)가 1.8V 라고 가정한다면, 상기 출력노드의 전압은 1.2V 정도가 되도록 상기 전압 분배기(110)이 설정될 수 있다.

상기 디텍터 회로(120)는, 상기 전압 분배기(110)의 출력노드(N100)을 입력으로 하는 인버터회로로 구성될 수 있다.

예를 들면, 상기 디텍터 회로(120)는 상기 전압 분배기(110)의 출력노드(N100)를 공통 게이트 입력으로 하고 전원 전압과 엔모스 트랜지스터사이에 직렬로 연결되는 적어도 하나 이상의 피모스 트랜지스터(P121,P122)와, 상기 출력노드(N100)를 공통 게이트입력으로 하고, 상기 피모스 트랜지스터(P121,P122)와 접지전압사이에 직렬로 연결되는 상기 피모스 트랜지스터(P121,P122)와 동수의 엔모스 트랜지스터(N121,N122)를 구비하여 구성되는 인버터 회로 일 수 있다.

상기 버퍼 회로(130)는 상기 디텍터 회로(120)의 출력신호를 정형화하고 버퍼링하는 적어도 하나 이상의 인버터(131,132)로 구성될 수 있다. 예를 들면, 두 개의 인버터(131,132)로 구성되어 상기 디텍터의 출력신호를 정형화하고 버퍼링하 여 제1제어신호 및 제2제어신호를 출력하게 된다.

상기 초기화 회로부(300)는 상기 지연회로부(200)와 피드백회로를 구성하며, 상기 지연회로부(200)에서 발생된 내부초기화 신호에 의해 초기화 동작을 수행하고 초기화 동작 완료시에 초기화 완료신호가 출력되도록 하는 고전압 소자를 구비하는 고전압 소자부(330)와, 상기 초기화 회로부(300)의 출력 신호의 레벨이 너무 빨리 천이되는 것을 제어하는 커패시터를 구비하는 커패시터부(320)와, 상기 내부 초기화 디세이블 신호(PVCCH)에 응답하여 상기 초기화 회로부(300)의 출력신호를 고정시키는 래치부(310)를 구비하여 구성될 수 있다.

상기 고전압 소자부(330)를 구성하는 고전압 소자는 고전압에서 동작되는 문턱전압이 높은 모스 트랜지스터 일 수 있다. 예를 들면, 상기 고전압 소자는 상기 초기화 회로부(300)의 출력노드(N300)와 접지전압사이에 연결되고 상기 지연회로부에서 발생되는 내부 초기화 신호(PVCCH)에 의해 동작되어 초기화를 진행하는 엔모스 트랜지스터(N302)로써 구성될 수 있다. 상기의 고전압 소자는 일반적인 반도체 메모리 장치에서 가장 늦게 초기화되는 소자를 모델링한 것으로 상기와 같은 모스 트랜지스터 외에도 다른 반도체 소자가 사용될 수 있다.

상기 커패시터부(320)를 구성하는 커패시터(C301)는, 소오스와 드레인이 서로 연결되어 구성되는 일단이 접지전압에 연결되고, 게이트가 타단을 구성하여 상기 초기화 회로부(300)의 출력노드(N300)에 연결되는 엔모스 트랜지스터(C301)로 구성될 수 있다.

상기 래치부(310)는, 상기 내부 초기화 신호(PVCCH)에 의해 동작되며, 접지 전압을 입력으로 하여 상기 초기화 회로부(300)의 출력노드(N300)에 출력신호를 인가하는 인버터(311)와, 상기 초기화 회로부(300)의 출력노드(N300)와 접지전압 사이에 연결되고 상기 지연회로부(200)에서 출력되는 내부 초기화 디세이블 신호(PVCCH)에 의해 동작되는 엔모스 트랜지스터(N311)로 구성될 수 있다.

상기 지연회로부(200)는, 상기 초기화 회로부(300)의 초기화 완료신호 및 상기 초기화 신호 발생부(100)의 제2제어신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호(PVCCH)가 발생되도록 하고 그 외의 경우에는 내부 초기화 신호(PVCCH)를 유지하도록 하는 신호를 출력하는 논리 회로와, 상기 논리 회로의 출력 신호를 정형화하고 버퍼링하여 내부 초기화 신호(PVCCH) 및 내부 초기화 디세이블 신호(PVCCH)를 발생시키는 적어도 하나이상의 인버터로 구성되는 인버터 회로를 구비할 수 있다. 예를 들면, 상기 지연회로부(200)는 상기 초기화 완료신호 및 제2제어신호가 동시에 입력되는 경우에만 논리 '하이' 신호를 출력하고 그 외에는 논리 '로우' 신호를 출력하는 논리 노아(NOR)회로(210)와, 상기 논리 노아 회로의 출력 신호를 정형화하고 버퍼링하여 내부 초기화 신호(PVCCH) 및 내부 초기화 인에이블 신호를 발생시키는 적어도 하나이상의 인버터(220,230)로 구성될 수 있다.

이하에서는 상술한 바와 같은 구성을 가지는 본 발명의 일 실시예에 따른 내부 초기화 신호 발생기에서의 동작을 도 3을 참고로 하여 설명하기로 한다.

먼저 초기 전원 전압(Vdd)이 공급되면 상기 전원 전압(Vdd)의 레벨은 서서히 상승한다. 상기 전원 전압(Vdd)이 서서히 상승함에 따라 다이오드 접속된 피모스 트랜지스터 들(P111,P112)을 통하여 출력노드(N100)의 전압이 상승하게 되며, 상기 피모스 트랜지스터 들(P111,P112)과 저항 소자(R100)의 전압 분배에 의하여 일정전압이 될 때까지 상기 출력노드(N100)의 전압 레벨은 상승하게 된다.

따라서, 상기 출력노드(N100)의 전압레벨은 상기 전원전압(Vdd)이 일정한 레벨을 가지는 안정상태로 될 때까지는 논리 '로우' 상태를 유지하게 되며, 상기 노드(N100)의 전압 레벨에 따라 상기 디텍터 회로(120)를 구성하는 피모스 트랜지스터들(P121,P122)이 턴 온 되어 상기 디텍터 회로(120)에서는 논리 '하이' 신호를 출력하게 된다. 상기 디텍터 회로(20)의 출력신호는 상기 버퍼회로(130)로 입력되어 인버터들(131,132)를 통하여 정형화되고 버퍼링 되며, 상기 버퍼회로(130)에서는 논리 '하이' 신호인 제1제어신호를 출력하게 된다.

상기 제1제어신호가 논리 '하이'상태를 유지함에 따라 상기 지연회로부(200)의 논리 노아 회로(210)는 논리 '로우' 신호를 출력한다. 상기 논리 노아 회로(210)의에서 출력된 논리 '로우' 신호는 인버터 들(220,230)에 의해 버퍼링 되어 내부 초기화 신호(PVCCH)로써 논리 '로우' 신호를 발생하게 된다.

상기 지연 회로부(200)에서 발생된 내부 초기화 신호(PVCCH)는 내부 초기화가 필요한 회로를 초기화하게 된다. 또한, 상기 내부 초기화 신호(PVCCH)는 상기 초기화 회로부(300)로 입력된다

상기 초기화 회로부(300)로 입력된 내부 초기화 신호(PVCCH)는 인버터(331)를 통하여 고전압 소자로서 문턱전압이 높은 엔모스 트랜지스터(N302)를 초기화시키게 된다. 또한, 상기 내부 초기화 신호(PVCCH)는 상기 지연회로부(300)의 래치부(310)를 구성하는 인버터(311)가 동작 될 수 있도록, 피모스 트랜지스터(P301)를 동작시켜 전원 전압을 공급해준다. 따라서, 상기 초기화 회로부(300)의 출력노드(N300)은 상기 고전압 모스 트랜지스터(N302)의 초기화가 완료되어 턴온되기 전까지는 상기 인버터(311)의 동작에 따라 논리 '하이' 상태를 유지하게 된다.

상기 초기화 회로부(300)의 출력노드(N300)가 논리 '하이' 상태를 유지함에 따라서, 상기 지연회로부(200)에서는 계속적으로 내부 초기화 신호(PVCCH)를 발생시키게 된다. 이러한 상태는 상기 전원 전압(Vdd)이 계속 상승하게 됨에 따라, 상기 전압 분배기(110)의 출력노드(N100)의 전압이 상기 디텍터 회로(20)를 구성하는 엔모스 트랜지스터 들(N21,N22)을 동작시키는 트립전압(trip voltage)까지 상승하게 되고, 이에 따라 상기 디텍터 회로(120) 및 버퍼회로(130)을 통하여 논리 '로우' 신호인 제2제어신호가 출력된 후에도 계속되게 된다.

상기 초기화 회로부(300)의 고전압 소자인 엔모스 트랜지스터(N302)가 완전히 초기화되어 턴온 되면 상기 초기화 회로부(300)의 출력노드(N300)는 논리 '로우' 상태로 된다. 상기 초기화 회로부(300)의 출력노드(N300)가 논리 '로우'상태로 되고 상기 초기화 신호 발생부(100)에서 제2제어신호가 출력되면, 상기 지연회로부(200)에서는 내부 초기화 신호와 반대되는 논리 레벨인 논리 '하이' 신호인 내부 초기화 디세이블 신호(PVCCH)가 발생되게 된다.

상기 내부 초기화 디세이블 신호(PVCCH)가 발생되면, 내부회로의 초기화 동작은 중단되며, 상기 초기화 회로부(300)의 고전압 소자인 엔 모스 트랜지스터(N302)는 턴 오프되고, 래치부(310)에 의하여 상기 출력노드(N300)의 논 리 레벨이 '로우'로 고정되게 된다. 즉, 상기 래치부(310)의 피모스 트랜지스터(P311)가 턴 오프되어 디시 패스(DC path)를 없애고 인버터(311)의 동작을 중단시키며, 상기 내부 초기화 디세이블 신호에 의해 동작되는 엔 모스 트랜지스터(N311)에 의하여 플로팅 없이 상기 출력노드(N300)를 논리'로우' 상태로 유지하게 된다.

상술한 바와 같은 구성에 따라, 고전압에 동작되는 회로가 있는 경우에도 내부 초기화가 완료된 후에 내부 초기화 디세이블 신호를 발생시키게 되어 반도체 메모리 장치의 오동작을 방지 또는 최소화할 수 있게 된다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 각 노드 및 출력 신호들의 논리 레벨들은 다양한 경우의 수를 가지고 다양하게 변화될 수 있으며, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.

이상 설명한 바와 같이, 본 발명에 따르면, 내부 초기화 신호가 원하는 시점보다 빠르게 디세이블되는 경우를 방지할 수 있게 되어 반도체 메모리의 오동작을 방지 또는 최소화할 수 있는 효과가 있다.

Claims

반도체 메모리에서의 내부 초기화 신호 발생기에 있어서:

초기 전원 전압이 공급되면 상기 전원 전압을 분압하여 증폭함에 의하여, 상기 전원 전압이 안정상태에 도달할 때까지는 제1제어신호를 출력하고, 상기 전원 전압이 안정상태에 도달하면 제2제어신호를 출력하는 초기화 신호 발생부와;

상기 초기화 신호 발생부에서 출력되는 제1 및 제2제어신호와 초기화 회로부에서 인가되는 제어신호에 응답하며, 상기 제2제어신호 및 상기 초기화 회로부에서 인가되는 초기화 완료신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호를 발생시키고 그 외의 경우에는 내부 초기화 신호를 발생시키는 지연회로부와;

상기 지연회로부와 피드백회로를 구성하여, 상기 지연회로부에서 발생되는 내부 초기화 신호에 응답하여 일정한 고전압 소자를 초기화시키고, 초기화 완료시에 초기화 완료신호를 상기 지연회로부에 인가하는 초기화 회로부를 구비함을 특징으로 하는 내부 초기화 신호 발생기.
제1항에 있어서, 상기 초기화 신호 발생부는,

전원 전압을 일정전압으로 분압하는 전압 분배기와;

상기 분압된 전압의 레벨을 검출하고 증폭하는 디텍터 회로와;

상기 디텍터 회로의 출력 신호를 정형화하여 상기 제1제어신호 및 상기 제2 제어신호를 출력하는 버퍼 회로를 구비함을 특징으로 하는 내부 초기화 신호 발생기.
제2항에 있어서, 상기 전압 분배기는.

전원 전압과 출력노드사이에 직렬로 연결되어 다이오드 구조로 접속되는 적어도 하나이상의 모스 트랜지스터와;

상기 출력노드와 접지전압사이에 접속되는 저항소자를 구비하여 구성됨을 특징으로 하는 내부 초기화 신호 발생기.
제3항에 있어서, 상기 디텍터 회로는,

상기 전압 분배기의 출력노드를 공통 게이트 입력으로 하고, 전원 전압과 엔모스 트랜지스터사이에 직렬로 연결되는 적어도 하나 이상의 피모스 트랜지스터와;

상기 출력노드를 공통 게이트입력으로 하고, 상기 피모스 트랜지스터와 접지전압사이에 직렬로 연결되는 상기 피모스 트랜지스터와 동수의 엔모스 트랜지스터를 구비하여 구성됨을 특징으로 하는 내부 초기화 신호 발생기.
제4항에 있어서, 상기 버퍼 회로는,

상기 디텍터의 출력신호를 정형화하고 버퍼링하는 적어도 하나 이상의 인버터를 구비함을 특징으로 하는 내부 초기화 신호 발생기.
제5항에 있어서,

상기 제1제어신호는 제1논리상태를 가지며, 상기 제2제어신호는 상기 제1논리상태와 반대되는 제2논리상태를 가짐을 특징으로 하는 내부 초기화 신호 발생기.
제6항에 있어서,

상기 제1논리상태는 논리 '하이' 상태를, 상기 제2논리상태는 논리 '로우' 상태를 나타냄을 특징으로 하는 내부 초기화 신호 발생기
제1항에 있어서, 상기 초기화 회로부는,

상기 지연회로부에서 발생된 내부초기화 신호에 의해 초기화 동작을 수행하고 초기화 동작 완료시에 초기화 완료신호가 출력되도록 하는 고전압 소자를 구비하는 고전압 소자부와;

상기 초기화 회로부의 출력 신호의 레벨이 너무 빨리 천이되는 것을 제어하는 커패시터를 구비하는 커패시터부와;

상기 내부 초기화 디세이블 신호에 응답하여 상기 초기화 회로부의 출력신호를 고정시키는 래치부를 구비함을 특징으로 하는 내부 초기화 신호 발생기
제8항에 있어서,

상기 고전압 소자는, 상기 초기화 회로부의 출력노드와 접지전압사이에 연결되며, 상기 래치부의 접지 전압을 입력으로 하는 인버터에 의해 발생되는 상기 초기화 회로부 출력노드의 논리 '하이' 신호를 내부초기화 신호에 의해 논리 '로우' 신호가 되도록 함에 의해 초기화를 진행하는, 고전압에서 동작되기 위한 문턱전압을 가지는 모스 트랜지스터임을 특징으로 하는 내부 초기화 신호 발생기.
제9항에 있어서,

상기 커패시터는, 소오스와 드레인이 서로 연결되어 구성되는 일단이 접지전압에 연결되고, 게이트가 타단을 구성하여 상기 초기화 회로부의 출력노드에 연결되는 모스 트랜지스터로 구성됨을 특징으로 하는 내부 초기화 신호 발생기.
제8항에 있어서, 상기 래치부는,

상기 내부 초기화 신호에 따라 동작되며, 내부 초기화 디세이블 신호가 발생되기 전에는 전원전압과 상기 초기화 회로부의 출력노드 사이에 연결되는 피모스 트랜지스터를 턴 온 시킴에 의해, 접지전압을 입력으로 하여 상기 초기화 회로부의 출력노드에 논리 '하이'의 출력신호를 인가하고, 내부 초기화 디세이블 신호가 발생되면 상기 피모스 트랜지스터를 턴 오프시켜 상기 초기화 회로부의 출력노드를 플로팅시키는 인버터 회로와;

상기 초기화 회로부의 출력노드와 접지전압 사이에 연결되고 상기 지연회로부에서 출력되는 내부 초기화 디세이블 신호에 의해 초기화 회로부의 출력 신호가 논리 '로우'로 발생되도록 동작되는 엔모스 트랜지스터를 구비함을 특징으로 하는 내부 초기화 신호 발생기.
제1항에 있어서, 상기 지연회로부는,

상기 초기화 회로부의 초기화 완료신호 및 상기 제2제어신호가 동시에 입력되는 경우에만 내부 초기화 디세이블 신호가 발생되도록 하고 그 외의 경우에는 내부 초기화 신호를 유지하도록 하는 신호를 출력하는 논리 회로와;

상기 논리 회로의 출력 신호를 정형화하고 버퍼링하여 내부 초기화 신호 및 내부 초기화 디세이블 신호를 발생시키는 적어도 하나이상의 인버터로 구성되는 인버터 회로를 구비함을 특징으로 하는 내부 초기화 신호 발생기.