[go: up one dir, main page]

KR100593738B1 - 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들 - Google Patents

보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들 Download PDF

Info

Publication number
KR100593738B1
KR100593738B1 KR1020040066077A KR20040066077A KR100593738B1 KR 100593738 B1 KR100593738 B1 KR 100593738B1 KR 1020040066077 A KR1020040066077 A KR 1020040066077A KR 20040066077 A KR20040066077 A KR 20040066077A KR 100593738 B1 KR100593738 B1 KR 100593738B1
Authority
KR
South Korea
Prior art keywords
pattern
patterns
semiconductor substrate
layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040066077A
Other languages
English (en)
Other versions
KR20060017412A (ko
Inventor
이호
신동석
이화성
우에노테쯔지
이승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040066077A priority Critical patent/KR100593738B1/ko
Priority to US11/204,564 priority patent/US7307274B2/en
Publication of KR20060017412A publication Critical patent/KR20060017412A/ko
Application granted granted Critical
Publication of KR100593738B1 publication Critical patent/KR100593738B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

보강막 패턴(Reinforcement Layer Pattern)들을 갖는 트랜지스터들 및 그 형성방법들을 제공한다. 이 트랜지스터들 및 그 형성방법들은 단결정 실리콘 기판의 상부의 스트레인드 실리콘 막(Strained Silicon Layer)이 반도체 제조 공정을 통하여 부분적으로 제거되는 량(量)을 보충해서 트랜지스터의 전기적 특성을 향상시키는 방안을 제시한다. 이를 위해서, 활성영역의 반도체 기판 상에 적어도 하나의 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들로부터 각각 연장되어서 활성영역의 반도체 기판의 주 표면 상에 보강막 패턴들이 배치된다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시키도록 배치된다. 상기 게이트 패턴들에 각각 중첩하도록 불순물 영역들을 형성한다. 이때에, 상기 불순물 영역들은 보강막 패턴들 및 활성영역의 반도체 기판에 동시에 형성한다. 그리고, 상기 보강막 패턴들의 상부에 위치되어서 게이트 패턴의 측벽들의 일부를 각각 덮는 스페이서 패턴들을 형성한다. 이를 통해서, 상기 트랜지스터들 및 그 형성방법들은 보강막 패턴들을 사용해서 트랜지스터의 전기적 특성을 향상시킬 수 있다.
보강막 패턴, 스트레인드 실리콘 막, 불순물 영역, 트랜지스터.

Description

보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들{TRANSISTORS HAVING REINFORCEMENET LAYER PATTERNS AND METHODS OF FORMING THE SAME}
도 1 은 본 발명에 따른 트랜지스터의 배치도이다.
도 2 및 도 3 은 각각이 도 1 의 절단선을 따라 취해서 본 발명의 일 실시예 및 다른 실시예를 보여주는 트랜지스터의 단면도들이다.
도 4 내지 도 12 는 각각이 도 1 의 절단선을 따라 취해서 본 발명의 일 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 13 내지 도 21 은 각각이 도 1 의 절단선을 따라 취해서 본 발명의 다른 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
본 발명은 트랜지스터들 및 그 형성방법들에 관한 것으로서, 상세하게는, 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들에 관한 것이다.
최근에, 트랜지스터는 단결정 실리콘 기저판을 사용해서 초고속 전류 구동능력을 구현하려고 많은 기술들이 적용되어지고 있다. 상기 기술들 중 하나는 단결정 실리콘 기저판 상에 차례로 적층된 이완된 실리콘 게르마늄 막(Relaxed SiGe Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)이 구비된 반도체 기판을 사용하는 방안을 제시한다. 상기 반도체 기판은 이완된 실리콘 게르마늄 막을 이용하여 실리콘 막이 가질수 있는 격자상수(Lattice Constant)를 변형시켜서 스트레인드 실리콘 막을 갖도록 형성한 것이다. 이때에, 상기 스트레인드 실리콘 막은 단결정 실리콘 기저판보다 큰 크기를 갖는 격자상수를 갖는다. 이는 동일 디자인 룰을 가지고 트랜지스터의 채널로서 스트레인드 실리콘 막을 사용할 때에 단결정 실리콘 기저판보다 캐리어들의 이동속도를 빠르게 할 수 있슴을 의미한다.
더우기, 상기 반도체 기판은 트랜지스터의 게이트 패턴에 중첩하는 소오스 및 드레인 영역들을 갖는다. 상기 소오스 및 드레인 영역들은 반도체 기판에 이온 주입공정을 수행해서 형성된다. 이때에, 상기 소오스 및 드레인 영역의 불순물 이온들은 스트레인드 막 및 이완된 실리콘 게르마늄 막에서 서로 다른 확산 속도들을 갖는다. 즉, 상기 불순물 이온들은 이완된 실리콘 게르마늄 막대비 스트레인드 실리콘 막에서 더 느린 확산 속도를 갖는다. 이는 게이트 패턴이 디자인 룰의 축소에 저촉되는 것을 완화시켜서 반도체 제조공정의 자유도를 증가시킨다. 따라서, 상기 반도체 기판을 이용한 반도체 제조공정은 초고속 전류 구동능력을 갖는 트랜지스터를 구현할 수 있다.
그러나, 상기 스트레인드 실리콘 막은 반도체 제조공정이 수행되는 동안 물리적 또는 화학적인 어텍(Attack)에 의해서 부분적으로 제거될 수 있다. 더불어서, 상기 스트레인드 실리콘 막은 물리적 또는 화학적인 어텍으로 인하여 두께가 얇아져서 반도체 제조공정 동안 소오스 및 드레인 영역들의 불순물 이온들의 확산속도 를 제어하지 못할 수 있다. 즉, 상기 소오스 및 드레인 영역들의 불순물 이온들은 스트레인드 실리콘 막의 확산 제어능력을 무시하고 이완된 실리콘 게르마늄 막의 벌크 확산 속도를 크게 나타낼 수 있다. 이는 게이트 패턴 아래에서 소오스 및 드레인 영역들이 서로 접촉해서 트랜지스터의 동작으로 컨트롤되지 않는 펀치쓰루 현상을 만든다. 이를 통해서, 상기 반도체 제조공정의 어텍을 받은 스트레인드 실리콘 막은 반도체 회로 배선들의 설계 당시의 목표대비 초고속 전류 구동능력을 갖지 않는 트랜지스터를 형성할 수 있다.
한편, "디바이스 아이솔레이션을 형성한 후 실리콘의 선택적 에피텍셜 증착을 사용해서 스트레인드 실리콘 CMOS 구조의 제조방법(METHOD TO FABRICATE A STAINED SI CMOS STRUCTURE USING SELECTIVE EPITAXIAL DEPOSITION OF SI AFTER DEVICE ISOLATION FORMATION}" 이 미국특허공보 제 6429061 호(U.S. Pat. No. 6429061)에 컨 림(Kern Lim)에 의해 개시된 바 있다.
상기 미국특허공보 제 6429061 호에 따르면, 상기 제조방법은 기판의 표면 상에 이완된 실리콘 게르마늄 막을 형성하는 것을 포함한다. 상기 이완된 실리콘 게르마늄 막에 절연 영역(Isolation Region)들 및 웰 주입 영역(Well Implant Region)들을 형성한다. 그리고, 상기 이완된 실리콘 게르마늄 막 상에 스트레인드 실리콘 막을 형성한다.
그러나, 상기 제조방법은 반도체 제조공정 동안 스트레인드 실리콘 막이 물리적 또는 화학적 어텍을 받을 수 있다. 따라서, 상기 스트레인드 막은 물리적 또는 화학적 어텍으로 인해서 두께가 얇아져서 웰 주입 영역들의 불순물 이온들의 확 산 속도를 제어하지 못할 수 있다. 상기 반도체 제조공정의 물리적 또는 화학적 어텍을 받은 스트레인드 막은 트랜지스터의 전기적 특성을 열악하게 할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 제조공정 동안 스트레인드 실리콘 막이 받은 물리적 또는 화학적 어텍을 최소화하는데 적합한 보강막 패턴들을 갖는 트랜지스터들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 제조공정을 수행하는 동안 스트레인드 실리콘 막이 받은 물리적 또는 화학적 어텍을 최소화할 수 있는 보강막 패턴들을 갖는 트랜지스터들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 보강막 패턴들을 갖는 트랜지스터 및 그 형성방법을 제공한다.
상기 트랜지스터는 활성영역의 반도체 기판 상에 배치된 적어도 하나의 게이트 패턴을 포함한다. 상기 게이트 패턴의 측벽들로부터 연장되어서 활성영역의 반도체 기판의 주 표면 상에 보강막 패턴들이 배치된다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시킨다. 상기 게이트 패턴들에 각각 중첩하도록 보강막 패턴들 및 활성영역의 반도체 기판에 불순물 영역들이 배치된다. 그리고, 상기 보강막 패턴들의 상부에 위치되도록 게이트 패턴의 측벽들의 일부를 덮는 스페이서 패턴들이 각각 배치된다. 이때에, 상기 보강막 패턴들은 에피텍셜 막(Epitaxial Layer)이다. 상기 반도체 기판은 단결정 실리콘 기저판 상에 이완된 실 리콘 게르마늄 막(Relaxed SiXGeY Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)이 차례로 적층된 것이다.
상기 형성방법은 활성영역의 반도체 기판 상에 적어도 하나의 게이트 패턴을 형성하는 것을 포함한다. 상기 활성영역의 반도체 기판 상에 위치해서 게이트 패턴의 측벽들에 각각 접촉하는 보강막 패턴들을 형성한다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시키도록 형성한다. 상기 게이트 패턴들에 각각 중첩하도록 보강막 패턴들 및 활성영역의 반도체 기판에 불순물 영역들을 형성한다. 그리고, 상기 보강막 패턴들의 상부에 위치해서 게이트 패턴의 측벽들을 각각 덮는 스페이서 패턴들을 형성한다. 이때에, 상기 보강막 패턴들은 에피텍셜 막(Epitaxial Layer)을 사용해서 형성한다. 상기 반도체 기판은 단결정 실리콘 기저판 상에 차례로 적층된 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)을 사용해서 형성한다.
도 1 은 본 발명에 따른 트랜지스터의 배치도이고, 도 2 및 도 3 은 각각이 도 1 의 절단선을 따라 취해서 본 발명의 일 실시예 및 다른 실시예를 보여주는 트랜지스터의 단면도들이다. 또한, 도 1 내지 도 3 은 동일한 구성 요소들에 대해서 동일 참조부호들을 각각 갖는다. 따라서, 본 발명의 일 실시예를 바탕으로 먼저 설명하고 곁들여서 다른 실시예를 설명하기로 한다.
도 1 내지 도 3 을 참조하면, 활성영역(45)의 반도체 기판(35) 상에 적어도 하나의 게이트 패턴(74)이 배치된다. 상기 게이트 패턴(74)은 도핑된 폴리실리콘 막인 것이 바람직하다. 상기 게이트 패턴(74)은 차례로 적층된 도핑된 폴리실리콘 막 및 금속 실리사이드 막(Metallic Silicide Layer)일 수 있다. 상기 반도체 기판(35)은 단결정 실리콘 기저판(10) 상에 차례로 적층된 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer; 20) 및 스트레인드 실리콘 막(Strained Silicon Layer; 30)으로 구비된다. 상기 반도체 기판(35)은 P 형의 불순물 이온들을 갖는 것이 바람직하다. 상기 반도체 기판(35)은 N 형의 불순물 이온들을 갖을 수 있다. 상기 반도체 기판(35)은 이완된 실리콘 게르마늄 막(20)에 배치된 웰 영역(Well Region; 65)을 갖는다. 상기 웰 영역(65)은 반도체 기판(35)과 동일한 도전형을 갖는 것이 바람직하다.
이어서, 상기 게이트 패턴(74) 및 활성영역(45)의 반도체 기판(35) 사이에 보강막 패턴(50)이 배치된다. 이때에, 상기 보강막 패턴(50)은 도 1 의 체크 영역(P)에도 존재하도록 배치된다. 다른 실시예로서, 상기 게이트 패턴(74)의 측벽들로부터 각각 연장되도록 활성영역(45)의 반도체 기판(35)의 주 표면 상에 보강막 패턴(50)들이 배치될 수 있다. 이때에, 상기 보강막 패턴(50)은 도 1 의 체크 영역(P)에 배치되지 않는다. 따라서, 상기 보강막 패턴(50)들은 각각이 게이트 패턴(74)의 측벽들의 하부에 접촉되도록 배치된다. 상기 보강막 패턴(50)들은 게이트 패턴(74)의 하부 측벽들과 접촉하고 그리고 그 패턴(74)의 상부 측벽과 접촉하지 않는다. 상기 보강막 패턴(50)들은 에피텍셜 막(Epitaxial Layer)인 것이 바람직하다.
상기 게이트 패턴(74)에 중첩하도록 보강막 패턴(50) 및 활성영역(45)의 반도체 기판(35)에 불순물 영역(118)들이 배치된다. 상기 불순물 영역(118)들은 반도 체 기판(35)과 다른 도전형을 갖는 것이 바람직하다. 상기 불순물 영역(118)들의 각각은 제 1 및 제 2 불순물 이온 영역들(85, 115)로 구성된다. 상기 제 2 불순물 이온 영역(115)은 게이트 패턴(74)에 자기 정렬되어서 보강막 패턴(50) 및 반도체 기판(35)에 배치된다. 그리고, 상기 제 1 불순물 이온 영역(85)은 게이트 패턴(74)에 중첩되어서 보강막 패턴(50) 및 반도체 기판(35)에 배치된다. 다른 실시예로서, 상기 게이트 패턴(74)에 중첩하도록 보강막 패턴(50)들 및 활성영역(45)의 반도체 기판(35)에 불순물 영역(118)들이 배치될 수 있다. 상기 불순물 영역(118)들의 각각은 제 1 및 제 2 불순물 이온 영역들(85, 115)로 구성된다. 이때에, 상기 제 2 불순물 이온 영역(115)은 게이트 패턴(74)의 측벽들에 인접되어서 보강막 패턴(50)들 및 반도체 기판(35)에 배치된다. 상기 제 1 불순물 이온 영역(85)들은 게이트 패턴(74)의 측벽들에 접촉되어서 보강막 패턴(50)들 및 반도체 기판(35)에 배치된다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 서로 다른 크기의 불순물 이온들의 도즈(Dose)를 갖는 것이 바람직하다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 동일한 크기의 불순물 이온들의 도즈(Dose)를 갖을 수 있다.
본 발명의 일 실시예 및 다른 실시예에서, 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)의 각각은 공통적으로 보강막 패턴(50) 및 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 배치되는 것이 바람직하다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)의 각각은 공통적으로 보강막 패턴(50)을 지나서 스트레인드 실리콘 막(20)에 배치될 수 있다. 상기 불순물 영역들(118) 아래에 불순물 이온들의 농도 피크(Concentration Peak)가 위치되도록 반도체 기판 (35)에 펀치쓰루 억제 영역(98)이 배치된다. 상기 펀치쓰루 억제 영역(98)은 반도체 기판(35)과 동일한 도전형을 갖는 것이 바람직하다.
다음으로, 상기 반도체 기판(35)에 트랜치 절연막(40)이 배치된다. 상기 트랜치 절연막(40)은 불순물 영역(118)들과 접촉되도록 보강막 패턴(50)의 끝단부 아래에 위치해서 활성영역(45)을 한정한다. 상기 트랜치 절연막(40)은 보강막 패턴(50)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 다른 실시예로서, 상기 트랜치 절연막(40)은 불순물 영역(118)들과 접촉되도록 보강막 패턴(50)들의 끝단부 아래에 위치해서 활성영역(45)을 한정할 수 있다. 상기 트랜치 절연막(40)은 보강막 패턴(50)들과 다른 식각률을 갖는 절연막인 것이 바람직하다.
상기 게이트 패턴(74) 및 보강막 패턴(50) 사이에 게이트 절연막 패턴(72)이 개재된다. 상기 게이트 절연막 패턴(72)은 보강막 패턴(50)의 두께와 다른 크기를 갖는 것이 바람직하다. 상기 게이트 절연막 패턴(50) 및 보강막 패턴(50)은 동일한 두께를 갖을 수 있다. 다른 실시예로서, 상기 게이트 패턴(74) 및 반도체 기판 (35)사이에 게이트 절연막 패턴(72)이 개재될 수 있다. 이때에, 상기 게이트 절연막 패턴(72)은 보강막 패턴(50)들 사이에 위치하는 것이 바람직하다. 상기 게이트 절연막 패턴(72)은 보강막 패턴(50)들의 각각의 두께와 다른 크기를 갖는 것이 바람직하다. 상기 게이트 절연막 패턴(72) 및 보강막 패턴(50)들은 동일한 두께를 갖을 수 있다. 상기 게이트 절연막 패턴(72)은 트랜치 절연막(40)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 절연막 패턴(72)은 트랜치 절연막(40)과 다른 식각률을 갖는 절연막일 수 있다.
더불어서, 상기 보강막 패턴(50)의 상부에 위치되어서 게이트 패턴(74)의 측벽들을 각각 덮는 스페이서 패턴(109)들이 배치된다. 상기 스페이서 패턴(109)들은 상기 게이트 절연막 패턴(72)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 다른 실시예로서, 상기 보강막 패턴(50)들의 상부에 위치되어서 게이트 패턴(74)의 측벽들의 상부를 덮는 스페이서 패턴(109)들이 각각 배치될 수 있다. 상기 게이트 패턴(74) 및 스페이서 패턴(109)들 사이에 스페이서 막(100)이 개재된다. 상기 스페이서 막(100)은 게이트 패턴(74) 및 보강막 패턴(50)과 함께 트랜치 절연막(40)을 동시에 덮는 것이 바람직하다. 상기 스페이서 막(100)은 스페이서 패턴(109)들과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 스페이서 막(100)은 게이트 절연막 패턴(72)과 동일한 식각률을 갖는 절연막일 수 있다.
구체적인 차이점들을 살펴보면, 본 발명의 일 실시예는 게이트 패턴(74) 및 반도체 기판(35) 사이에 보강막 패턴(50) 및 게이트 절연막 패턴(72)을 차례로 적층시켜서 트랜지스터(120)를 구성한다. 따라서, 본 발명의 일 실시예에 따른 트랜지스터(120)는 소정 두께(D1)를 갖는 스트레인드 실리콘 막(30) 및 보강막 패턴(50)에 채널(Channel)을 갖는다. 또한, 본 발명의 다른 실시예는 게이트 패턴(74)들의 측벽들의 하부에 접촉하는 보강막 패턴(50)들을 반도체 기판(35)의 주 표면 상에 배치시켜서 트랜지스터(120)를 구성한다. 이때에, 상기 보강막 패턴(50)들 사이에 위치되도록 게이트 패턴(74) 및 반도체 기판(35) 사이에 게이트 절연막 패턴(72)이 개재된다. 따라서, 본 발명의 다른 실시예에 따른 트랜지스터(120)는 소정 두께(D2)를 갖는 스트레인드 실리콘 막(30)에 채널(Channel)을 갖는다.
이제, 본 발명의 보강막 패턴들을 갖는 트랜지스터의 형성방법을 설명하기로 한다.
도 4 내지 도 12 는 각각이 도 1 의 절단선을 따라 취해서 본 발명의 일 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 1, 도 4 및 도 5 를 참조하면, 단결정 실리콘 기저판(10) 상에 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer; 20) 및 스트레인드 실리콘 막(Strained Silicon Layer; 30)을 차례로 적층한 반도체 기판(35)을 준비한다. 상기 반도체 기판(35)은 P 형의 불순물 이온들을 갖도록 형성하는 것이 바람직하다. 상기 반도체 기판(35)은 N 형의 불순물 이온들을 갖도록 형성할 수 있다.
상기 반도체 기판(35)에 트랜치 절연막(40)을 배치해서 활성영역(45)을 한정시킨다. 상기 트랜치 절연막(40)은 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 연장되도록 형성한다. 그리고, 상기 활성영역(45)의 반도체 기판(35) 상에 보강막 패턴(50)을 형성한다. 이때에, 상기 보강막 패턴(50)은 도 1 의 체크 영역(P)에도 존재하도록 형성한다. 상기 보강막 패턴(50)은 트랜치 절연막(40)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 보강막 패턴(50)은 그 패턴(50)이 형성되기 전까지 반도체 제조공정을 통해서 스트레인드 실리콘 막(30)이 부분적으로 제거된 량을 보충해준다. 상기 보강막 패턴(50)은 에피텍셜 막(Epitaxial Layer)을 사용해서 형성할 수 있다. 본 발명의 일 실시예의 변형 예로서, 상기 활성영역(45)의 반도체 기판(35) 상에 보강막 패턴 (50)이 형성되지 않을 수 있다.
여기서, 상기 에피텍셜 막은 알. 피이. 씨이. 브이. 디(RPCVD; Reduced Pressure Chemical Vapor Depositon)를 사용해서 형성한다. 이때에, 상기 알. 피이. 씨이. 브이. 디는 온도 850 ℃ 미만에서 수소(Hydrogen)를 사용해서 이완된 실리콘 게르마늄 막(20)의 표면을 세정하는 단계 및 온도 750 ℃ 이하에서 공정 가스들(SiH2Cl2, HCl)을 혼합하여 에피텍셜 막을 형성하는 단계를 포함한다. 상기 에피텍셜 막은 반도체 기판(35)의 스트레인드 실리콘 막(20)을 씨드(Seed)로 사용해서 형성한 실리콘 막이다.
상기 반도체 기판(35)에 이온 주입공정(60)을 수행해서 이완된 실리콘 게르마늄 막(20)에 웰 영역(65)을 형성한다. 상기 웰 영역(65)은 반도체 기판(35)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 상기 이온 주입공정(60)은 트랜지스터의 문턱전압(Threshold Voltage)을 조절하기 위해서 반도체 기판(35)과 동일한 도전형을 갖는 불순물 이온들을 스트레인드 실리콘 막(30) 및 이완된 실리콘 게르마늄 막(20)에 연속적으로 주입할 수 있다. 본 발명의 일 실시예의 변형예로서, 상기 보강막 패턴(50)은 웰 영역(65)을 형성한 후 활성영역(45)의 반도체 기판(35) 상에 형성할 수 있다. 상기 보강막 패턴(50)은 그 패턴(50)이 형성되기 전까지 반도체 제조공정을 통해서 스트레인드 실리콘 막(30)이 부분적으로 제거된 량을 보충해 줄 수 있다.
도 1, 도 6 및 도 7 을 참조하면, 상기 보강막 패턴(50)을 덮는 게이트 절연막(70) 및 게이트 막(73)을 차례로 형성한다. 그리고, 상기 게이트 막(73) 상에 배 치해서 활성영역(45)의 중간에 위치하는 적어도 하나의 포토레지스트 패턴(76)을 형성한다. 상기 게이트 막(73)은 도핑된 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(73)은 차례로 적층된 도핑된 폴리실리콘 막 및 금속 실리사이드 막(Metallic Silicide Layer)을 사용해서 형성할 수 있다. 상기 게이트 절연막(70)은 트랜치 절연막(40)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 절연막(70)은 트랜치 절연막(40)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 포토레지스트 패턴(76)을 식각 마스크로 사용해서 게이트 막(73) 및 게이트 절연막(70)에 식각공정(79)을 차례로 수행한다. 상기 식각공정(79)은 보강막 패턴(50) 및 트랜치 절연막(40)을 노출시키도록 수행할 수 있다. 상기 식각공정(79)은 포토레지스트 패턴(76) 및 보강막 패턴(50) 사이에 차례로 적층된 게이트 절연막 패턴(72) 및 게이트 패턴(74)을 형성한다. 이때에, 상기 게이트 패턴(74) 아래의 보강막 패턴(50) 및 스트레인드 실리콘 막(30)은 트랜지스터의 채널(Channel)로서 사용할 수 있다. 그리고, 상기 보강막 패턴(50)은 식각공정 동안 스트레인드 실리콘 막(30)을 보호한다. 상기 게이트 절연막 패턴(72)은 보강막 패턴(50)들의 각각의 두께와 다른 크기를 갖도록 형성하는 것이 바람직하다. 상기 게이트 절연막 패턴(72)은 보강막 패턴(50)들의 각각의 두께와 동일한 크기를 갖도록 형성하는 것이 바람직하다.
도 1, 도 8 및 도 9 를 참조하면, 상기 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50) 및 반도체 기판(35)에 이온 주입공정(80)을 수행한다. 상 기 이온 주입공정(80)은 게이트 패턴(74)에 중첩하도록 보강막 패턴(50) 및 반도체 기판(35)에 제 1 불순물 이온 영역(85)들을 형성한다. 이때에, 상기 제 1 불순물 이온 영역(85)들은 보강막 패턴(50) 및 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 형성하는 것이 바람직하다. 상기 제 1 불순물 이온 영역(85)들은 보강막 패턴(50)을 지나서 스트레인드 실리콘 막(30)에 형성할 수 있다. 상기 제 1 불순물 이온 영역(85)들은 반도체 기판(35)과 다른 불순물 이온들을 갖도록 형성하는 것이 바람직하다.
상기 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50) 및 반도체 기판(35)에 이온 주입공정들(90, 94)을 연속적으로 수행한다. 상기 이온 주입공정들(90, 94)은 반도체 기판(35)의 주 표면에 대해서 이온주입 장비내 이온 총(Ion Gun)을 틸트(Tilt)해서 수행할 수 있다. 상기 이온 주입공정들(90, 94)은 제 1 불순물 이온 영역(85)들 아래에 불순물 이온들의 농도 피크(Concentration Peak)가 위치하도록 이완된 실리콘 게르마늄 막(20)에 펀치쓰루 억제 영역(98)을 형성한다. 상기 펀치쓰루 억제 영역(98)은 반도체 기판(35)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 이때에, 상기 펀치쓰루 억제 영역(98)은 제 1 불순물 이온 영역(85)들이 서로 접촉하는 것을 방지한다.
도 1, 도 10 내지 도 12 을 참조하면, 상기 게이트 패턴(74) 및 보강막 패턴(50)과 함께 트랜치 절연막(40)을 덮도록 스페이서 막(100) 및 스페이서 패턴막(103)을 차례로 형성한다. 상기 스페이서 패턴막(103)은 스페이서 막(100)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 스페이서 막 (100)은 게이트 절연막 패턴(72)과 동일한 식각률을 갖는 절연막을 사용해서 형성할 수 있다.
계속해서, 상기 스페이서 막(100)을 식각 버퍼막으로 사용해서 스페이서 패턴막(103)에 식각공정(106)을 수행한다. 상기 식각공정(106)은 스페이서 막(100) 상에 위치해서 게이트 패턴(74)의 측벽들을 각각 덮는 스페이서 패턴(109)들을 형성한다. 이때에, 상기 스페이서 패턴(109)들 및 게이트 패턴(74)들 사이에 스페이서 막(100)이 존재한다.
다음으로, 상기 스페이서 패턴(109)들 및 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50) 및 반도체 기판(35)에 이온 주입공정(110)을 수행한다. 상기 이온 주입공정(110)은 보강막 패턴(50) 및 반도체 기판(35)에 제 2 불순물 이온 영역(115)들을 형성한다. 이때에, 상기 제 2 불순물 이온 영역(115)들은 게이트 패턴(74)에 자기 정렬하도록 형성된다. 그리고, 상기 제 2 불순물 이온 영역(115)들은 각각이 제 1 불순물 이온 영역(85)들과 중첩한다. 상기 제 2 불순물 이온 영역(115)들은 보강막 패턴(50) 및 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 형성하는 것이 바람직하다. 상기 제 2 불순물 이온 영역(115)들은 보강막 패턴(50)을 지나서 스트레인드 실리콘 막(30)에 형성할 수 있다. 상기 제 2 불순물 이온 영역(115)들은 반도체 기판(35)과 다른 도전형을 갖는 불순물 이온들을 사용해서 형성할 수 있다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 서로 다른 크기의 불순물 이온들의 도즈(Dose)를 갖도록 형성하는 것이 바람직하다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 동일한 크기의 불순 물 이온들의 도즈(Dose)를 갖도록 형성할 수 있다. 상기 게이트 패턴(74)의 양 편에 자기 정렬하는 제 1 및 제 2 불순물 이온 영역들(85, 115)은 각각이 불순물 영역(118)들을 형성한다. 상기 불순물 영역(118)들은 각각이 소오스 및 드레인 영역들(Source And Drain Regions)을 형성한다. 이를 통해서, 본 발명의 일 실시예에 따른 트랜지스터(120)가 형성된다.
결론적으로, 상기 트랜지스터(120)는 보강막 패턴(50) 상에 위치하는 게이트 패턴(74) 및 반도체 기판(35)의 주 표면보다 높게 위치하는 불순물 영역(118)들을 갖도록 형성된다. 그리고, 상기 트랜지스터(120)는 소정 두께(D1)를 갖는 보강막 패턴(50) 및 스트레인드 실리콘 막(30)내 위치되는 채널을 갖는다. 또한, 상기 트랜지스터(120)는 트랜치 절연막(40) 형성 후 또는 웰 영역(65) 형성 후에 보강막 패턴(50)을 형성하기 때문에 반도체 제조공정에 따라서 저항이 감소되지 않는 불순물 영역(118)들과 함께 채널을 가질 수 있다.
도 13 내지 도 21 은 각각이 도 1 의 절단선을 따라 취해서 본 발명의 다른 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다. 도 13 내지 도 21 은 도 2 내지 도 12 와 같은 구성 요소들에 대해서 동일 참조부호들을 각각 갖는다.
도 1, 도 13 및 도 14 를 참조하면, 단결정 실리콘 기저판(10) 상에 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer; 20) 및 스트레인드 실리콘 막(Strained Silicon Layer; 30)을 차례로 적층한 반도체 기판(35)을 준비한다. 상기 반도체 기 판(35)은 P 형의 불순물 이온들을 갖도록 형성하는 것이 바람직하다. 상기 반도체 기판(35)은 N 형의 불순물 이온들을 갖도록 형성할 수 있다. 그리고, 상기 반도체 기판(35)에 트랜치 절연막(40)을 배치해서 활성영역(45)을 한정시킨다. 상기 트랜치 절연막(40)은 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 연장되도록 형성한다.
이어서, 상기 반도체 기판(35)에 이온 주입공정(60)을 수행해서 이완된 실리콘 게르마늄 막(20)에 웰 영역(65)을 형성한다. 상기 웰 영역(65)은 반도체 기판(35)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 상기 이온 주입공정(60)은 트랜지스터의 문턱전압(Threshold Voltage)을 조절하기 위해서 반도체 기판(35)과 동일한 도전형을 갖는 불순물 이온들을 스트레인드 실리콘 막(30) 및 이완된 실리콘 게르마늄 막(20)에 연속적으로 주입할 수 있다.
도 1, 도 15 및 도 16 을 참조하면, 상기 활성영역(45)의 반도체 기판(35) 및 트랜치 절연막(40)을 덮는 게이트 절연막(70) 및 게이트 막(73)을 차례로 형성한다. 상기 게이트 막(73) 상에 배치해서 활성영역(45)의 중간에 위치하는 적어도 하나의 포토레지스트 패턴(76)을 형성한다. 상기 게이트 막(73)은 도핑된 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(73)은 차례로 적층된 도핑된 폴리실리콘 막 및 금속 실리사이드 막(Metaliic Silicide Layer)을 사용해서 형성할 수 있다. 상기 게이트 절연막(70)은 트랜치 절연막(40)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 절연막(70)은 트랜치 절연막(40)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직 하다.
계속해서, 상기 포토레지스트 패턴(76)을 식각 마스크로 사용해서 게이트 막 (73)및 게이트 절연막(70)에 식각공정(79)을 차례로 수행한다. 상기 식각공정(79)은 활성영역(45)의 반도체 기판(35) 및 트랜치 절연막(40)을 노출시키도록 수행할 수 있다. 상기 식각공정(79)은 포토레지스트 패턴(76) 및 활성영역(45)의 반도체 기판(35) 사이에 차례로 적층된 게이트 절연막 패턴(72) 및 게이트 패턴(74)을 형성한다. 이때에, 상기 게이트 패턴(74) 아래의 스트레인드 실리콘 막(30)은 트랜지스터의 채널(Channel)로서 사용될 수 있다.
도 1, 도 17 및 도 18 을 참조하면, 상기 활성영역(45)의 반도체 기판(35) 상에 위치해서 게이트 패턴(74)의 측벽들에 접촉하는 보강막 패턴(50)들을 형성한다. 상기 보강막 패턴(50)은 도 1 의 체크 영역(P)에 형성하지 않는다. 상기 보강막 패턴(50)들은 게이트 패턴(74)의 하부 측벽들을 덮고 그리고 그 패턴(74)의 상부 측벽들을 노출시키도록 형성된다. 이때에, 상기 보강막 패턴(50)들의 각각은 게이트 패턴(74)으로부터 반대편을 향해서 연장하도록 형성하는 것이 바람직하다. 상기 보강막 패턴(50)들은 에피텍셜 막을 사용해서 형성하는 것이 바람직하다. 상기 보강막 패턴(50)들은 게이트 패턴(74)으로 노출된 스트레인드 실리콘 막(30)을 반도체 제조공정으로부터 보호한다. 상기 보강막 패턴(50)들의 각각은 게이트 절연막 패턴(72)의 두께와 다른 크기를 갖도록 형성하는 것이 바람직하다. 상기 보강막 패턴(50)들의 각각은 게이트 절연막 패턴(72)의 두께와 동일한 크기를 갖도록 형성하는 것이 바람직하다.
여기서, 상기 에피텍셜 막은 알. 피이. 씨이. 브이. 디(RPCVD; Reduced Pressure Chemical Vapor Depositon)를 사용해서 형성한다. 이때에, 상기 알. 피이. 씨이. 브이. 디는 온도 850 ℃ 미만에서 수소(Hydrogen)를 사용해서 이완된 실리콘 게르마늄 막(20)의 표면을 세정하는 단계 및 온도 750 ℃ 이하에서 공정 가스들(SiH2Cl2, HCl)을 혼합하여 에피텍셜 막을 형성하는 단계를 포함한다. 상기 에피텍셜 막은 반도체 기판(35)의 스트레인드 실리콘 막(20)을 씨드(Seed)로 사용해서 형성한 실리콘 막이다.
상기 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50)들 및 반도체 기판(35)에 이온 주입공정(80)을 수행한다. 상기 이온 주입공정(80)은 게이트 패턴(74)에 중첩하도록 보강막 패턴(50)들 및 반도체 기판(35)에 제 1 불순물 이온 영역(85)들을 형성한다. 이때에, 상기 제 1 불순물 이온 영역(85)들은 보강막 패턴(50)들 및 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 형성하는 것이 바람직하다. 상기 제 1 불순물 이온 영역(85)들은 보강막 패턴(50)들을 지나서 스트레인드 실리콘 막(30)에 형성할 수 있다. 상기 제 1 불순물 이온 영역(85)들은 반도체 기판(35)과 다른 불순물 이온들을 갖도록 형성하는 것이 바람직하다.
상기 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50)들 및 반도체 기판(35)에 이온 주입공정들(90, 94)을 연속적으로 수행한다. 상기 이온 주입공정들(90, 94)은 반도체 기판(35)의 주 표면에 대해서 이온주입 장비내 이온 총(Ion Gun)을 틸트(Tilt)해서 수행할 수 있다. 상기 이온 주입공정들(90, 94)은 제 1 불순물 이온 영역(85)들 아래에 불순물 이온들의 농도 피크가 위치하도록 이완된 실 리콘 게르마늄 막(20)에 펀치쓰루 억제 영역(98)을 형성한다. 상기 펀치쓰루 억제 영역(98)은 반도체 기판(35)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 이때에, 상기 펀치쓰루 억제 영역(98)은 제 1 불순물 이온 영역(85)들이 서로 접촉하는 것을 방지한다.
도 1, 도 19 내지 도 21 을 참조하면, 상기 게이트 패턴(74) 및 보강막 패턴(50)들과 함께 트랜치 절연막(40)을 덮도록 스페이서 막(100) 및 스페이서 패턴막(103)을 형성한다. 상기 스페이서 패턴막(103)은 스페이서 막(100)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 스페이서 막(100)은 게이트 절연막 패턴(72)과 동일한 식각률을 갖는 절연막을 사용해서 형성할 수 있다.
계속해서, 상기 스페이서 막(100)을 식각 버퍼막으로 사용해서 스페이서 패턴막(103)에 식각공정(106)을 수행한다. 상기 식각공정(106)은 스페이서 막(100) 상에 위치해서 게이트 패턴(74)의 측벽들의 일부를 각각 덮는 스페이서 패턴(109)들을 형성한다. 이때에, 상기 스페이서 패턴(109)들 및 게이트 패턴(74) 사이에 스페이서 막(100)이 존재한다.
다음으로, 상기 스페이서 패턴(109)들 및 게이트 패턴(74)을 이온 마스크로 사용해서 보강막 패턴(50)들 및 반도체 기판(35)에 이온 주입공정(110)을 수행한다. 상기 이온 주입공정(110)은 보강막 패턴(50)들 및 반도체 기판(35)에 제 2 불순물 이온 영역(115)들을 형성한다. 이때에, 상기 제 2 불순물 이온 영역(115)들은 게이트 패턴(74)에 자기 정렬하도록 형성된다. 그리고, 상기 제 2 불순물 이온 영 역(115)들은 각각이 제 1 불순물 이온 영역(85)들과 중첩한다. 상기 제 2 불순물 이온 영역(115)들은 보강막 패턴(50)들 및 스트레인드 실리콘 막(30)을 지나서 이완된 실리콘 게르마늄 막(20)에 형성하는 것이 바람직하다. 상기 제 2 불순물 이온 영역(115)들은 보강막 패턴(50)들을 지나서 스트레인드 실리콘 막(30)에 형성할 수 있다. 상기 제 2 불순물 이온 영역(115)들은 반도체 기판(35)과 다른 도전형을 갖는 불순물 이온들을 사용해서 형성하는 것이 바람직하다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 서로 다른 크기의 불순물 이온들의 도즈를 갖도록 형성하는 것이 바람직하다. 상기 제 1 및 제 2 불순물 이온 영역들(85, 115)은 동일한 크기의 불순물 이온들의 도즈를 갖도록 형성할 수 있다. 상기 게이트 패턴(74)의 양 편에 자기 정렬하는 제 1 및 제 2 불순물 이온 영역들(85, 115)은 각각이 불순물 영역(118)들을 형성한다. 상기 불순물 영역(118)들은 각각이 소오스 및 드레인 영역(Source And Drain Region)들을 형성한다. 이를 통해서, 본 발명의 일 실시예에 따른 트랜지스터(120)가 형성된다.
결론적으로, 상기 트랜지스터(120)는 보강막 패턴(50)들 사이에 위치하는 게이트 패턴(74) 및 반도체 기판(35)의 주 표면보다 높게 위치하는 불순물 영역(118)들을 갖도록 형성된다. 그리고, 상기 트랜지스터(120)는 소정 두께(D2)를 갖는 스트레인드 실리콘 막(30)내 위치하는 채널을 갖는다. 또한, 상기 트랜지스터(120)는 게이트 패턴(74)을 형성한 후에 보강막 패턴(50)들을 형성하기 때문에 반도체 제조공정에 따라서 저항이 감소되지 않는 소오스 및 드레인 영역들을 가질 수 있다.
상술한 바와 같이, 본 발명은 반도체 제조공정에 따라서 반도체 기판의 스트레인드 실리콘 막이 제거되는 량을 최소화해서 트랜지스터의 전기적 특성을 향상시키는 보강막 패턴들을 갖는 트렌지스터들 및 그 형성방법들을 제공한다. 이를 통해서, 상기 트랜지스터들 및 그 형성방법들은 보강막 패턴들을 사용해서 소오스 및 드레인 영역들과 함께 채널의 저항을 감소시켜서 전류 구동능력을 향상시킬 수 있다.

Claims (18)

  1. 활성영역의 반도체 기판 상에 배치된 적어도 하나의 게이트 패턴;
    상기 게이트 패턴의 하부 측벽들로부터 각각 연장하도록 상기 활성영역의 주 표면 상에 배치되되, 그들은 각각이 상기 게이트 패턴의 상부 측벽들을 각각 노출시키는 보강막 패턴들;
    상기 게이트 패턴에 중첩하도록 상기 보강막 패턴들 및 상기 활성영역에 동시에 배치된 불순물 영역들;
    상기 보강막 패턴 상에 위치해서 상기 게이트 패턴의 상기 상부 측벽들에 배치된 스페이서 패턴들; 및
    상기 스페이서 패턴들 및 상기 게이트 패턴 사이에 위치되어서 상기 보강막 패턴들 및 상기 게이트 패턴을 덮도록 상기 반도체 기판 상에 배치된 스페이서 막을 포함하되,
    상기 스페이서 막은 상기 스페이서 패턴들과 다른 식각률을 갖는 절연막이고, 상기 보강막 패턴들은 에피텍셜 막(Epitaxial Layer)이고, 상기 반도체 기판은 단결정 실리콘 기저판 상에 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)이 차례로 적층된 것이 특징인 트랜지스터.
  2. 제 1 항에 있어서,
    상기 불순물 영역들은 상기 반도체 기판과 다른 타입의 도전형을 갖는 것이 특징인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 불순물 영역들의 각각은 상기 제 1 및 상기 제 2 불순물 이온 영역들을 포함하되,
    상기 제 1 및 제 2 불순물 이온 영역들은 상기 보강막 패턴 및 상기 스트레인드 실리콘 막을 지나서 상기 이완된 실리콘 게르마늄 막에 배치되는 것이 특징인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 패턴은 도핑된 폴리실리콘 막인 것이 특징인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 반도체 기판에 트랜치 절연막을 더 포함하되,
    상기 트랜치 절연막은 상기 불순물 영역들과 접촉되도록 상기 보강막 패턴들의 끝단부로부터 상기 반도체 기판을 향하여 위치해서 상기 활성영역을 한정하는 것이 특징인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 패턴 및 상기 반도체 기판 사이에 개재된 게이트 절연막 패턴을 더 포함하되,
    상기 게이트 절연막 패턴의 두께는 상기 보강막 패턴들의 각각의 두께와 다른 크기를 갖는 것이 특징인 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 패턴 및 상기 반도체 기판 사이에 개재된 게이트 절연막 패턴을 더 포함하되,
    상기 게이트 절연막 패턴은 상기 보강막 패턴들의 각각의 두께와 동일한 크기를 갖는 것이 특징인 트랜지스터.
  8. 활성영역의 반도체 기판을 노출시키는 적어도 하나의 게이트 패턴을 형성하고,
    상기 활성영역 상에 위치하고 동시에 상기 게이트 패턴의 하부 측벽들에 접촉해서 상기 게이트 패턴의 상부 측벽들을 노출시키는 보강막 패턴들을 형성하고,
    상기 게이트 패턴에 중첩하도록 상기 보강막 패턴들 및 상기 활성영역에 불순물 영역들을 형성하고,
    상기 보강막 패턴들 및 상기 게이트 패턴을 덮는 스페이서 막을 형성하고,
    상기 스페이서 막 상에 위치해서 상기 게이트 패턴의 상기 상부 측벽들을 덮는 스페이서 패턴들을 형성하는 것을 포함하되,
    상기 스페이서 패턴들 및 상기 스페이서 막은 각각이 서로 다른 절연막들을 사용해서 형성되고, 상기 보강막 패턴들은 에피텍셜 막(Epitaxial Layer)을 사용해서 형성되고, 상기 반도체 기판은 단결정 실리콘 기저판 상에 차례로 적층된 이완된 실리콘 게르마늄 막(Relaxed SiXGeY Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)을 사용해서 형성되는 것이 특징인 트랜지스터의 형성방법.
  9. 제 8 항에 있어서,
    상기 게이트 패턴 및 상기 반도체 기판 사이에 게이트 절연막 패턴을 형성하는 것을 더 포함하되,
    상기 게이트 절연막 패턴은 상기 보강막 패턴들의 각각의 두께와 동일한 크기를 갖도록 형성하는 것이 특징인 트랜지스터의 형성방법.
  10. 제 8 항에 있어서,
    상기 게이트 패턴 및 상기 반도체 기판 사이에 게이트 절연막 패턴을 형성하는 것을 더 포함하되,
    상기 게이트 절연막 패턴은 상기 보강막 패턴들의 각각의 두께와 다른 크기를 갖도록 형성하는 것이 특징인 트랜지스터의 형성방법.
  11. 제 8 항에 있어서,
    상기 반도체 기판에 상기 활성영역을 고립시키는 트랜치 절연막을 형성하는 것을 더 포함하되,
    상기 트랜치 절연막은 상기 불순물 영역들과 접촉되어서 상기 보강막 패턴들의 끝단부로부터 상기 반도체 기판을 향해서 위치하도록 형성하는 것이 특징인 트랜지스터의 형성방법.
  12. 제 8 항에 있어서,
    상기 불순물 영역들은 상기 반도체 기판과 다른 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 형성방법.
  13. 제 8 항에 있어서,
    상기 불순물 영역들을 형성하는 것은,
    상기 게이트 패턴을 이온 마스크로 사용해서 상기 보강막 패턴들 및 상기 활성영역에 이온 주입 공정을 수행하여 제 1 불순물 이온 영역들을 형성하고,
    상기 게이트 패턴 및 상기 스페이서 패턴들을 사용해서 상기 보강막 패턴들 및 상기 활성영역에 이온 주입 공정을 연속적으로 수행하여 상기 제 1 불순물 영역들과 각각 중첩하도록 제 2 불순물 이온 영역들을 형성하는 것을 포함하되,
    상기 제 1 및 제 2 불순물 이온 영역들은 상기 보강막 패턴 및 상기 스트레인드 실리콘 막을 지나서 상기 이완된 실리콘 게르마늄 막에 형성하는 것이 특징인 트랜지스터의 형성방법.
  14. 제 8 항에 있어서,
    상기 보강막 패턴들을 형성하는 것은,
    상기 게이트 패턴으로 노출된 상기 활성영역에 선택적 에피 공정(Selective Epi Process)을 수행하는 것을 포함하는 것이 특징인 트랜지스터의 형성방법.
  15. 제 8 항에 있어서,
    상기 게이트 패턴은 도핑된 폴리실리콘 막을 사용해서 형성하는 것이 특징인 트랜지스터의 형성방법.
  16. 삭제
  17. 삭제
  18. 삭제
KR1020040066077A 2004-08-20 2004-08-20 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들 Expired - Fee Related KR100593738B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040066077A KR100593738B1 (ko) 2004-08-20 2004-08-20 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들
US11/204,564 US7307274B2 (en) 2004-08-20 2005-08-15 Transistors having reinforcement layer patterns and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040066077A KR100593738B1 (ko) 2004-08-20 2004-08-20 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들

Publications (2)

Publication Number Publication Date
KR20060017412A KR20060017412A (ko) 2006-02-23
KR100593738B1 true KR100593738B1 (ko) 2006-06-28

Family

ID=35908831

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066077A Expired - Fee Related KR100593738B1 (ko) 2004-08-20 2004-08-20 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들

Country Status (2)

Country Link
US (1) US7307274B2 (ko)
KR (1) KR100593738B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235345A (ja) * 2003-01-29 2004-08-19 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7202132B2 (en) * 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235345A (ja) * 2003-01-29 2004-08-19 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20060038200A1 (en) 2006-02-23
US7307274B2 (en) 2007-12-11
KR20060017412A (ko) 2006-02-23

Similar Documents

Publication Publication Date Title
US8828820B2 (en) Transistor and method for forming the same
US8536653B2 (en) Metal oxide semiconductor transistor
US6882025B2 (en) Strained-channel transistor and methods of manufacture
CN101322228B (zh) 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
KR101264113B1 (ko) 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
KR100825809B1 (ko) 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법
US8338274B2 (en) Transistor device comprising an embedded semiconductor alloy having an asymmetric configuration
US20110127614A1 (en) Reducing the series resistance in sophisticated transistors by embedding metal silicide contact regions reliably into highly doped semiconductor material
US10629734B2 (en) Fabricating method of fin structure with tensile stress and complementary FinFET structure
US20090065807A1 (en) Semiconductor device and fabrication method for the same
US7514309B2 (en) Methods to selectively protect NMOS regions, PMOS regions, and gate layers during EPI process
US20140120677A1 (en) Methods of forming enhanced mobility channel regions on 3d semiconductor devices, and devices comprising same
US20120104486A1 (en) Transistor and method for forming the same
US20080315317A1 (en) Semiconductor system having complementary strained channels
US20170338227A1 (en) Semiconductor device with metal gates
US11038063B2 (en) Semiconductor structure and fabrication method thereof
KR100593738B1 (ko) 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들
KR100607194B1 (ko) 트랜지스터의 전기 노드들 및 그의 형성방법들
US7211481B2 (en) Method to strain NMOS devices while mitigating dopant diffusion for PMOS using a capped poly layer
KR20120044800A (ko) 반도체 소자 및 이의 제조 방법
KR100598284B1 (ko) 반도체 소자 제조방법
US20050170620A1 (en) Transistors for semiconductor device and methods of fabricating the same
KR20040044207A (ko) 씨모스 반도체 소자 및 그 형성방법
KR20060079424A (ko) 반도체 소자 및 이의 제조 방법
KR20050066755A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040820

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060118

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060428

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060620

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060621

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090615

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100528

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110531

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120531

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160531

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20220525

Start annual number: 17

End annual number: 17

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20250401