KR100589932B1

KR100589932B1 - 반도체 집적 회로

Info

Publication number: KR100589932B1
Application number: KR20050007475A
Authority: KR
Inventors: 도미타히로요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2004-09-28
Filing date: 2005-01-27
Publication date: 2006-06-19
Anticipated expiration: 2025-01-27
Also published as: CN1755577A; JP4762520B2; TWI282919B; US6973001B1; JP2006099831A; CN100340942C; TW200611100A; KR20060028665A

Abstract

본 발명은 내부 회로의 동작 타이밍을 자동적으로 조정함으로써 동작 마진을 향상시키는 것을 목적으로 한다.

각 제2 트랜지스터쌍의 게이트는 상승 엣지 및 하강 엣지가 인접하는 한 쌍의 지연 타이밍 신호의 한쪽 및 다른 쪽을 각각 받아, 제1 전원 전압으로 프리챠지된 제1 노드의 전하를 서서히 디스챠지한다. 디스챠지 속도는 트랜지스터의 임계치 전압, 동작 온도, 혹은 전원 전압에 따라 변화된다. 복수의 검출 회로는 서로 다른 타이밍에서 동작하여 제1 노드의 전압을 논리값으로서 검출한다. 셀렉터는 검출 회로의 검출 결과에 따라 제2 타이밍 신호 중 어느 하나를 선택한다. 내부 회로는 선택된 제2 타이밍 신호에 동기하여 동작한다. 이 때문에, 동작 환경의 변화에 응답하여 내부 회로의 동작 타이밍을 알맞게 조정할 수 있다. 이 결과, 반도체 집적 회로의 동작 마진을 향상시킬 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 반도체 집적 회로의 제1 실시 형태를 도시한 블록도.

도 2는 도 1에 도시된 타이밍 조정 회로를 상세하게 도시한 블록도.

도 3은 도 2에 도시된 인에이블 회로를 상세하게 도시한 회로도.

도 4는 도 3에 도시된 인에이블 회로의 동작을 도시한 타이밍도.

도 5는 도 2에 도시된 샘플링 클록 지연 회로를 상세하게 도시한 회로도.

도 6은 도 5에 도시된 샘플링 클록 지연 회로의 동작을 도시한 타이밍도.

도 7은 도 2에 도시된 클록 지연 회로를 상세하게 도시한 회로도.

도 8은 도 7에 도시된 클록 지연 회로(32)의 동작을 도시한 타이밍도.

도 9는 도 2에 도시된 아날로그 지연 회로(30)를 상세하게 도시한 회로도.

도 10은 도 2에 도시된 제1 래치 회로(34)를 상세하게 도시한 회로도.

도 11은 도 2에 도시된 엔코더(36) 및 제2 래치 회로(40)를 상세하게 도시한 회로도.

도 12는 도 2에 도시된 래치 클록 생성 회로(38)를 상세하게 도시한 회로도.

도 13은 도 11에 도시된 래치(40a)를 상세하게 도시한 회로도.

도 14는 도 11에 도시된 래치(40b)를 상세하게 도시한 회로도.

도 15는 도 2에 도시된 셀렉터(42)를 상세하게 도시한 회로도.

도 16은 제1 실시 형태에 있어서의 SDRAM의 동작의 일례를 도시한 타이밍도.

도 17은 제1 실시 형태에 있어서의 SDRAM의 동작의 다른 예를 도시한 타이밍도.

도 18은 제1 실시 형태에 있어서의 SDRAM의 동작의 다른 예를 도시한 타이밍도.

도 19는 임계치 전압이 높을 때의 tAC의 전원 의존성 및 온도 의존성을 도시한 특성도.

도 20은 임계치 전압이 낮을 때의 tAC의 전원 의존성 및 온도 의존성을 도시한 특성도.

도 21은 임계치 전압이 높을 때의 tOH의 전원 의존성 및 온도 의존성을 도시한 특성도.

도 22는 임계치 전압이 낮을 때의 tOH의 전원 의존성 및 온도 의존성을 도시한 특성도.

도 23은 본 발명의 반도체 집적 회로의 제2 실시 형태에 있어서의 타이밍 조정 회로를 상세하게 도시한 블록도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 클록 버퍼

12 : 커맨드 버퍼

14 : 어드레스 버퍼/레지스터

16 : I/O 데이터 버퍼/레지스터

18 : 제어 신호 래치

20 : 모드 레지스터

22 : 컬럼 어드레스 카운터

24, 24A : 타이밍 조정 회로

26 : 인에이블 회로

28 : 샘플링 클록 지연 회로

30 : 아날로그 지연 회로

32 : 클록 지연 회로

34 : 제1 래치 회로

36 : 엔코더

38 : 래치 클록 생성 회로

40 : 제2 래치 회로

42 : 셀렉터

AN : 아날로그 노드

BANK0-3 : 뱅크

C2-C10 : 지연 클록 신호

CKE : 클록 인에이블 신호

CLK : 클록 신호

EN0-4 : 엔코드 신호

ENBL, ENBZ, ENBX : 인에이블 신호

ICLK : 내부 클록 신호

LT1-4 : 래치 신호

SCLK1-4 : 샘플링 클록 신호

SEL0-4 : 선택 신호

SEND : 샘플링 종료 신호

OCLK : 출력 클록 신호

본 발명은 내부 회로의 동작 타이밍을 조정하는 타이밍 조정 회로를 갖는 반도체 집적 회로에 관한 것이다.

반도체 집적 회로에 형성되는 타이밍 조정 회로는 내부 회로의 동작 타이밍을 조정하기 위해서 클록 등의 타이밍 신호의 지연 시간을 조정한다. 예컨대, 타이밍 조정 회로는 종속 접속된 지연단을 갖고 있다. 타이밍 조정 회로는 지연단으로부터 순차 출력되는 지연 타이밍 신호 중 어느 하나를 지연 제어 신호를 이용하여 선택하고, 선택한 지연 타이밍 신호를 내부 회로에 출력한다. 지연 제어 신호는 반도체 집적 회로의 내부에서 생성된다(예컨대, 특허문헌 1).

이 종류의 타이밍 조정 회로의 하나는 출력 노드를 프리챠지하는 pMOS 트랜지스터와, 출력 노드를 디스챠지하는 복수의 nMOS 트랜지스터쌍을 갖고 있다. 각 nMOS 트랜지스터쌍의 게이트는 복수 비트로 이루어진 지연 제어 신호 중 어느 하나 와, 지연단의 출력 중 어느 하나에 각각 접속되어 있다. 그리고, pMOS 트랜지스터와, 지연 제어 신호에 의해 선택되는 nMOS 트랜지스터쌍에 의해 출력 노드를 충방전함으로써, 출력 노드에 지연 타이밍 신호가 생성된다.

한편, 출력 노드를 프리챠지하는 pMOS 트랜지스터와, 디스챠지하는 nMOS 트랜지스터쌍을 이용하여 2개의 신호의 위상차를 검출하는 회로 기술이 제안되어 있다(예컨대, 특허문헌 2). 이 회로에서는, pMOS 트랜지스터의 게이트는 프리챠지 신호를 받고, nMOS 트랜지스터쌍의 게이트는 위상차를 검출하는 2개의 신호를 각각 받고 있다.

[특허문헌 1] 일본 특허 공개 제2003-163584호 공보

[특허문헌 2] 일본 특허 공개 평성 제9-116342호 공보

본 발명은 이하의 문제점을 해결하기 위해서 이루어졌다.

전술한 지연 제어 신호는 일반적으로 퓨즈 등을 이용하여 미리 생성된다. 이 때문에, 반도체 집적 회로의 동작 온도 또는 동작 전압이 변화된 경우에, 이 변화에 따라 내부 회로의 동작 타이밍을 조정할 수 없다. 바꾸어 말하면, 반도체 집적 회로의 동작 환경에 따라 최적의 동작 타이밍을 검출하고, 설정하는 회로는 존재하지 않는다.

본 발명의 목적은 임계치 전압, 동작 온도 및 전원 전압의 변화에 응답하여 내부 회로의 동작 타이밍을 자동적으로 조정하는 것에 있다. 이에 따라, 반도체 집적 회로의 동작 마진을 향상시키고, 제조 수율을 향상시키는 것에 있다. 또한, 반 도체 집적 회로를 액세스하는 시스템의 동작 마진을 향상시키는 것에 있다.

본 발명의 일 형태에서는 제1 트랜지스터가 제1 노드와 제1 전원선 사이에 배치되어 제1 노드를 제1 전원 전압으로 프리챠지한다. 복수조의 제2 트랜지스터쌍은 제1 노드와 제2 전원선 사이에 직렬로 배치되어 있다. 타이밍 신호 지연 회로는 종속 접속된 복수의 지연단을 가지며, 초단에서 받은 제1 타이밍 신호를 순차 반전시킨 복수의 지연 타이밍 신호를 생성한다. 각 제2 트랜지스터쌍의 게이트는 상승 엣지 및 하강 엣지가 서로 인접하는 한 쌍의 지연 타이밍 신호의 한쪽 및 다른 쪽을 각각 받고, 제1 전원 전압으로 프리챠지된 제1 노드의 전하를 순차 디스챠지한다. 제2 트랜지스터쌍이 받는 한 쌍의 지연 타이밍 신호는 서로 다르다. 복수의 검출 회로는 서로 다른 타이밍에서 동작하고, 디스챠지중인 제1 노드의 전압을 논리값으로서 검출한다. 셀렉터는 검출 회로의 검출 결과에 따라 복수의 제2 타이밍 신호 중 어느 하나를 선택한다. 내부 회로는 셀렉터에 의해 선택된 제2 타이밍 신호에 동기하여 동작한다.

제1 노드의 디스챠지 속도는 반도체 집적 회로를 구성하는 트랜지스터의 임계치 전압, 반도체 집적 회로의 동작 온도, 혹은 반도체 집적 회로에 공급되는 전원 전압에 따라 변화된다. 이 때문에, 임계치 전압, 동작 온도 및 전원 전압에 따라 내부 회로의 동작 타이밍을 자동적으로 알맞게 설정할 수 있다. 각 제2 트랜지스터쌍은 상승 엣지 및 하강 엣지가 서로 인접하는 한 쌍의 지연 타이밍 신호의 액티브 기간의 중복 기간에 온한다. 온 기간은 짧고, 제1 노드의 전하를 서서히 방출 할 수 있다. 제1 노드의 전압 변화의 기울기를 완만하게 할 수 있기 때문에, 임계치 전압, 동작 온도 및 전원 전압의 미소한 변화에 응답하여 내부 회로의 동작 타이밍을 조정할 수 있다. 이 결과, 반도체 집적 회로의 동작 마진을 향상시킬 수 있고, 제조 수율을 향상시킬 수 있다. 또한, 반도체 집적 회로를 액세스하는 시스템의 동작 마진을 향상시킬 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는, 샘플링 신호 지연 회로는 제1 타이밍 신호를 순차 지연시켜 복수의 샘플링 타이밍 신호를 생성한다. 검출 회로는 서로 다른 샘플링 타이밍 신호에 동기하여 제1 노드의 전압을 논리값으로서 각각 검출한다. 이 때문에, 검출 회로에 의해 검출한 논리값이 조합에 의해 제1 노드의 디스챠지 속도를 용이하게 판정할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는 복수의 래치 회로가 검출 회로와 셀렉터 사이에 배치되어 검출 회로에서의 검출 결과를 래치한다. 검출 결과를 래치 회로로 유지함으로써, 검출 회로는 셀렉터에 의해 제2 타이밍 신호가 선택되기 전에 다음 검출 동작의 준비를 시작할 수 있다. 따라서, 검출 사이클을 짧게 할 수 있고, 동작 온도, 전원 전압의 변화로부터 내부 회로의 동작 타이밍의 변경까지의 시간을 짧게 할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는, 엔코더가 검출 회로와 래치 회로 사이에 배치되어, 검출 회로에서의 검출 결과를 엔코드하여 복수의 엔코드 신호 중 어느 하나를 활성화하는 동시에, 복수의 엔코드 신호를 래치 회로에 각각 출력한다. 엔코더의 비활성화 타이밍 지연 회로는 활성화되어 있는 엔코드 신호의 비활성화 타이밍을 새롭게 활성화하는 엔코드 신호의 활성화 타이밍보다 지연시킨다. 이 때문에, 엔코드 신호 중 어느 하나는 항상 활성화된다. 따라서, 셀렉터가 제2 타이밍 신호 중 어느 것도 선택하지 않는 것을 방지할 수 있다. 이 결과, 내부 회로가 동작하지 않고서 반도체 집적 회로가 오동작하는 것을 방지할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는, 인에이블 회로가 클록 신호인 제1 타이밍 신호의 제1 레벨 기간에 인에이블 신호를 접수하여, 클록 신호의 제2 레벨 기간에 접수한 인에이블 신호를 출력한다. 샘플링 신호 지연 회로 또는 타이밍 신호 지연 회로는 인에이블 회로로부터의 인에이블 신호의 출력에 응답하여 동작을 시작한다. 샘플링 신호 지연 회로 또는 타이밍 신호 지연 회로는 인에이블 신호를 받을 때까지 동작을 개시하지 않기 때문에, 반도체 집적 회로의 소비전력을 삭감할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는 검출 회로가 서로 다른 지연 타이밍 신호에 동기하여 제1 노드의 전압을 논리값으로서 검출한다. 제2 트랜지스터쌍의 게이트에 공급하기 위해서 생성되는 지연 타이밍 신호를 검출 회로의 동작 신호로도 이용함으로써, 회로 규모를 삭감할 수 있어, 반도체 집적 회로의 칩 비용을 삭감할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는, 검출 회로는 게이트가 제1 노드에 접속되어, 드레인으로부터 논리값에 대응하는 전압을 출력하는 트랜지스터를 갖고 있다. 트랜지스터의 임계치 전압(절대값)은 반도체 집적 회로에 형성되는 다른 트랜지스터의 임계치 전압보다 낮게 설정되어 있다. 이 때문에, 검출 회로 의 검출 시간을 단축할 수 있어, 출력이 고레벨도 저레벨도 아닌 상태가 되는 것을 방지할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는 제1 타이밍 신호가 클록 신호이다. 즉, 본 발명은 클록에 동기하여 동작하는 반도체 집적 회로에 적용할 수 있다.

본 발명의 일 형태에 있어서의 바람직한 예로서는, 내부 회로는 메모리 코어내의 메모리 셀로부터 판독되는 데이터를 선택된 제2 타이밍 신호에 동기하여 출력하는 데이터 출력 회로이다. 본 발명을 반도체 메모리에 적용하고, 데이터 출력 회로의 동작 타이밍을 조정함으로써, 반도체 메모리의 동작 마진을 향상시킬 수 있다.

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면 중의 ◎은 외부 단자를 나타내고 있다. 도면에서, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 말미에 "Z"가 붙는 신호는 정논리를 나타내고 있다. 선두에 "/"가 붙는 신호 및 말미에 "X"가 붙는 신호는 부논리를 나타내고 있다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시 형태를 나타내고 있다. 이 반도체 집적 회로는 실리콘 기판상에 CMOS 프로세스를 사용하여 클록 동기식 싱크로너스 DRAM(이하, SDRAM이라 칭함)으로서 형성되어 있다. SDRAM은 클록 버퍼(10), 커맨드 버퍼(12), 어드레스 버퍼/레지스터(14), I/O 데이터 버퍼/레지스터(16; 내부 회로), 제어 신호 래치(18), 모드 레지스터(20), 컬럼 어드레스 카운터(22), 타이밍 조정 회로(24) 및 뱅크(BANK0-3; 메모리 코어)를 갖고 있다.

클록 버퍼(10)는 클록 인에이블 신호(CKE)의 활성화 중(고레벨)에 외부 클록 신호(CLK)를 접수하여, 내부 클록 신호(ICLK, ICLK1)로서 출력한다. 내부 클록 신호(ICLK; 제1 타이밍 신호)는 클록에 동기하여 동작하는 회로에 공급된다. 내부 클록 신호(ICLK1)는 외부 신호를 클록 신호(CLK)에 동기하여 수신하기 위해서 커맨드 버퍼(12), 어드레스 버퍼/레지스터(14), I/O 데이터 버퍼/레지스터(16) 및 타이밍 조정 회로(24)에 공급된다. 또한, 클록 버퍼(10)는 클록 인에이블 신호(CKE)의 활성화에 응답하여 인에이블 신호(ENBL)를 활성화한다.

커맨드 버퍼(12)는 칩 셀렉트 신호(/CS)의 활성화 중에 내부 클록 신호(ICLK1)에 동기하여 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/RAS) 및 기록 인에이블 신호(/WE)를 받고, 받은 신호를 뱅크(BANK0-3)를 동작시키는 제어 신호로서 제어 신호 래치(18)에 출력한다. 커맨드 버퍼(12)는 신호(/CS, /RAS, /CAS, /WE)가 전부 저레벨일 때, 모드 레지스터(20)를 설정하기 위한 모드 레지스터 설정 신호(MRS)를 출력한다.

어드레스 버퍼/레지스터(14)는 내부 클록 신호(ICLK1)에 동기하여 어드레스 신호(A0-13)를 수신하고, 수신한 신호를 로우 어드레스 신호(RAD) 또는 컬럼 어드레스 신호(CAD)로서 출력한다. 또한, 어드레스 버퍼/레지스터(14)는 내부 클록 신호(ICLK1)에 동기하여 뱅크 어드레스 신호(BA0-1)를 수신한다. 뱅크 어드레스 신호 (BA0-1)는 뱅크(BANK0-3) 중 어느 하나를 선택하기 위해서 사용된다.

I/O 데이터 버퍼/레지스터(16)는 기록 동작 중에 내부 클록 신호(ICLK1)에 동기하여 데이터 신호(DQ0-15; 기록 데이터)를 수신하는 데이터 입력 회로와, 판독 동작 중에 출력 클록 신호(OCLK)에 동기하여 데이터 신호(DQ0-15; 판독 데이터)를 출력하는 데이터 출력 회로를 갖고 있다. 제어 신호 유닛(18)은 커맨드 버퍼(12)로부터의 제어 신호를 래치하고, 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/RAS) 및 기록 인에이블 신호(/WE)로서 뱅크(BANK0-3)에 출력한다.

모드 레지스터(20)는 모드 레지스터 설정 신호(MRS)에 동기하여 공급되는 어드레스 신호(A0-12)에 따라 설정된다. 모드 레지스터(20)에 의해 CAS 레이턴시, 버스트 길이 등이 설정된다. CAS 레이턴시는 판독 커맨드의 접수로부터 판독 데이터가 출력될 때까지의 클록 사이클 수를 나타낸다. 설정된 CAS 레이턴시는 레이턴시 신호(LT)로서 컬럼 어드레스 카운터(22)에 출력된다. 버스트 길이는 1회의 기록 커맨드 또는 판독 커맨드로 입출력되는 데이터 신호의 수를 나타낸다. 컬럼 어드레스 카운터(22)는 어드레스 버퍼/레지스터(14)로부터의 컬럼 어드레스 신호(선두 어드레스)를 받아, 선두 어드레스에 계속되는 어드레스를 레이턴시 신호(LT)에 따라 생성한다. 선두 어드레스 및 생성된 어드레스는 컬럼 어드레스 신호(CAD)로서 출력된다.

타이밍 조정 회로(24)는 인에이블 신호(ENBL)의 활성화 중에 동작하고, 내부 클록 신호(ICLK)에 동기하는 출력 클록 신호(OCLK)를 생성한다. 타이밍 조정 회로(24)의 상세한 것은 후술하는 도 2 내지 도 12에서 설명한다. 타이밍 조정 회로 (24)는 SDRAM을 구성하는 트랜지스터의 임계치 전압, SDRAM에 공급되는 전원 전압 및 SDRAM의 동작 온도에 따라 출력 클록 신호(OCLK)의 위상을 자동적으로 조정한다. 출력 클록 신호(OCLK)의 위상은 임계치 전압이 낮을 때, 전원 전압이 높을 때, 혹은 동작 온도가 낮을 때에 지연된다.

임계치 전압이 낮을 때, 전원 전압이 높을 때, 혹은 동작 온도가 낮을 때, SDRAM의 내부 회로는 고속으로 동작하고, 내부 클록 신호(ICLK, ICLK1)의 천이 엣지 타이밍은 빨라진다(위상이 진행한다). 이 때문에, I/O 데이터 버퍼/레지스터(16)가 판독 데이터를 내부 클록 신호(ICLK)에 동기하여 출력하는 경우, 판독 데이터의 외부 클록 신호(CLK)에 대한 출력 개시 타이밍(tAC) 및 출력 종료 타이밍(tOH)은 모두 빨라진다. 본 발명에서는, 상기 조건에 있어서, 출력 클록(OCLK)의 엣지 타이밍을 느린 쪽으로 시프트한다. 따라서, 내부 회로가 고속으로 동작하는 조건에 있어서도, 판독 데이터의 외부 클록 신호(CLK)에 대한 출력 타이밍이 어긋나는 것을 방지할 수 있다.

각 뱅크(BANK0-3)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC; 다이내믹 메모리 셀)을 갖는 메모리 어레이와, 메모리 어레이를 액세스하기 위한 도시하지 않은 제어 회로(워드 디코더, 컬럼 디코더, 감지 증폭기, 프리챠지 회로, 센스 버퍼 및 라이트 증폭기)를 갖고 있다. 메모리 어레이는 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선쌍(BL)을 갖고 있다. 메모리 셀(MC)은 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL; 또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선 (WL)에 접속되어 있다. 뱅크(BANK0-3)는 메모리 어레이를 동작시키기 위한 제어 회로를 각각 갖고 있기 때문에, 서로 독립적으로 동작 가능하다.

도 2는 도 1에 도시된 타이밍 조정 회로(24)를 상세하게 도시하고 있다. 타이밍 조정 회로(24)는 인에이블 회로(26), 샘플링 클록 지연 회로(28; 샘플링 신호 지연 회로), 아날로그 지연 회로(30), 클록 지연 회로(32; 타이밍 신호 지연 회로), 제1 래치 회로(34), 엔코더(36), 래치 클록 생성 회로(38), 제2 래치 회로(40) 및 셀렉터(42)를 갖고 있다.

인에이블 회로(26)는 내부 클록 신호(ICLK)에 동기하여 인에이블 신호(ENBL)를 수신하고, 상보의 인에이블 신호(ENBZ, ENBX)를 출력한다. 인에이블 회로(26)의 상세한 것은 도 3에서 설명한다. 샘플링 클록 지연 회로(28)는 인에이블 신호(ENBZ, ENBX)의 활성화 중에 동작하고, 내부 클록 신호(ICLK)를 순차 지연시킨 샘플링 클록 신호(SCLK1-4; 샘플링 타이밍 신호) 및 샘플링 종료 신호(SEND)를 생성한다. 샘플링 클록 지연 회로(28)의 상세한 것은 도 5에서 설명한다.

아날로그 지연 회로(30)는 내부 클록 신호(ICLK)의 저레벨 기간에 아날로그 노드(AN; 제1 노드)를 고레벨(전원 전압)에 프리챠지하고, 내부 클록 신호(ICLK) 및 클록 지연 회로(32)로부터 출력되는 지연 클록 신호(C2-C10)에 따라 아날로그 노드(AN)에 축적된 전하를 디스챠지한다. 아날로그 지연 회로(30)의 상세한 것은 도 9에서 설명한다. 클록 지연 회로(32)는 인에이블 신호(ENBZ)의 활성화 중에 동작하고, 내부 클록(ICLK)을 순차 지연시킨 지연 클록 신호(C2-C10; 지연 타이밍 신호)를 생성한다. 클록 지연 회로(32)의 상세한 것은 도 7에서 설명한다.

제1 래치 회로(34)는 인에이블 신호(ENBX)의 활성화 중에 동작하고, 아날로그 노드(AN)의 전압 레벨을, 샘플링 클록 신호(SCLK1-4)에 각각 동기하여 래치하며, 래치한 레벨을 래치 신호(LT1-4)로서 출력한다. 샘플링 클록 신호(SCLK1-4)의 상승 엣지는 서로 어긋나 있기 때문에, 래치 신호(LT1-4)의 논리에 의해 아날로그 노드(AN)의 디스챠지 속도를 나타낼 수 있다. 구체적으로는, 아날로그 노드(AN)의 디스챠지 속도가 느릴수록 고레벨을 출력하는 래치 신호(LT1-4)의 수가 많아진다. 제1 래치 회로(34)의 상세한 것은 도 10에서 설명한다.

엔코더(36)는 래치 신호(LT1-4)의 논리 레벨을 엔코드하고, 엔코드 신호(EN0-4) 중 어느 하나를 고레벨로 설정한다. 아날로그 노드(AN)의 디스챠지 속도가 가장 느릴 때, 엔코드 신호(EN0)는 고레벨로 설정된다. 아날로그 노드(AN)의 디스챠지 속도가 가장 빠를 때, 엔코드 신호(EN4)는 고레벨로 설정된다. 엔코더(36)의 상세한 것은 도 11에서 설명한다.

래치 클록 생성 회로(38)는 내부 클록 신호(ICLK)의 저레벨 기간에 활성화되고, 샘플링 종료 신호(SEND)에 동기하는 래치 클록 신호(LCLKZ, LCLKX)를 생성한다. 래치 클록 생성 회로(38)의 상세한 것은 도 12에서 설명한다. 제2 래치 회로(40)는 래치 클록 신호(LCLKZ, LCLKX)에 동기하여 엔코드 신호(EN0-4)를 래치하고, 래치한 신호를 선택 신호(SEL0-4)로서 출력한다. 제2 래치 회로(40)의 상세한 것은 도 11에서 설명한다. 셀렉터(42)는 선택 신호(SEL0-4)에 따라 내부 클록 신호(ICLK) 및 지연 클록 신호(C3, C5, C7) 중 어느 하나를 출력 클록 신호(OCLK)로서 출력한다. 셀렉터(42)의 상세한 것은 도 15에서 설명한다.

도 3은 도 2에 도시된 인에이블 회로(26)를 상세하게 도시하고 있다. 인에이블 회로(26)는 내부 클록 신호(ICLK)의 저레벨 기간에 인에이블 신호(ENBL)를 래치(LT)에 전달하는 CMOS 전달 게이트(26a)를 갖고 있다. 래치(LT)는 한 쌍의 인버터에 의해 구성되고, 내부 클록 신호(ICLK)의 고레벨 기간에 피드백 루프를 형성한다. 즉, 인에이블 회로(26)는 내부 클록 신호(ICLK)의 저레벨 기간에 인에이블 신호(ENBL)를 수신하고, 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 인에이블 신호(ENBL)를 래치한다.

도 4는 도 3에 도시한 인에이블 회로(26)의 동작을 나타내고 있다. 도 3에서 기술한 바와 같이, 인에이블 회로(26)는 내부 클록 신호(ICLK)의 저레벨 기간(저레벨 기간)에 인에이블 신호(ENBL)를 수신하고, 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 인에이블 신호(ENBL)를 래치한다. 즉, 인에이블 회로(26)는 내부 클록 신호(ICLK)의 고레벨 기간에 인에이블 신호(ENBZ, ENBX)의 출력을 시작한다. 그리고, 타이밍 조정 회로(24)는 후술하는 바와 같이 인에이블 신호(ENBZ, ENBX)의 활성화에 동기하여 활성화되고, 고레벨의 인에이블 신호(ENBL)를 래치한 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 동작을 시작한다.

도 5는 도 2에 도시한 샘플링 클록 지연 회로(28)를 상세하게 도시하고 있다. 샘플링 클록 지연 회로(28)는 샘플링 클록 생성부(28a) 및 샘플링 종료 클록 생성부(28b)를 갖고 있다. 샘플링 클록 생성부(28a)는 NAND 게이트와, NAND 게이트의 출력에 종속 접속된 복수의 인버터와, 각 인버터의 입력에 접속된 MOS 커패시터로 구성된다. NAND 게이트는 내부 클록 신호(ICLK) 및 인에이블 신호(ENBZ)를 받 아, 샘플링 클록 신호(SCLK0)를 출력한다. 2, 3, 4, 6번째의 인버터는 샘플링 클록 신호(SCLK1-4)를 각각 출력한다. 샘플링 클록 신호(SCLK0-4)는 인에이블 신호(ENBZ)의 활성화 중에 내부 클록 신호(ICLK)에 동기하여 순차 출력된다. MOS 커패시터는 스위치를 통해 게이트를 인버터의 입력에 접속하고, 소스 및 드레인을 접지선(VSS)에 접속하고 있다. 스위치의 온/오프는 퓨즈 혹은 메탈 배선 등에 의해 프로그램 가능하다.

샘플링 종료 클록 생성부(28b)는 전원선(VDD; 제1 전원선)과 접지선(VSS; 제2 전원선) 사이에 2개의 pMOS 트랜지스터 및 3개의 nMOS 트랜지스터를 직렬로 접속한 인버터와, 인버터의 출력 노드를 프리챠지하는 pMOS 트랜지스터와, 인버터의 출력 노드에 접속된 래치를 구비하고 있다. 샘플링 종료 클록 생성부(28b)는 인에이블 신호(ENBZ)의 비활성화 중에 동작을 정지한다. 이 때문에, 인에이블 신호(ENBZ)가 비활성화 상태인 SDRAM의 비활성화 상태 중의 소비전력을 삭감할 수 있다. 샘플링 종료 신호(SEND)는 프리챠지용 pMOS 트랜지스터의 온에 의해 고레벨로 초기화된다. 샘플링 클록 생성부(28a)는 인에이블 신호(ENBZ)의 활성화에 응답하여 동작을 시작하고, 고레벨의 인에이블 신호(ENBZ)를 받고 있는 기간에 샘플링 클록 신호(SCLK0-4)를 생성한다. 샘플링 종료 신호(SEND)는 내부 클록 신호(ICLK)의 상승 엣지를 지연시킨 샘플링 클록 신호(SCLK3.5)의 상승 엣지에 동기하여 저레벨로 변화되고, 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 고레벨로 변화된다.

도 6은 도 5에 도시된 샘플링 클록 지연 회로(28)의 동작을 나타내고 있다. 인에이블 신호(ENBL)의 비활성화 중에 인에이블 신호(ENBZ)는 비활성화된다[도 6(a)]. 샘플링 클록 신호(SCLK2, 3.5) 및 샘플링 종료 신호(SEND)는 저레벨로 유지되고, 샘플링 클록 신호(SCLK0, 1, 3, 4)는 고레벨로 유지된다. 인에이블 신호(ENBL)의 활성화 후에, 내부 클록 신호(ICLK)의 하강 엣지에 동기하여 인에이블 신호(ENBZ)가 활성화되면, 샘플링 클록 생성부(28a)는 동작을 시작한다[도 6(b)]. 이 후, 샘플링 클록 신호(SCLK0-4)의 논리 레벨은 내부 클록 신호(ICLK)의 천이 엣지에 동기하여 순차 반전한다.

샘플링 종료 클록 생성부(28b)의 인버터에 있어서의 직렬로 접속된 3개의 nMOS 트랜지스터는 내부 클록 신호(ICLK)의 고레벨 기간과 샘플링 클록 신호(SCLK0)의 고레벨 기간의 중복 기간에 전부 온한다. 이 온에 의해 샘플링 종료 신호(SEND)는 고레벨로 변화된다[도 6(c)]. 샘플링 종료 클록 생성부(28b)의 인버터에 있어서의 직렬로 접속된 2개의 pMOS 트랜지스터는 샘플링 클록 신호(SCLK3.5)의 상승 엣지에 동기하여 소정의 기간 온한다. 이 온에 의해 샘플링 종료 신호(SEND)는 저레벨로 변화된다[도 6(d)].

이후, 샘플링 종료 신호(SEND)는 내부 클록 신호(ICLK)의 상승 엣지에 동기하여 고레벨로 변화되고, 샘플링 클록 신호(SCLK3.5)의 상승 엣지에 동기하여 저레벨로 변화된다. 후술하는 바와 같이, 샘플링 종료 신호(SEND)의 저레벨 기간은 아날로그 노드(AN)의 프리챠지 기간(초기화 기간)이다. 샘플링 종료 신호(SEND)의 고레벨 기간은 출력 클록 신호(OCLK)의 출력 타이밍(지연 시간)을 결정하기 위한 설정 기간(측정 기간)이다. 샘플링 종료 신호(SEND)의 하강 엣지는 설정 기간의 종료타이밍이다.

도 7은 도 2에 도시한 클록 지연 회로(32)를 상세하게 도시하고 있다. 클록 지연 회로(32)는 복수의 지연단(32a)을 종속 접속하여 구성되어 있다. 각 지연단(32a)은 종속 접속된 NAND 게이트 및 인버터와, 인버터의 입력에 접속된 MOS 커패시터를 갖고 있다. MOS 커패시터는 스위치를 통해 게이트를 인버터의 입력에 접속하고, 소스 및 드레인을 접지선(VSS)에 접속하고 있다. 스위치의 온/오프는 퓨즈 혹은 메탈 배선 등에 의해 프로그램 가능하다. NAND 게이트의 한쪽 입력은 내부 클록 신호(ICLK) 또는 전단의 출력을 받고 있다. NAND 게이트의 다른 쪽 입력은 인에이블 신호(ENBZ)를 받고 있다. 지연단(32a)은 NAND 게이트로부터 지연 클록 신호(C2; 또는, C4, C6, C8, C10)를 출력하고, 인버터로부터 지연 클록 신호(C3; 또는, C5, C7, C9)를 출력한다. 즉, 클록 지연 회로(32)는 초단에서 받은 내부 클록 신호(ICLK; 제1 타이밍 신호)를 순차 반전시킨 지연 클록 신호(C2-10)를 생성한다. 클록 지연 회로(32)는 고레벨의 인에이블 신호(ENBZ)를 받고 있는 기간만 지연 클록 신호(C2-10)를 생성한다. 이 때문에, 인에이블 신호(ENBZ)가 비활성화 상태인 SDRAM의 비활성화 상태 중의 소비전력을 삭감할 수 있다.

도 8은 도 7에 도시된 클록 지연 회로(32)의 동작을 나타내고 있다. 인에이블 신호(ENBZ)의 비활성화 중, 지연 클록 신호(C2, C4, C6, C8, C10)는 고레벨로 유지되고, 지연 클록 신호(C3, C5, C7, C9)는 저레벨로 유지된다[도 8(a)]. 내부 클록 신호(ICLK)의 하강 엣지에 동기하여 인에이블 신호(ENBZ)가 활성화되면, 클록 지연 회로(32)는 동작을 시작한다[도 8(b)]. 지연 클록 신호(C2-10)는 내부 클록 신호(ICLK)의 천이 엣지에 동기하여 순차 반전한다. 도면 중에 △표로 도시한 내부 클록 신호(ICLK)와 지연 클록 신호(C2)의 고레벨 기간, 지연 클록 신호(C3-4, C5-6, C7-8, C9-10)의 고레벨 기간은 전원 전압(VDD; 제1 전원 전압)에 프리챠지된 아날로그 노드(AN; 도 2)를 디스챠지하는 기간을 나타내고 있다. 아날로그 노드(AN)의 디스챠지 동작에 대해서는 후술하는 도 16 내지 도 18에서 설명한다.

도 9는 도 2에 도시한 아날로그 지연 회로(30)를 상세하게 도시하고 있다. 아날로그 지연 회로(30)는 아날로그 노드(AN; 제1 노드)를 프리챠지하는 복수의 pMOS 트랜지스터(제1 트랜지스터)와, 아날로그 노드(AN)를 디스챠지하는 복수조의 nMOS 트랜지스터쌍(제2 트랜지스터쌍)을 갖고 있다. 각 nMOS 트랜지스터쌍은 아날로그 노드(AN)와 접지선(VSS) 사이에 직렬로 배치되어 있다. nMOS 트랜지스터쌍은 상승 엣지 및 하강 엣지가 서로 인접하는 한 쌍의 지연 클록 신호(C3-4; 또는 C5-6, C7-8, C9-10)의 한쪽 및 다른 쪽을 각각 받는다. 바꾸어 말하면, 각 nMOS 트랜지스터쌍은 내부 클록 신호(ICLK)를 순차 지연하여 생성된 지연 클록 신호(C2-10)를 받는다. 또한, nMOS 트랜지스터쌍이 받는 지연 클록 신호쌍은 서로 다르다.

아날로그 노드(AN)는 샘플링 종료 신호(SEND), 내부 클록 신호(ICLK) 및 샘플링 클록 신호 SCLK4가 모두 저레벨인 기간(프리챠지 기간)에 프리챠지된다. 아날로그 노드(AN)는 도 8에 △표로 도시한 내부 클록 신호(ICLK)와 지연 클록 신호(C2)의 고레벨 기간, 지연 클록 신호(C3-4, C5-6, C7-8, C9-10)의 고레벨 기간에 디스챠지된다.

도 10은 도 2에 도시한 제1 래치 회로(34)를 상세하게 도시하고 있다. 제1 래치 회로(34)는 2종류의 래치부(34a, 34b; 검출 회로)를 갖고 있다. 각 래치부 (34a, 34b)는 인에이블 신호(ENBX) 및 아날로그 노드(AN)의 전압 레벨을 받는 NOR게이트, CMOS 전달 게이트 및 래치를 직렬로 접속하여 구성되어 있다. 래치부(34A, 34b)는 CMOS 전달 게이트 및 래치를 동작하기 위한 샘플링 클록 신호(SCLK)의 논리 레벨이 서로 다른 것을 제외하고 동일한 회로이다. 바꾸어 말하면, 래치부(34A)는 내부 클록 신호(ICLK)와 역상의 샘플링 클록 신호(SCLK1, 3, 4)에 의해 래치 동작한다. 래치부(34b)는 내부 클록 신호(ICLK)와 동상의 샘플링 클록 신호(SCLK2)에 의해 래치 동작한다.

NOR 게이트는 아날로그 노드(AN)의 전압을 논리값으로서 검출한다. NOR 게이트에 있어서, 게이트가 아날로그 노드(AN)에 접속되고, 드레인으로부터 논리값에 대응하는 전압을 출력하는 트랜지스터(파선의 원내)의 임계치 전압(절대값)은 다른 트랜지스터의 임계치 전압보다 낮게 설정되어 있다. 샘플링 클록 신호(SCLK2-4)에 대응하는 래치부(34b, 34A)에서도 동일하다. 이 때문에, 각 래치부(34A, 34b)는 아날로그 노드(AN)의 전압 변화를 검출하는데 필요한 시간을 단축할 수 있어, NOR 게이트의 불감대(출력이 고레벨도 저레벨도 아닌 상태)를 좁힐 수 있다. 또, NOR 게이트는 저레벨의 인에이블 신호(ENBX)를 받고 있을 때에만 동작하기 때문에, 상기 트랜지스터의 임계치 전압이 낮더라도, 스탠바이 상태 중에 누설 전류가 흐르는 것을 방지할 수 있다.

래치부(34A, 34b)는 내부 클록 신호(ICLK)의 상승 엣지에 대응하는 샘플링 클록 신호(SCLK1-4)의 천이 엣지에 동기하여 아날로그 노드(AN)의 레벨을 순차 래치하고, 래치한 레벨을 래치 신호(LT1-4)로서 출력한다. 이 때문에, 아날로그 노드 (AN)의 디스챠지 속도가 빠를수록 저레벨(L)의 래치 신호(LT)의 수가 증가한다. 아날로그 노드(AN)의 디스챠지 속도가 느릴수록 L 레벨의 래치 신호(LT)의 수가 감소한다. 래치 신호(LT1-4)는 첨자 숫자가 작은 신호부터 차례로 고레벨(H)로 변화된다.

도 11은 도 2에 도시한 엔코더(36) 및 제2 래치 회로(40)를 상세하게 도시하고 있다. 엔코더(36)는 래치 신호(LT1-4)의 논리 레벨을 엔코드하여 엔코드 신호(EN0-4)를 생성한다. 예컨대, 아날로그 노드(AN)의 디스챠지 속도가 가장 느릴 때, 즉, 래치 신호(LT1-4)가 전부 고레벨일 때, 엔코드 신호(EN0)만이 고레벨을 유지하고, 다른 엔코드 신호(EN1-4)는 저레벨로 변화된다. 아날로그 노드(AN)의 디스챠지 속도가 가장 빠를 때, 즉, 래치 신호 LTl-4가 전부 저레벨일 때, 엔코드 신호(N4)만이 고레벨을 유지하고, 다른 엔코드 신호(EN0-3)는 저레벨로 변화된다.

또, 엔코더(36)는 엔코드 신호(EN1-4)의 출력 노드와 접지선(VSS) 사이에 배치되며, nMOS 트랜지스터쌍을 갖고 있다. nMOS 트랜지스터쌍의 게이트는 래치 신호(LT4; 또는 LT3-2) 및 이 지연 신호(인버터2단분)를 각각 받고 있다. 2단의 인버터는 활성화되어 있는 엔코드 신호의 비활성화 타이밍을 새롭게 활성화하는 엔코드 신호의 활성화 타이밍보다 늦추는 비활성화 타이밍 지연 회로로서 동작한다. 예컨대, 래치 신호(LT1-4)의 논리 레벨이 "HHHL"일 때, 엔코드 신호(EN0-5)의 논리 레벨은 "LHLLL"이다. 래치 신호(LT1-4)의 논리 레벨이 "HHHL"로부터 "HHHH"로 변할 때, 래치 신호(LT4)를 받는 2단의 인버터에 의해 엔코드 신호(EN1)가 저레벨로 변화되는 타이밍은 엔코드 신호(EN0)가 고레벨로 변화되는 타이밍보다 지연된다. 따 라서, 모든 엔코드 신호(EN0-4)가 저레벨이 되는 것을 방지할 수 있다. 이 결과, 모든 선택 신호(SEL0-4)가 저레벨이 되는 것을 방지할 수 있고, 셀렉터(42)가 출력 클록 신호(OCLK)를 출력할 수 없다고 하는 문제를 방지할 수 있다.

제2 래치 회로(40)는 엔코드 신호(EN0, 1-4)에 대응하는 래치(40a, 40b)를 갖고 있다. 래치(40a, 40b)는 래치 클록 신호(LCLKZ, LCLKX)에 동기하여 엔코드 신호(EN0-4)를 래치하고, 래치한 신호를 선택 신호(SEL0-4)로서 출력한다. 예컨대, 아날로그 노드(AN)의 디스챠지 속도가 가장 느릴 때, 선택 신호(SEL0)만이 고레벨로 설정되고, 다른 선택 신호(SEL1-4)는 저레벨로 설정된다. 아날로그 노드(AN)의 디스챠지 속도가 가장 빠를 때, 선택 신호(SEL4)만이 고레벨로 설정되고, 다른 선택 신호(SEL0-3)는 저레벨로 설정된다. 후술하는 도 13에 도시한 바와 같이, 래치(40a)는 리셋에 의해 저레벨의 선택 신호(SEL1-4)를 출력한다. 후술하는 도 14에 도시한 바와 같이, 래치(40b)는 리셋에 의해 고레벨의 선택 신호(SEL0)를 출력한다. 이 때문에, 초기 상태에 있어서, 선택 신호(SEL0)가 유효하게 된다.

도 12는 도 2에 도시된 래치 클록 생성 회로(38)를 상세하게 도시하고 있다. 래치 클록 생성 회로(38)는 내부 클록 신호(ICLK) 및 샘플링 종료 신호(SEND)를 받는 NOR 게이트 및 인버터를 직렬로 접속하여 구성되어 있다. 래치 클록 생성 회로(38)는 내부 클록 신호(ICLK)와 샘플링 종료 신호(SEND)가 모두 저레벨 기간에 래치 클록 신호(LCLKZ 및 LCLKX)를 저레벨 및 고레벨로 변화시킨다. 도 11에 도시한 래치(40a, 40b)는 래치 클록 신호(LCLKZ)의 고레벨로부터 저레벨로의 변화에 동기하여 엔코드 신호(EN0-4)를 래치한다.

도 13은 도 11에 도시한 래치(40a)를 상세하게 도시하고 있다. 래치(40a)는 CMOS 전달 게이트, 래치, CMOS 전달 게이트 및 래치를 직렬로 접속하여 구성되어 있다. 전단의 래치는 NAND 게이트와 클록드 인버터에 의해 구성되어 있다. 후단의 래치는 NOR 게이트와 클록드 인버터에 의해 구성되어 있다. 전단의 CMOS 전달 게이트는 래치 클록 신호(LCLKZ)의 고레벨 기간에 인에이블 신호(EN; EN1-4 중 어느 하나)를 NAND 게이트에 전달한다. NAND 게이트를 갖는 래치는 래치 클록 신호(LCLKZ)의 하강 엣지에 동기하여 인에이블 신호(EN)를 래치한다.

후단의 CMOS 전달 게이트는 래치 클록 신호(LCLKZ)의 저레벨 기간에 래치된 인에이블 신호(EN)를 NOR 게이트에 전달한다. NOR 게이트를 갖는 래치는 래치 클록 신호(LCLKZ)의 하강 엣지에 동기하여 인에이블 신호(EN)을 NOR 게이트에 전달하여 래치하고, 래치한 신호를 선택 신호(SEL)로서 출력한다. 래치(40a)는 리셋 신호(RSTX)에 의해 초기화되며, 선택 신호(SEL; SEL1-4 중 어느 하나)를 저레벨로 설정한다.

도 14는 도 11에 도시된 래치(40b)를 상세하게 도시하고 있다. 래치(40b)는 CMOS 전달 게이트, 래치, CMOS 전달 게이트 및 래치를 직렬로 접속하여 구성되어 있다. 전단의 래치는 NOR 게이트 및 클록드 인버터에 의해 구성되어 있다. 후단의 래치는 NAND 게이트 및 클록드 인버터에 의해 구성되어 있다. 래치(40b)의 동작은 리셋시에 고레벨의 선택 신호(SEL0)를 출력하는 것을 제외하고, 도 13에 도시한 래치(40a)와 동일하다.

도 15는 도 2에 도시된 셀렉터(42)를 상세하게 도시하고 있다. 셀렉터(42)는 4개의 선택 회로(42a) 및 선택 회로(42b)를 갖고 있다. 각 선택 회로(42a)는 고레벨의 선택 신호(SEL1; 또는 SEL2-4)를 받았을 때에, 내부 클록 신호(ICLK; 또는 지연 클록 신호 C3, C5, C7; 제2 타이밍 신호)를 반전한 신호를 출력 노드(OUTN)에 전달한다. 선택 회로(42b)는 출력 노드(OUTN)에 전달된 신호의 반전 신호 또는 내부 클록 신호(ICLK)를 선택 신호(SEL0)에 따라 출력 클록 신호(OCLK; 제2 타이밍 신호)로서 출력한다.

셀렉터(42)는 고레벨의 선택 신호(SEL0-4)를 각각 받았을 때에, 내부 클록 신호(ICLK), 내부 클록 신호(ICLK)를 2단의 인버터로 지연시킨 신호, 지연 클록 신호(C3, C5, C7)를 2단의 인버터로 지연시킨 신호를 출력 클록 신호(OCLK)로서 출력한다.

도 16은 제1 실시 형태에 있어서의 SDRAM의 동작의 일례를 도시하고 있다. 이 예에서는, SDRAM 내의 트랜지스터의 임계치 전압(절대값)이 높고, 클록 버퍼(10) 및 제어 신호 래치(18) 등의 제어 회로의 동작 속도는 느리다.

우선, 도 4에서 도시한 바와 같이, 인에이블 신호(ENBL)가 활성화되고, 클록 신호(CLK)의 하강 엣지에 동기하여 인에이블 신호(ENBZ)가 활성화된다[도 16(a)]. 인에이블 신호(ENBZ)의 활성화에 의해 샘플링 클록 신호(SCLK1-4) 및 샘플링 종료 신호(SEND)가 순차 생성된다[도 16(b)]. 또한, 내부 클록 신호(ICLK)의 고레벨 기간(제1 레벨 기간)에 지연 클록 신호(C2-10)가 순차 생성된다[도 16(c)]. 도면 중의 △표는 도 8과 마찬가지로, 2개의 지연 클록 신호(예컨대, C3와 C4)가 모두 고레벨의 기간을 나타내고 있고, 전원 전압(VDD)에 프리챠지된 아날로그 노드(AN; 도 9)를 디스챠지하는 기간을 나타내고 있다.

아날로그 노드(AN)의 전하는 내부 클록 신호(ICLK) 및 지연 클록 신호(C2)의 고레벨 기간, 지연 클록 신호(C3-4, C5-6, C7-8, C9-10)의 고레벨 기간에 서서히 디스챠지되어, 아날로그 노드(AN)의 전압은 서서히 내려간다. 트랜지스터의 임계치 전압(절대값)이 높은 경우, 전원 전압이 낮은 경우, 혹은 SDRAM의 동작 온도가 높은 경우, 트랜지스터를 흐르는 전류량이 감소하기 때문에, 아날로그 노드(AN)의 전압의 저하 속도는 지연된다. 도 10에 도시한 제1 래치 회로(34)는 샘플링 클록 신호(SCLK1-4)에 동기하여 아날로그 노드(AN)의 전압에 대응하는 논리 레벨을 순차 래치한다. 아날로그 노드(AN)의 전압의 저하 속도가 느리기 때문에, 제1 래치 회로(34)는 고레벨의 래치 신호(LT1-4)를 출력한다[도 16(d)]. 이 시점에서, 출력 클록 신호(OCLK)의 생성에 사용되는 클록 신호(이 예에서는, ICLK)가 결정된다. 즉, 내부 클록 신호(ICLK)의 고레벨 기간에 출력 클록 신호(OCLK)의 생성에 필요한 클록 지연 회로[32; (도 7)]의 지연 단수가 결정된다.

도 11에 도시된 엔코더(36)는 엔코드 신호(EN0)만을 고레벨로 유지한다[도 16(e)]. 도 11에 도시한 제2 래치 회로(40)는 래치 클록 신호(LCLKZ)의 하강 엣지에 동기하여 엔코드 신호(EN0-4)를 래치하고, 래치한 신호를 선택 신호(SEL0-4)로서 출력한다[도 16(f)]. 도 15에 도시된 셀렉터(42)는 내부 클록 신호(ICLK)의 저레벨 기간(제2 레벨 기간)에 고레벨의 선택 신호(SEL0)에 따라 내부 클록 신호(ICLK)를 출력 클록 신호(OCLK)로서 출력한다[도 16(g)].

따라서, 판독 동작에 있어서, 도 1에 도시된 I/O 데이터 버퍼/레지스터(16) 는 메모리 셀(MC)로부터의 판독 데이터의 출력을 내부 클록 신호(ICLK)의 다음 상승 엣지에 동기하여 시작하고(tAC), 내부 클록 신호(ICLK)의 다음 상승 엣지에 동기하여 종료한다(tOH). 또, 도면에서는, 출력 데이터의 홀드 시간(tOH) 및 클록으로부터의 액세스 시간(tAC)을 내부 클록(ICLK)의 같은 상승 엣지를 이용하여 표시하고 있다. 그러나, 실제로는, 홀드 시간(tOH)은 액세스 시간(tAC)을 규정하는 상승 엣지보다 나중의 상승 엣지로 규정된다.

도 17은 제1 실시 형태에 있어서의 SDRAM의 동작의 다른 예를 도시하고 있다. 이 예에서는, SDRAM 내의 트랜지스터의 임계치 전압(절대값)이 표준이며, 클록 버퍼(10) 및 제어 신호 래치(18) 등의 제어 회로의 동작 속도도 표준이다.

샘플링 클록 신호(SCLK1-4), 샘플링 종료 신호(SEND) 및 지연 클록 신호(C2-10)가 생성될 때까지는 전술한 도 16과 동일하다. 트랜지스터의 임계치 전압(절대값)이 표준인 경우, 전원 전압이 표준인 경우, 혹은 SDRAM의 동작 온도가 표준인 경우, 트랜지스터를 흐르는 전류량은 도 16에 도시한 예보다 증가하기 때문에, 아날로그 노드(AN)의 전압의 저하 속도는 도 16에 비하여 빨라진다. 이 때문에, 제1 래치 회로(34)는 고레벨의 래치 신호(LT1-2)와 저레벨의 래치 신호(LT3-4)를 출력한다[도 17(a)]. 이 시점에서 출력 클록 신호(OCLK)의 생성에 사용되는 클록 신호(이 예에서는, C3)가 결정된다.

엔코더(36)는 엔코드 신호(EN2)만을 고레벨로 유지한다[도 17(b)]. 제2 래치 회로(40)는 래치 클록 신호(LCLKZ)의 하강 엣지에 동기하여 엔코드 신호(EN0-4)를 래치하고, 래치한 신호를 선택 신호(SEL0-4)로서 출력한다[도 17(c)]. 셀렉터(42) 는 고레벨의 선택 신호(SEL2)에 따라 지연 클록 신호(C3)를 출력 클록 신호(OCLK)로서 출력한다[도 17(d)]. 따라서, 판독 동작에 있어서, I/O 데이터 버퍼/레지스터(16)는 메모리 셀(MC)로부터의 판독 데이터의 출력을 지연 클록 신호(C3)의 상승 엣지에 동기하기 시작하고(tAC), 지연 클록 신호(C3)의 상승 엣지에 동기하여 종료한다(tOH).

도 18은 제1 실시 형태에 있어서의 SDRAM의 동작의 다른 예를 도시하고 있다. 이 예에서는, SDRAM 내의 트랜지스터의 임계치 전압(절대값)이 낮고, 클록 버퍼(10) 및 제어 신호 래치(18) 등의 제어 회로의 동작 속도는 빠르다.

샘플링 클록 신호(SCLK1-4), 샘플링 종료 신호(SEND) 및 지연 클록 신호(C2-10)가 생성될 때까지는 전술한 도 16과 동일하다. 트랜지스터의 임계치 전압(절대값)이 낮은 경우, 전원 전압이 높은 경우, 혹은 SDRAM의 동작 온도가 낮은 경우, 트랜지스터를 흐르는 전류량은 도 17에 도시한 예보다 증가하기 때문에, 아날로그 노드(AN)의 전압의 저하 속도는 도 17에 비하여 더욱 빨라진다. 이 때문에, 제1 래치 회로(34)는 저레벨의 래치 신호(LT1-4)를 출력한다[도 18(a)]. 이 시점에서, 출력 클록 신호(OCLK)의 생성에 사용되는 클록 신호(이 예에서는 C7)가 결정된다.

엔코더(36)는 엔코드 신호(EN4)만을 고레벨로 유지한다[도 18(b)]. 제2 래치 회로(40)는 래치 클록 신호(LCLKZ)의 하강 엣지에 동기하여 엔코드 신호(EN0-4)를 래치하고, 래치한 신호를 선택 신호(SEL0-4)로서 출력한다[도 18(c)]. 셀렉터(42)는 고레벨의 선택 신호(SEL4)에 따라 지연 클록 신호(C7)를 출력 클록 신호(OCLK)로서 출력한다[도 18(d)]. 따라서, 판독 동작에 있어서, I/O 데이터 버퍼/레지스터 (16)는 메모리 셀(MC)로부터의 판독 데이터의 출력을 지연 클록 신호(C7)의 상승 엣지에 동기하기 시작하고(tAC), 지연 클록 신호(C7)의 상승 엣지에 동기하여 종료한다(tOH).

도 16 내지 도 18에 도시한 바와 같이, 트랜지스터의 임계치 전압(절대값)이 낮을수록, 전원 전압이 높을수록, 혹은 SDRAM의 동작 온도가 낮을수록, 홀드 시간(tOH)은 길어진다. 이들 조건에서는, 트랜지스터를 흐르는 전류가 증가하기 때문에, SDRAM 내에 형성되는 제어 회로는 고속으로 동작한다. 따라서, 홀드 시간(tOH)은 짧아진다. 본 발명의 적용에 의해 상기 조건 하에 있어서, 홀드 시간(tOH)이 짧아지는 것이 자동적으로 방지된다. 이 때문에, SDRAM을 액세스하는 시스템은 판독 데이터를 확실하게 수신할 수 있어, 오동작을 방지할 수 있다.

도 19는 트랜지스터의 임계치 전압이 높을 때의 tAC의 전원 의존성 및 온도 의존성을 나타내고 있다. 도 20은 트랜지스터의 임계치 전압이 낮을 때의 tAC의 전원 의존성 및 온도 의존성을 나타내고 있다. 이 SDRAM에서는, 액세스 시간(tAC)의 규격(spec.)은 최대 7 ns이다. 또한, 전원 전압(VDD)의 규격은 1.65-1.95 V이다. 도면에서는, 규격을 굵은 선 프레임으로 나타내고 있다.

액세스 시간(tAC)은 임계치 전압이 높고, 전원 전압(VDD)이 낮으며, 온도가 높을수록 규격에 대한 마진이 적어진다. 도 20에 도시된 바와 같이, 고온 조건에서는, 액세스 시간(tAC)은 전원 전압(VDD)이 1.75 V에서 1.8 V로 변화할 때에 증가하고 있다. 이것은 본 발명의 타이밍 조정 회로(24)가 출력 클록 신호(OCLK)에 사용하는 지연 클록 신호를 예컨대, C3에서 C4로 변경했기 때문에 발생하고 있다. 이 변경에 의해 액세스 시간(tAC)의 마진은 감소한다. 그러나, 액세스 시간(tAC)의 최악의 조건은 임계치 전압이 높은 경우이기 때문에 문제없다.

도 21은 트랜지스터의 임계치 전압이 높을 때의 tOH의 전원 의존성 및 온도 의존성을 나타내고 있다. 도 22는 트랜지스터의 임계치 전압이 낮을 때의 tOH의 전원 의존성 및 온도 의존성을 나타내고 있다. 이 SDRAM에서는, 홀드 시간(tOH)의 규격(spec.)은 최소 2.5 ns이다. 또한, 전원 전압(VDD)의 규격은 1.65-1.95 V이다. 도면에서는, 규격을 굵은 선 프레임으로 나타내고 있다.

홀드 시간(tOH)은 임계치 전압이 낮고, 전원 전압(VDD)이 높으며, 온도가 낮을수록 규격에 대한 마진이 적어진다. 도 22에 도시한 바와 같이, 홀드 시간(tOH)은 전원 전압(VDD)이 1.75 V에서 1.8 V로 변화할 때(고온시), 혹은 1.8 V에서 1.85 V로 변화할 때(저온시)에 증가하고 있다. 이것은 본 발명의 타이밍 조정 회로(24)가 출력 클록 신호(OCLK)에 사용하는 지연 클록 신호를 예컨대, C3에서 C4로 변경했기 때문에 발생하고 있다. 이 변경에 의해 홀드 시간(tOH)의 마진은 증가한다. 본 발명을 적용하지 않는 SDRAM에서는, 도 22에 1점 쇄선으로 도시한 바와 같이, 홀드 시간(tOH)은 온도가 낮고 또한 전원 전압(VDD)이 높을 때에, 2.5 ns보다 짧아져 규격을 만족시키지 못한다. 즉, SDRAM은 불량품이 된다. 본 발명에 의해 최악의 조건에서의 규격 균열을 방지할 수 있고, 수율 저하를 방지할 수 있다. 이 결과, 제조비용을 삭감할 수 있다.

이상, 본 실시 형태에서는, 임계치 전압, 동작 온도 및 전원 전압에 따라 판독 데이터(DQ0-15)의 출력 타이밍을 자동적으로 알맞게 설정할 수 있다. 이 결과, SDRAM의 동작 마진(특히, 홀드 시간 tOH)을 향상시킬 수 있고, 제조 수율을 향상시킬 수 있다. 또한, SDRAM을 액세스하는 시스템의 동작 마진을 향상시킬 수 있다.

클록 지연 회로(32)가 생성하는 지연 클록 신호(C2-10)를 이용하여 아날로그 지연 회로(30)의 nMOS 트랜지스터쌍의 온 기간을 짧게 설정함으로써, 아날로그 노드(AN)의 전하를 서서히 방출할 수 있다. 아날로그 노드(AN)의 전압 변화의 기울기를 완만하게 할 수 있기 때문에, 임계치 전압, 동작 온도 및 전원 전압의 미소한 변화에 응답하여 판독 데이터(DQ0-15)의 출력 타이밍을 미조정할 수 있다.

타이밍이 서로 다른 샘플링 클록 신호(SCLK1-4)를 이용하여 제1 래치 회로(34)에 의해 아날로그 노드(AN)의 전압을 논리값으로서 순차 검출함으로써, 검출한 논리값의 조합에 의해 아날로그 노드(AN)의 디스챠지 속도를 용이하게 판정할 수 있다.

제2 래치 회로(40)에 의해 엔코드 신호(EN0-4)를 유지함으로써, 아날로그 지연 회로(30), 제1 래치 회로(34) 및 엔코더(36)는 셀렉터(42)에 의해 클록 신호가 선택되기 전에 다음 동작의 준비를 시작할 수 있다. 따라서, 지연 시간의 조정 사이클을 짧게 할 수 있어, 동작 온도, 전원 전압의 변화로부터 판독 데이터(DQ0-15)의 출력 타이밍의 변경까지의 시간을 짧게 할 수 있다.

엔코더(36)가 출력하는 엔코드 신호(EN0-4) 중 어느 하나를 항상 활성화함으로써, 셀렉터(42)가 클록 신호 중 어느 것도 선택하지 않는 것을 방지할 수 있다. 이 결과, 판독 데이터(DQ0-15)가 출력되지 않는다고 하는 SDRAM의 오동작을 방지할 수 있다.

샘플링 클록 지연 회로(28), 클록 지연 회로(32) 및 제1 래치 회로(34)를 인에이블 신호[ENBL(ENBZ, ENBX)]의 활성화중에만 동작시킴으로써 SDRAM의 소비전력을 삭감할 수 있다.

제1 래치 회로(34)에 있어서, 아날로그 전압(AN)을 받는 트랜지스터의 임계치 전압(절대값)을 SDRAM에 형성되는 다른 트랜지스터의 임계치 전압보다 낮게 설정함으로써, 아날로그 전압(AN)의 검출 시간을 단축할 수 있어, 출력이 고레벨도 저레벨도 아닌 상태(불감대)를 좁힐 수 있다.

제2 래치 회로(40)를 샘플링 종료 신호(SEND)에 동기하여 동작시킴으로써 제2 래치 회로(40)는 아날로그 노드(AN)의 디스챠지 속도에 따라 생성된 엔코드 신호(ENO-4)를 확실하게 래치할 수 있다.

내부 클록 신호(ICLK)의 고레벨 기간에 샘플링 클록 신호(SCLK1-4)를 순차 생성하고, 내부 클록 신호(ICLK)의 저레벨 기간에 출력 클록 신호(OCLK)를 생성하기 위한 지연 클록 신호를 선택한다. 즉, 동작 온도, 전원 전압 변화의 검출로부터 출력 클록 신호(OCLK)의 타이밍 조정까지를 클록 신호(CLK)의 1주기 사이에 신속히 실시할 수 있다.

지연 클록 신호(C3, C5, C7)를 셀렉터(42)에 의해 선택하는 클록 신호로도 이용함으로써, 셀렉터(42)에 의해 선택하는 클록 신호를 생성하는 회로가 불필요해져, SDRAM의 회로 규모를 삭감할 수 있다. 따라서, SDRAM의 칩 사이즈를 줄일 수 있어 제조비용을 삭감할 수 있다.

도 23은 본 발명의 반도체 집적 회로의 제2 실시 형태에 있어서의 타이밍 조 정 회로(24A)를 나타내고 있다. 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 클록 동기식 SDRAM으로서 형성되어 있다. 타이밍 조정 회로(24A)를 제외한 회로는 제1 실시 형태와 동일하다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

타이밍 조정 회로(24A)는 제1 실시 형태의 타이밍 조정 회로(24)로부터 샘플링 클록 지연 회로(28)를 삭제하여 구성되어 있다. 아날로그 지연 회로(30) 및 래치 클록 생성 회로(38)는 제1 실시 형태의 샘플링 종료 신호(SEND) 대신에 지연 클록 신호(C10)를 받는다. 제1 래치 회로(34)는 제1 실시 형태의 샘플링 클록 신호(SCLK1-4) 대신에 지연 클록 신호(C4, C5, C6, C8)를 받는다. 즉, 제1 래치 회로(34)는 지연 클록 신호(C4, C5, C6, C8)에 동기하여 아날로그 노드(AN)의 전압값을 논리값으로서 검출(래치)한다. 그 밖의 구성은 제1 실시 형태의 타이밍 조정 회로(24)와 동일하다.

이 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 추가로, 이 실시 형태에서는, 지연 클록 신호(C4, C5, C6, C8)를 제1 래치 회로(34)의 래치 신호로도 이용함으로써, 제1 실시 형태의 샘플링 클록 지연 회로(28)를 불필요하게 할 수 있다. 회로 규모를 삭감할 수 있기 때문에, SDRAM의 칩 사이즈를 줄일 수 있어 제조비용을 삭감할 수 있다.

또, 전술한 실시 형태에서는, 본 발명을 SDRAM에 적용하는 예에 대해서 기술하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 클록 에 동기하여 동작하는 다른 반도체 메모리, 혹은 시스템 LSI 등에 적용하여도 좋다. 또한, 본 발명을 적용하는 회로는 데이터의 출력 회로에 한정되지 않는다. 본 발명은 클록 신호 또는 타이밍 신호에 동기하여 동작하는 여러 가지 회로에 적용할 수 있다.

전술한 실시 형태에서는, 아날로그 노드(AN)를 pMOS 트랜지스터를 이용하여 프리챠지하고, nMOS 트랜지스터를 이용하여 디스챠지하는 예에 대해서 기술하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 아날로그 노드(AN)를 nMOS 트랜지스터를 이용하여 디스챠지해 두고, pMOS 트랜지스터를 이용하여 서서히 프리챠지하여도 좋다. 이 때, 아날로그 지연 회로(도 9에 대응하는 회로)에는 전원선(VDD)과 아날로그 노드(AN) 사이에 접속된 복수의 pMOS 트랜지스터쌍 및 접지선(VSS)과 아날로그 노드(AN) 사이에 접속된 nMOS 트랜지스터가 형성된다. 각 pMOS 트랜지스터쌍은 지연 클록 신호(C2-3; 또는, C4-5, C6-7, C8-9,. . . )의 저레벨의 중복 기간을 이용하여 접지 전압(VSS)에 디스챠지된 아날로그 노드(AN)를 서서히 프리챠지한다.

전술한 실시 형태에서는, 본 발명에 의해 클록 신호(CLK)의 지연 시간을 조정하는 예에 대해서 기술하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명에 의해 천이 엣지를 갖는 타이밍 신호의 지연 시간을 조정할 수 있다.

이상의 실시 형태에 있어서 설명한 발명을 정리하여 부기로서 개시한다.

(부기 1)

제1 노드와 제1 전원선 사이에 배치되어, 상기 제1 노드를 제1 전원 전압으로 프리챠지하기 위한 제1 트랜지스터와,

상기 제1 노드와 제2 전원선 사이에 직렬로 배치되어, 제1 전원 전압으로 프리챠지된 상기 제1 노드의 전하를 디스챠지하기 위한 복수조의 제2 트랜지스터쌍과,

종속 접속된 복수의 지연단을 가지며, 초단에서 받은 제1 타이밍 신호를 순차 반전시킨 복수의 지연 타이밍 신호를 생성하는 타이밍 신호 지연 회로와,

서로 다른 타이밍에서 동작하여, 상기 제1 노드의 전압을 논리값으로서 검출하는 복수의 검출 회로와,

상기 검출 회로의 검출 결과에 따라 복수의 제2 타이밍 신호 중 어느 하나를 선택하는 셀렉터와,

상기 셀렉터에 의해 선택된 제2 타이밍 신호에 동기하여 동작하는 내부 회로를 구비하고,

상기 각 제2 트랜지스터쌍의 게이트는 상승 엣지 및 하강 엣지가 서로 인접하는 한 쌍의 상기 지연 타이밍 신호의 한쪽 및 다른 쪽을 각각 받으며,

상기 제2 트랜지스터쌍이 받는 한 쌍의 상기 지연 타이밍 신호는 서로 다른 것을 특징으로 하는 반도체 집적 회로.

(부기 2)

부기 1 기재의 반도체 집적 회로에 있어서, 상기 제1 타이밍 신호를 순차 지연시켜 복수의 샘플링 타이밍 신호를 생성하는 샘플링 신호 지연 회로를 구비하고,

상기 검출 회로는 서로 다른 상기 샘플링 타이밍 신호에 동기하여 상기 제1 노드의 전압을 논리값으로서 검출하는 것을 특징으로 하는 반도체 집적 회로.

(부기 3)

부기 2 기재의 반도체 집적 회로에 있어서, 상기 검출 회로와 상기 셀렉터 사이에 배치되어, 상기 검출 회로에서의 검출 결과를 래치하는 복수의 래치 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 4)

부기 3 기재의 반도체 집적 회로에 있어서, 상기 래치 회로는 가장 느린 상기 샘플링 타이밍 신호인 샘플링 종료 신호에 동기하여 상기 검출 회로에서의 검출 결과를 래치하는 것을 특징으로 하는 반도체 집적 회로.

(부기 5)

부기 4 기재의 반도체 집적 회로에 있어서, 상기 제1 타이밍 신호는 클록 신호이며,

상기 샘플링 신호 지연 회로는 상기 클록 신호의 제1 레벨 기간에 상기 샘플링 타이밍 신호를 순차 생성하고,

상기 셀렉터는 상기 클록 신호의 제2 레벨 기간에 상기 제2 타이밍 신호 중 어느 하나를 선택하고,

상기 내부 회로는 상기 제2 타이밍 신호를 선택하는 제2 레벨 기간의 다음 제1 레벨 기간으로부터, 상기 셀렉터에 의해 선택된 제2 타이밍 신호에 동기하여 동작하는 것을 특징으로 하는 반도체 집적 회로.

(부기 6)

부기 3 기재의 반도체 집적 회로에 있어서, 상기 검출 회로와 상기 래치 회로 사이에 배치되어, 상기 검출 회로에서의 검출 결과를 엔코드하여 복수의 엔코드 신호 중 어느 하나를 활성화하는 동시에, 상기 복수의 엔코드 신호를 상기 래치 회로에 각각 출력하는 엔코더를 구비하며,

상기 엔코더는 활성화되어 있는 엔코드 신호의 비활성화 타이밍을 새롭게 활성화하는 엔코드 신호의 활성화 타이밍보다 지연시키는 비활성화 타이밍 지연 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 7) 부기 2 기재의 반도체 집적 회로에 있어서,

클록 신호인 상기 제1 타이밍 신호의 제1 레벨 기간에 인에이블 신호를 접수하고, 상기 클록 신호의 제2 레벨 기간에 접수한 인에이블 신호를 출력하는 인에이블 회로를 구비하며,

상기 샘플링 신호 지연 회로는 상기 인에이블 회로로부터의 상기 인에이블 신호의 출력에 응답하여 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로.

(부기 8)

부기 1 기재의 반도체 집적 회로에 있어서, 상기 검출 회로는 서로 다른 상기 지연 타이밍 신호에 동기하여 상기 제1 노드의 전압을 논리값으로서 검출하는 것을 특징으로 하는 반도체 집적 회로.

(부기 9)

부기 1 기재의 반도체 집적 회로에 있어서, 상기 셀렉터가 받는 상기 제2 타 이밍 신호는 상기 지연 타이밍 신호인 것을 특징으로 하는 반도체 집적 회로.

(부기 10)

부기 1 기재의 반도체 집적 회로에 있어서, 상기 검출 회로는 게이트가 상기 제1 노드에 접속되어, 드레인으로부터 상기 논리값에 대응하는 전압을 출력하는 트랜지스터를 구비하며,

상기 트랜지스터의 임계치 전압(절대값)은 반도체 집적 회로에 형성되는 다른 트랜지스터의 임계치 전압보다 낮게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 11)

부기 1 기재의 반도체 집적 회로에 있어서, 상기 제1 타이밍 신호는 클록 신호인 것을 특징으로 하는 반도체 집적 회로.

(부기 12)

부기 1 기재의 반도체 집적 회로에 있어서, 클록 신호인 상기 제1 타이밍 신호의 제1 레벨 기간에 인에이블 신호를 접수하여, 상기 클록 신호의 제2 레벨 기간에 접수한 인에이블 신호를 출력하는 인에이블 회로를 구비하며,

상기 타이밍 신호 지연 회로는 상기 인에이블 회로로부터의 상기 인에이블 신호의 출력에 응답하여 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로.

(부기 13)

부기 1 기재의 반도체 집적 회로에 있어서, 복수의 메모리 셀을 갖는 메모리 코어를 구비하고,

상기 내부 회로는 상기 메모리 셀로부터 판독되는 데이터를 선택된 상기 제2 타이밍 신호에 동기하여 출력하는 데이터 출력 회로인 것을 특징으로 하는 반도체 집적 회로.

부기 4의 반도체 집적 회로에서는, 래치 회로는 가장 느린 샘플링 타이밍 신호인 샘플링 종료 신호에 동기하여 검출 회로에서의 검출 결과를 래치한다. 래치 회로는 모든 검출 회로의 검출 동작이 완료하고 나서 동작하기 때문에, 검출 결과를 확실하게 래치할 수 있다.

부기 5의 반도체 집적 회로에서는, 샘플링 신호 지연 회로는 제1 타이밍 신호인 클록 신호의 제1 레벨 기간에 샘플링 타이밍 신호를 순차 생성한다. 셀렉터는 클록 신호의 제2 레벨 기간에 제2 타이밍 신호 중 어느 하나를 선택한다. 내부 회로는 제2 타이밍 신호를 선택하는 제2 레벨 기간의 다음 제1 레벨 기간으로부터, 셀렉터에 의해 선택된 제2 타이밍 신호에 동기하여 동작한다. 즉, 클록 신호의 1주기의 사이에, 제1 노드의 전압 레벨을 논리값으로서 검출하고, 검출 결과에 따라 제2 타이밍 신호를 선택할 수 있다. 따라서, 검출 사이클을 짧게 할 수 있어, 동작 온도, 전원 전압의 변화로부터 내부 회로의 동작 타이밍의 변경까지의 시간을 짧게 할 수 있다.

부기 9의 반도체 집적 회로에서는, 셀렉터가 받는 제2 타이밍 신호는 지연 타이밍 신호이다. 제2 트랜지스터쌍의 게이트에 공급하기 위해서 생성되는 지연 타이밍 신호를 셀렉터가 선택하는 제2 타이밍 신호로도 이용함으로써, 회로 규모를 삭감할 수 있어, 반도체 집적 회로의 칩 비용을 삭감할 수 있다.

이상, 본 발명에 대해서 상세히 설명해 왔지만, 상기 실시 형태 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

본 발명을 반도체 집적 회로에 적용함으로써, 반도체 집적 회로의 동작 마진 및 반도체 집적 회로를 액세스하는 시스템의 동작 마진을 향상시킬 수 있다.

본 발명에 의해 임계치 전압, 동작 온도 및 전원 전압의 미소한 변화에 응답하여 내부 회로의 동작 타이밍을 자동적으로 조정할 수 있다. 반도체 집적 회로의 동작 마진을 향상시킬 수 있고 제조 수율을 향상시킬 수 있다. 또한, 반도체 집적 회로를 액세스하는 시스템의 동작 마진을 향상시킬 수 있다.

Claims

제1 노드와 제1 전원선 사이에 배치되어, 상기 제1 노드를 제1 전원 전압으로 프리챠지하기 위한 제1 트랜지스터와,

상기 제1 노드와 제2 전원선 사이에 직렬로 배치되어, 제1 전원 전압으로 프리챠지된 상기 제1 노드의 전하를 디스챠지하기 위한 복수조의 제2 트랜지스터쌍과,

종속 접속된 복수의 지연단을 가지며, 초단에서 받은 제1 타이밍 신호를 순차 반전시킨 복수의 지연 타이밍 신호를 생성하는 타이밍 신호 지연 회로와,

서로 다른 타이밍에서 동작하여, 상기 제1 노드의 전압을 논리값으로서 검출하는 복수의 검출 회로와,

상기 검출 회로의 검출 결과에 따라 복수의 제2 타이밍 신호 중 어느 하나를 선택하는 셀렉터와,

상기 셀렉터에 의해 선택된 제2 타이밍 신호에 동기하여 동작하는 내부 회로를 구비하고,

상기 각 제2 트랜지스터쌍의 게이트는 상승 엣지 및 하강 엣지가 서로 인접하는 한 쌍의 상기 지연 타이밍 신호의 한쪽 및 다른 쪽을 각각 받으며,

상기 제2 트랜지스터쌍이 받는 한 쌍의 상기 지연 타이밍 신호는 서로 다른 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 제1 타이밍 신호를 순차 지연시켜 복수의 샘플링 타이밍 신호를 생성하는 샘플링 신호 지연 회로를 구비하고,

상기 검출 회로는 서로 다른 상기 샘플링 타이밍 신호에 동기하여 상기 제1 노드의 전압을 논리값으로서 검출하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서, 상기 검출 회로와 상기 셀렉터 사이에 배치되어, 상기 검출 회로에서의 검출 결과를 래치하는 복수의 래치 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
제3항에 있어서, 상기 검출 회로와 상기 래치 회로 사이에 배치되어, 상기 검출 회로에서의 검출 결과를 엔코드하여 복수의 엔코드 신호 중 어느 하나를 활성화하는 동시에, 상기 복수의 엔코드 신호를 상기 래치 회로에 각각 출력하는 엔코더를 구비하고,

상기 엔코더는 활성화되어 있는 엔코드 신호의 비활성화 타이밍을 새롭게 활성화하는 엔코드 신호의 활성화 타이밍보다 지연시키는 비활성화 타이밍 지연 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서, 클록 신호인 상기 제1 타이밍 신호의 제1 레벨 기간에 인에이블 신호를 접수하여, 상기 클록 신호의 제2 레벨 기간에 접수한 인에이블 신호를 출력하는 인에이블 회로를 구비하며,

상기 샘플링 신호 지연 회로는 상기 인에이블 회로로부터의 상기 인에이블 신호의 출력에 응답하여 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 검출 회로는 서로 다른 상기 지연 타이밍 신호에 동기하여 상기 제1 노드의 전압을 논리값으로서 검출하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 검출 회로는 게이트가 상기 제1 노드에 접속되어, 드레인으로부터 상기 논리값에 대응하는 전압을 출력하는 트랜지스터를 구비하며,

상기 트랜지스터의 임계치 전압(절대값)은 반도체 집적 회로에 형성되는 다른 트랜지스터의 임계치 전압보다 낮게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 제1 타이밍 신호는 클록 신호인 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 클록 신호인 상기 제1 타이밍 신호의 제1 레벨 기간에 인에이블 신호를 접수하여, 상기 클록 신호의 제2 레벨 기간에 접수한 인에이블 신호를 출력하는 인에이블 회로를 구비하며,

상기 타이밍 신호 지연 회로는 상기 인에이블 회로로부터의 상기 인에이블 신호의 출력에 응답하여 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 복수의 메모리 셀을 갖는 메모리 코어를 구비하고,

상기 내부 회로는 상기 메모리 셀로부터 판독되는 데이터를 선택된 상기 제2 타이밍 신호에 동기하여 출력하는 데이터 출력 회로인 것을 특징으로 하는 반도체 집적 회로.