JP4762520B2 - 半導体集積回路 - Google Patents

Description

本発明は、内部回路の動作タイミングを調整するタイミング調整回路を有する半導体集積回路に関する。

半導体集積回路に形成されるタイミング調整回路は、内部回路の動作タイミングを調整するためにクロック等のタイミング信号の遅延時間を調整する。例えば、タイミング調整回路は、縦続接続された遅延段を有している。タイミング調整回路は、遅延段から順次出力される遅延タイミング信号のいずれかを遅延制御信号を用いて選択し、選択した遅延タイミング信号を内部回路に出力する。遅延制御信号は、半導体集積回路の内部で生成される（例えば、特許文献１）。

この種のタイミング調整回路の１つは、出力ノードをプリチャージするｐＭＯＳトランジスタと、出力ノードをディスチャージする複数のｎＭＯＳトランジスタ対とを有している。各ｎＭＯＳトランジスタ対のゲートは、複数ビットからなる遅延制御信号のいずれかと、遅延段の出力のいずれかにそれぞれ接続されている。そして、ｐＭＯＳトランジスタと、遅延制御信号により選択されるｎＭＯＳトランジスタ対とにより出力ノードを充放電することにより、出力ノードに遅延タイミング信号が生成される。

一方、出力ノードをプリチャージするｐＭＯＳトランジスタと、ディスチャージするｎＭＯＳトランジスタ対とを用いて２つの信号の位相差を検出する回路技術が提案されている（例えば、特許文献２）。この回路では、ｐＭＯＳトランジスタのゲートは、プリチャージ信号を受け、ｎＭＯＳトランジスタ対のゲートは、位相差を検出する２つの信号をそれぞれ受けている。
特開２００３−１６３５８４号公報 特開平９−１１６３４２号公報

本発明は、以下の問題点を解決するためになされた。

上述の遅延制御信号は、一般に、ヒューズ等を用いて予め生成される。このため、半導体集積回路の動作温度または動作電圧が変化した場合に、この変化に追従して内部回路の動作タイミングを調整できない。換言すれば、半導体集積回路の動作環境に応じて、最適な動作タイミングを検出し、設定する回路は存在しない。

本発明の目的は、閾値電圧、動作温度および電源電圧の変化に応答して、内部回路の動作タイミングを自動的に調整することにある。これにより、半導体集積回路の動作マージンを向上し、製造歩留を向上することにある。また、半導体集積回路をアクセスするシステムの動作マージンを向上することにある。

本発明の一形態では、第１トランジスタは、第１ノードと第１電源線との間に配置され、第１ノードを第１電源電圧にプリチャージする。複数組の第２トランジスタ対は、第１ノードと第２電源線との間に直列に配置されている。タイミング信号遅延回路は、縦続接続された複数の遅延段を有し、初段で受けた第１タイミング信号を順次反転させた複数の遅延タイミング信号を生成する。各第２トランジスタ対のゲートは、立ち上がりエッジお
よび立ち下がりエッジが互いに隣接する一対の遅延タイミング信号の一方および他方をそれぞれ受け、第１電源電圧にプリチャージされた第１ノードの電荷を順次ディスチャージする。第２トランジスタ対が受ける一対の遅延タイミング信号は、互いに異なる。複数の検出回路は、互いに異なるタイミングで動作し、ディスチャージ中の第１ノードの電圧を論理値として検出する。セレクタは、検出回路の検出結果に応じて、複数の第２タイミング信号のいずれかを選択する。内部回路は、セレクタにより選択された第２タイミング信号に同期して動作する。

第１ノードのディスチャージ速度は、半導体集積回路を構成するトランジスタの閾値電圧、半導体集積回路の動作温度、あるいは半導体集積回路に供給される電源電圧に応じて変化する。このため、閾値電圧、動作温度および電源電圧に応じて、内部回路の動作タイミングを自動的に最適に設定できる。各第２トランジスタ対は、立ち上がりエッジおよび立ち下がりエッジが互いに隣接する一対の遅延タイミング信号のアクティブ期間の重複期間にオンする。オン期間は短く、第１ノードの電荷を徐々に引き抜くことができる。第１ノードの電圧変化の傾きを緩くできるため、閾値電圧、動作温度および電源電圧の微少な変化に応答して、内部回路の動作タイミングを調整できる。この結果、半導体集積回路の動作マージンを向上でき、製造歩留を向上できる。また、半導体集積回路をアクセスするシステムの動作マージンを向上できる。

本発明の一形態における好ましい例では、サンプリング信号遅延回路は、第１タイミング信号を順次遅延させて複数のサンプリングタイミング信号を生成する。検出回路は、互いに異なるサンプリングタイミング信号に同期して、第１ノードの電圧を論理値としてそれぞれ検出する。このため、検出回路により検出した論理値の組み合わせにより、第１ノードのディスチャージ速度を容易に判定できる。

本発明の一形態における好ましい例では、複数のラッチ回路は、検出回路とセレクタとの間に配置され、検出回路での検出結果をラッチする。検出結果をラッチ回路で保持することにより、検出回路は、セレクタにより第２タイミング信号が選択される前に次の検出動作の準備を開始できる。したがって、検出サイクルを短くでき、動作温度、電源電圧の変化から内部回路の動作タイミングの変更までの時間を短くできる。

本発明の一形態における好ましい例では、エンコーダは、検出回路とラッチ回路との間に配置され、検出回路での検出結果をエンコードして複数のエンコード信号のいずれかを活性化するとともに、複数のエンコード信号をラッチ回路にそれぞれ出力する。エンコーダの非活性化タイミング遅延回路は、活性化されているエンコード信号の非活性化タイミングを、新たに活性化するエンコード信号の活性化タイミングより遅らせる。このため、エンコード信号のいずれかは、常に活性化される。したがって、セレクタが第２タイミング信号のいずれも選択しないことを防止できる。この結果、内部回路が動作せずに半導体集積回路が誤動作することを防止できる。

本発明の一形態における好ましい例では、イネーブル回路は、クロック信号である第１タイミング信号の第１レベル期間に、イネーブル信号を受け付け、クロック信号の第２レベル期間に受け付けたイネーブル信号を出力する。サンプリング信号遅延回路またはタイミング信号遅延回路は、イネーブル回路からのイネーブル信号の出力に応答して動作を開始する。サンプリング信号遅延回路またはタイミング信号遅延回路は、イネーブル信号を受けるまで動作を開始しないため、半導体集積回路の消費電力を削減できる。

本発明の一形態における好ましい例では、検出回路は、互いに異なる遅延タイミング信号に同期して、第１ノードの電圧を論理値として検出する。第２トランジスタ対のゲートに供給するために生成される遅延タイミング信号を、検出回路の動作信号に流用すること
で、回路規模を削減でき、半導体集積回路のチップコストを削減できる。

本発明の一形態における好ましい例では、検出回路は、ゲートが第１ノードに接続され、ドレインから論理値に対応する電圧を出力するトランジスタを有している。トランジスタの閾値電圧（絶対値）は、半導体集積回路に形成される他のトランジスタの閾値電圧より低く設定されている。このため、検出回路の検出時間を短縮でき、出力が高レベルでも低レベルでもない状態になることを防止できる。

本発明の一形態における好ましい例では、第１タイミング信号は、クロック信号である。すなわち、本発明は、クロックに同期して動作する半導体集積回路に適用できる。

本発明の一形態における好ましい例では、内部回路は、メモリコア内のメモリセルから読み出されるデータを、選択された第２タイミング信号に同期して出力するデータ出力回路である。本発明を半導体メモリに適用し、データ出力回路の動作タイミングの調整することで、半導体メモリの動作マージンを向上できる。

本発明により、閾値電圧、動作温度および電源電圧の微少な変化に応答して、内部回路の動作タイミングを自動的に調整できる。半導体集積回路の動作マージンを向上でき製造歩留を向上できる。また、半導体集積回路をアクセスするシステムの動作マージンを向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。

図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）として形成されている。ＳＤＲＡＭは、クロックバッファ１０、コマンドバッファ１２、アドレスバッファ／レジスタ１４、Ｉ／Ｏデータバッファ／レジスタ１６（内部回路）、制御信号ラッチ１８、モードレジスタ２０、コラムアドレスカウンタ２２、タイミング調整回路２４およびバンクＢＡＮＫ０−３（メモリコア）を有している。

クロックバッファ１０は、クロックイネーブル信号ＣＫＥの活性化中（高レベル）に外部クロック信号ＣＬＫを受け付け、内部クロック信号ＩＣＬＫ、ＩＣＬＫ１として出力する。内部クロック信号ＩＣＬＫ（第１タイミング信号）は、クロックに同期して動作する回路に供給される。内部クロック信号ＩＣＬＫ１は、外部信号をクロック信号ＣＬＫに同期して受信するために、コマンドバッファ１２、アドレスバッファ／レジスタ１４、Ｉ／Ｏデータバッファ／レジスタ１６およびタイミング調整回路２４に供給される。また、クロックバッファ１０は、クロックイネーブル信号ＣＫＥの活性化に応答して、イネーブル信号ＥＮＢＬを活性化する。

コマンドバッファ１２は、チップセレクト信号／ＣＳの活性化中に、内部クロック信号ＩＣＬＫ１に同期してロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥを受け、受けた信号をバンクＢＡＮＫ０
−３を動作させる制御信号として制御信号ラッチ１８に出力する。コマンドバッファ１２は、信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥが全て低レベルのとき、モードレジスタ２０を設定するためのモードレジスタ設定信号ＭＲＳを出力する。

アドレスバッファ／レジスタ１４は、内部クロック信号ＩＣＬＫ１に同期してアドレス信号Ａ０−１３を受信し、受信した信号をロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとして出力する。また、アドレスバッファ／レジスタ１４は、内部クロック信号ＩＣＬＫ１に同期してバンクアドレス信号ＢＡ０−１を受信する。バンクアドレス信号ＢＡ０−１は、バンクＢＡＮＫ０−３のいずれかを選択するために使用される。

Ｉ／Ｏデータバッファ／レジスタ１６は、書き込み動作中に内部クロック信号ＩＣＬＫ１に同期してデータ信号ＤＱ０−１５（書き込みデータ）を受信するデータ入力回路と、読み出し動作中に出力クロック信号ＯＣＬＫに同期してデータ信号ＤＱ０−１５（読み出しデータ）を出力するデータ出力回路とを有している。制御信号ラッチ１８は、コマンドバッファ１２からの制御信号をラッチし、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥとしてバンクＢＡＮＫ０−３に出力する。

モードレジスタ２０は、モードレジスタ設定信号ＭＲＳに同期して供給されるアドレス信号Ａ０−１２に応じて設定される。モードレジスタ２０により、ＣＡＳレイテンシ、バースト長等が設定される。ＣＡＳレイテンシは、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロックサイクル数を示す。設定されたＣＡＳレイテンシは、レイテンシ信号ＬＴとしてコラムアドレスカウンタ２２に出力される。バースト長は、１回の書き込みコマンドまたは読み出しコマンドで入出力されるデータ信号の数を示す。コラムアドレスカウンタ２２は、アドレスバッファ／レジスタ１４からのコラムアドレス信号（先頭アドレス）を受け、先頭アドレスに続くアドレスをレイテンシ信号ＬＴに応じて生成する。先頭アドレスおよび生成されたアドレスは、コラムアドレス信号ＣＡＤとして出力される。

タイミング調整回路２４は、イネーブル信号ＥＮＢＬの活性化中に動作し、内部クロック信号ＩＣＬＫに同期する出力クロック信号ＯＣＬＫを生成する。タイミング調整回路２４の詳細は、後述する図２−１２で述べる。タイミング調整回路２４は、ＳＤＲＡＭを構成するトランジスタの閾値電圧、ＳＤＲＡＭに供給される電源電圧およびＳＤＲＡＭの動作温度に応じて、出力クロック信号ＯＣＬＫの位相を自動的に調整する。出力クロック信号ＯＣＬＫの位相は、閾値電圧が低いとき、電源電圧が高いとき、あるいは動作温度が低いときに遅くなる。

閾値電圧が低いとき、電源電圧が高いとき、あるいは動作温度が低いとき、ＳＤＲＡＭの内部回路は、高速に動作し、内部クロック信号ＩＣＬＫ、ＩＣＬＫ１の遷移エッジタイミングは、早くなる。（位相が進む）。このため、Ｉ／Ｏデータバッファ／レジスタ１６が、読み出しデータを内部クロック信号ＩＣＬＫに同期して出力する場合、読み出しデータの外部クロック信号ＣＬＫに対する出力開始タイミング（ｔＡＣ）および出力終了タイミング（ｔＯＨ）はともに早くなる。本発明では、上記条件において、出力クロックＯＣＬＫのエッジタイミングを遅い側にシフトする。したがって、内部回路が高速に動作する条件においても、読み出しデータの外部クロック信号ＣＬＫに対する出力タイミングがずれることを防止できる。

各バンクＢＡＮＫ０−３は、マトリックス状に配置された複数の揮発性メモリセルＭＣ（ダイナミックメモリセル）を有するメモリアレイと、メモリアレイをアクセスするための図示しない制御回路（ワードデコーダ、コラムデコーダ、センスアンプ、プリチャージ
回路、センスバッファおよびライトアンプ）とを有している。メモリアレイは、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または、／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。バンクＢＡＮＫ０−３は、メモリアレイを動作させるための制御回路をそれぞれ有しているため、互いに独立に動作可能である。

図２は、図１に示したタイミング調整回路２４の詳細を示している。タイミング調整回路２４は、イネーブル回路２６、サンプリングクロック遅延回路２８（サンプリング信号遅延回路）、アナログ遅延回路３０、クロック遅延回路３２（タイミング信号遅延回路）、第１ラッチ回路３４、エンコーダ３６、ラッチクロック生成回路３８、第２ラッチ回路４０およびセレクタ４２を有している。

イネーブル回路２６は、内部クロック信号ＩＣＬＫに同期してイネーブル信号ＥＮＢＬを受信し、相補のイネーブル信号ＥＮＢＺ、ＥＮＢＸを出力する。イネーブル回路２６の詳細は、図３で説明する。サンプリングクロック遅延回路２８は、イネーブル信号ＥＮＢＺ、ＥＮＢＸの活性化中に動作し、内部クロック信号ＩＣＬＫを順次遅延させたサンプリングクロック信号ＳＣＬＫ１−４（サンプリングタイミング信号）およびサンプリング終了信号ＳＥＮＤを生成する。サンプリングクロック遅延回路２８の詳細は、図５で説明する。

アナログ遅延回路３０は、内部クロック信号ＩＣＬＫの低レベル期間にアナログノードＡＮ（第１ノード）を高レベル（電源電圧）にプリチャージし、内部クロック信号ＩＣＬＫおよびクロック遅延回路３２から出力される遅延クロック信号Ｃ２−Ｃ１０に応じて、アナログノードＡＮに蓄積された電荷をディスチャージする。アナログ遅延回路３０の詳細は、図９で説明する。クロック遅延回路３２は、イネーブル信号ＥＮＢＺの活性化中に動作し、内部クロックＩＣＬＫを順次遅延させた遅延クロック信号Ｃ２−Ｃ１０（遅延タイミング信号）を生成する。クロック遅延回路３２の詳細は、図７で説明する。

第１ラッチ回路３４は、イネーブル信号ＥＮＢＸの活性化中に動作し、アナログノードＡＮの電圧レベルを、サンプリングクロック信号ＳＣＬＫ１−４にそれぞれ同期してラッチし、ラッチしたレベルをラッチ信号ＬＴ１−４として出力する。サンプリングクロック信号ＳＣＬＫ１−４の立ち上がりエッジは、互いにずれているため、ラッチ信号ＬＴ１−４の論理により、アナログノードＡＮのディスチャージ速度を表すことができる。具体的には、アナログノードＡＮのディスチャージ速度が遅いほど、高レベルを出力するラッチ信号ＬＴ１−４の数が多くなる。第１ラッチ回路３４の詳細は、図１０で説明する。

エンコーダ３６は、ラッチ信号ＬＴ１−４の論理レベルをエンコードし、エンコード信号ＥＮ０−４のいずれかを高レベルに設定する。アナログノードＡＮのディスチャージ速度が最も遅いとき、エンコード信号ＥＮ０は高レベルに設定される。アナログノードＡＮのディスチャージ速度が最も早いとき、エンコード信号ＥＮ４は高レベルに設定される。エンコーダ３６の詳細は、図１１で説明する。

ラッチクロック生成回路３８は、内部クロック信号ＩＣＬＫの低レベル期間に活性化され、サンプリング終了信号ＳＥＮＤに同期するラッチクロック信号ＬＣＬＫＺ、ＬＣＬＫＸを生成する。ラッチクロック生成回路３８の詳細は、図１２で説明する。第２ラッチ回路４０は、ラッチクロック信号ＬＣＬＫＺ、ＬＣＬＫＸに同期してエンコード信号ＥＮ０−４をラッチし、ラッチした信号を選択信号ＳＥＬ０−４として出力する。第２ラッチ回路４０の詳細は、図１１で説明する。セレクタ４２は、選択信号ＳＥＬ０−４に応じて、
内部クロック信号ＩＣＬＫおよび遅延クロック信号Ｃ３、Ｃ５、Ｃ７のいずれかを、出力クロック信号ＯＣＬＫとして出力する。セレクタ４２の詳細は、図１５で説明する。

図３は、図２に示したイネーブル回路２６の詳細を示している。イネーブル回路２６は、内部クロック信号ＩＣＬＫの低レベル期間にイネーブル信号ＥＮＢＬをラッチＬＴに伝えるＣＭＯＳ伝達ゲート２６ａを有している。ラッチＬＴは、一対のインバータにより構成され、内部クロック信号ＩＣＬＫの高レベル期間にフィードバックループを形成する。すなわち、イネーブル回路２６は、内部クロック信号ＩＣＬＫの低レベル期間にイネーブル信号ＥＮＢＬを受信し、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してイネーブル信号ＥＮＢＬをラッチする。

図４は、図３に示したイネーブル回路２６の動作を示している。図３で述べたように、イネーブル回路２６は、内部クロック信号ＩＣＬＫの低レベル期間（低レベル期間）にイネーブル信号ＥＮＢＬを受信し、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してイネーブル信号ＥＮＢＬをラッチする。すなわち、イネーブル回路２６は、内部クロック信号ＩＣＬＫの高レベル期間に、イネーブル信号ＥＮＢＺ、ＥＮＢＸの出力を開始する。そして、タイミング調整回路２４は、後述するように、イネーブル信号ＥＮＢＺ、ＥＮＢＸの活性化に同期して活性化され、高レベルのイネーブル信号ＥＮＢＬをラッチした内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して動作を開始する。

図５は、図２に示したサンプリングクロック遅延回路２８の詳細を示している。サンプリングクロック遅延回路２８は、サンプリングクロック生成部２８ａおよびサンプリング終了クロック生成部２８ｂを有している。サンプリングクロック生成部２８ａは、ＮＡＮＤゲートと、ＮＡＮＤゲートの出力に縦続接続された複数のインバータと、各インバータの入力に接続されたＭＯＳキャパシタとで構成される。ＮＡＮＤゲートは、内部クロック信号ＩＣＬＫおよびイネーブル信号ＥＮＢＺを受け、サンプリングクロック信号ＳＣＬＫ０を出力する。２、３、４、６番目のインバータは、サンプリングクロック信号ＳＣＬＫ１−４をそれぞれ出力する。サンプリングクロック信号ＳＣＬＫ０−４は、イネーブル信号ＥＮＢＺの活性化中に、内部クロック信号ＩＣＬＫに同期して順次出力される。ＭＯＳキャパシタは、スイッチを介してゲートをインバータの入力に接続し、ソースおよびドレインを接地線ＶＳＳに接続している。スイッチのオン／オフは、ヒューズあるいはメタル配線等によりプログラム可能である。

サンプリング終了クロック生成部２８ｂは、電源線ＶＤＤ（第１電源線）と接地線ＶＳＳ（第２電源線）との間に２つのｐＭＯＳトランジスタおよび３つのｎＭＯＳトランジスタを直列に接続したインバータと、インバータの出力ノードをプリチャージするｐＭＯＳトランジスタと、インバータの出力ノードに接続されたラッチとを備えている。サンプリング終了クロック生成部２８ｂは、イネーブル信号ＥＮＢＺの非活性化中に動作を停止する。このため、イネーブル信号ＥＮＢＺが非活性化状態であるＳＤＲＡＭの非活性化状態中の消費電力を削減できる。サンプリング終了信号ＳＥＮＤは、プリチャージ用のｐＭＯＳトランジスタのオンにより低レベルに初期化される。サンプリングクロック生成部２８ａは、イネーブル信号ＥＮＢＺの活性化に応答して動作を開始し、高レベルのイネーブル信号ＥＮＢＺを受けている期間に、サンプリングクロック信号ＳＣＬＫ０−４を生成する。サンプリング終了信号ＳＥＮＤは、内部クロック信号ＩＣＬＫの立ち上がりエッジを遅延させたサンプリングクロック信号ＳＣＬＫ３．５の立ち上がりエッジに同期して低レベルに変化し、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して高レベルに変化する。

図６は、図５に示したサンプリングクロック遅延回路２８の動作を示している。イネーブル信号ＥＮＢＬの非活性化中、イネーブル信号ＥＮＢＺは非活性化される（図６（ａ）
）。サンプリングクロック信号ＳＣＬＫ２、３．５およびサンプリング終了信号ＳＥＮＤは、低レベルに保持され、サンプリングクロック信号ＳＣＬＫ０、１、３、４は、高レベルに保持される。イネーブル信号ＥＮＢＬの活性化後に、内部クロック信号ＩＣＬＫの立ち下がりエッジに同期してイネーブル信号ＥＮＢＺが活性化されると、サンプリングクロック生成部２８ａは、動作を開始する（図６（ｂ））。この後、サンプリングクロック信号ＳＣＬＫ０−４の論理レベルは、内部クロック信号ＩＣＬＫの遷移エッジに同期して順次反転する。

サンプリング終了クロック生成部２８ｂのインバータにおける直列に接続された３つのｎＭＯＳトランジスタは、内部クロック信号ＩＣＬＫの高レベル期間とサンプリングクロック信号ＳＣＬＫ０の高レベル期間の重複期間に全てオンする。このオンにより、サンプリング終了信号ＳＥＮＤは、高レベルに変化する（図６（ｃ））。サンプリング終了クロック生成部２８ｂのインバータにおける直列に接続された２つのｐＭＯＳトランジスタは、サンプリングクロック信号ＳＣＬＫ３．５の立ち上がりエッジに同期して、所定の期間オンする。このオンにより、サンプリング終了信号ＳＥＮＤは、低レベルに変化する（図６（ｄ））。

以降、サンプリング終了信号ＳＥＮＤは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して高レベルに変化し、サンプリングクロック信号ＳＣＬＫ３．５の立ち上がりエッジに同期して低レベルに変化する。後述するように、サンプリング終了信号ＳＥＮＤの低レベル期間は、アナログノードＡＮのプリチャージ期間（初期化期間）である。サンプリング終了信号ＳＥＮＤの高レベル期間は、出力クロック信号ＯＣＬＫの出力タイミング（遅延時間）を決めるための設定期間（測定期間）である。サンプリング終了信号ＳＥＮＤの立ち下がりエッジは、設定期間の終了タイミングである。

図７は、図２に示したクロック遅延回路３２の詳細を示している。クロック遅延回路３２は、複数の遅延段３２ａを縦続接続して構成されている。各遅延段３２ａは、縦続接続されたＮＡＮＤゲートおよびインバータと、インバータの入力に接続されたＭＯＳキャパシタとを有している。ＭＯＳキャパシタは、スイッチを介してゲートをインバータの入力に接続し、ソースおよびドレインを接地線ＶＳＳに接続している。スイッチのオン／オフは、ヒューズあるいはメタル配線等によりプログラム可能である。ＮＡＮＤゲートの一方の入力は、内部クロック信号ＩＣＬＫまたは前段の出力を受けている。ＮＡＮＤゲートの他方の入力は、イネーブル信号ＥＮＢＺを受けている。遅延段３２ａは、ＮＡＮＤゲートから遅延クロック信号Ｃ２（または、Ｃ４、Ｃ６、Ｃ８、Ｃ１０）を出力し、インバータから遅延クロック信号Ｃ３（または、Ｃ５、Ｃ７、Ｃ９）を出力する。すなわち、クロック遅延回路３２は、初段で受けた内部クロック信号ＩＣＬＫ（第１タイミング信号）を順次反転させた遅延クロック信号Ｃ２−１０を生成する。クロック遅延回路３２は、高レベルのイネーブル信号ＥＮＢＺを受けている期間のみ遅延クロック信号Ｃ２−１０を生成する。このため、イネーブル信号ＥＮＢＺが非活性化状態であるＳＤＲＡＭの非活性化状態中の消費電力を削減できる。

図８は、図７に示したクロック遅延回路３２の動作を示している。イネーブル信号ＥＮＢＺの非活性化中、遅延クロック信号Ｃ２、Ｃ４、Ｃ６、Ｃ８、Ｃ１０は、高レベルに保持され、遅延クロック信号Ｃ３、Ｃ５、Ｃ７、Ｃ９は、低レベルに保持される（図８（ａ））。内部クロック信号ＩＣＬＫの立ち下がりエッジに同期してイネーブル信号ＥＮＢＺが活性化されると、クロック遅延回路３２は、動作を開始する（図８（ｂ））。遅延クロック信号Ｃ２−１０は、内部クロック信号ＩＣＬＫの遷移エッジに同期して順次反転する。図中に三角印で示した内部クロック信号ＩＣＬＫと遅延クロック信号Ｃ２の高レベル期間、遅延クロック信号Ｃ３−４、Ｃ５−６、Ｃ７−８、Ｃ９−１０の高レベル期間は、電源電圧ＶＤＤ（第１電源電圧）にプリチャージされたアナログノードＡＮ（図２）をディ
スチャージする期間を示している。アナログノードＡＮのディスチャージ動作については、後述する図１６−図１８で説明する。

図９は、図２に示したアナログ遅延回路３０の詳細を示している。アナログ遅延回路３０は、アナログノードＡＮ（第１ノード）をプリチャージする複数のｐＭＯＳトランジスタ（第１トランジスタ）と、アナログノードＡＮをディスチャージする複数組のｎＭＯＳトランジスタ対（第２トランジスタ対）とを有している。各ｎＭＯＳトランジスタ対は、アナログノードＡＮと接地線ＶＳＳの間に直列に配置されている。ｎＭＯＳトランジスタ対は、立ち上がりエッジおよび立ち下がりエッジが互いに隣接する一対の遅延クロック信号Ｃ３−４（またはＣ５−６、Ｃ７−８、Ｃ９−１０）の一方および他方をそれぞれ受ける。換言すれば、各ｎＭＯＳトランジスタ対は、内部クロック信号ＩＣＬＫを順次遅延して生成された遅延クロック信号Ｃ２−１０を受ける。また、ｎＭＯＳトランジスタ対が受ける遅延クロック信号対は、互いに異なる。

アナログノードＡＮは、サンプリング終了信号ＳＥＮＤ、内部クロック信号ＩＣＬＫおよびサンプリングクロック信号ＳＣＬＫ４がともに低レベルの期間（プリチャージ期間）にプリチャージされる。アナログノードＡＮは、図８に三角印で示した内部クロック信号ＩＣＬＫと遅延クロック信号Ｃ２の高レベル期間、遅延クロック信号Ｃ３−４、Ｃ５−６、Ｃ７−８、Ｃ９−１０の高レベル期間にディスチャージされる。

図１０は、図２に示した第１ラッチ回路３４の詳細を示している。第１ラッチ回路３４は、２種類のラッチ部３４ａ、３４ｂ（検出回路）を有している。各ラッチ部３４ａ、３４ｂは、イネーブル信号ＥＮＢＸおよびアナログノードＡＮの電圧レベルを受けるＮＯＲゲート、ＣＭＯＳ伝達ゲートおよびラッチを直列に接続して構成されている。ラッチ部３４ａ、３４ｂは、ＣＭＯＳ伝達ゲートおよびラッチを動作するためのサンプリングクロック信号ＳＣＬＫの論理レベルが相違することを除き同じ回路である。換言すれば、ラッチ部３４ａは、内部クロック信号ＩＣＬＫと逆相のサンプリングクロック信号ＳＣＬＫ１、３、４によりラッチ動作する。ラッチ部３４ｂは、内部クロック信号ＩＣＬＫと同相のサンプリングクロック信号ＳＣＬＫ２によりラッチ動作する。

ＮＯＲゲートは、アナログノードＡＮの電圧を論理値として検出する。ＮＯＲゲートにおいて、ゲートがアナログノードＡＮに接続され、ドレインから論理値に対応する電圧を出力するトランジスタ（破線の円内）の閾値電圧（絶対値）は、他のトランジスタの閾値電圧より低く設定されている。サンプリングクロック信号ＳＣＬＫ２−４に対応するラッチ部３４ｂ、３４ａでも同じである。このため、各ラッチ部３４ａ、３４ｂは、アナログノードＡＮの電圧変化の検出時間を短縮でき、ＮＯＲゲートの不感帯（出力が高レベルでも低レベルでもない状態）を狭くできる。なお、ＮＯＲゲートは、低レベルのイネーブル信号ＥＮＢＸを受けているときのみ動作するため、上記トランジスタの閾値電圧が低くても、スタンバイ状態中にリーク電流が流れることを防止できる。

ラッチ部３４ａ、３４ｂは、内部クロック信号ＩＣＬＫの立ち上がりエッジに対応するサンプリングクロック信号ＳＣＬＫ１−４の遷移エッジに同期してアナログノードＡＮのレベルを順次ラッチし、ラッチしたレベルをラッチ信号ＬＴ１−４として出力する。このため、アナログノードＡＮのディスチャージ速度が速いほど、低レベル（Ｌ）のラッチ信号ＬＴの数が増える。アナログノードＡＮのディスチャージ速度が遅いほど、Ｌレベルのラッチ信号ＬＴの数が減る。ラッチ信号ＬＴ１−４は、添え数字の小さい信号から順に高レベル（Ｈ）に変化する。

図１１は、図２に示したエンコーダ３６および第２ラッチ回路４０の詳細を示している。エンコーダ３６は、ラッチ信号ＬＴ１−４の論理レベルをエンコードし、エンコード信
号ＥＮ０−４を生成する。例えば、アナログノードＡＮのディスチャージ速度が最も遅いとき、すなわち、ラッチ信号ＬＴ１−４が全て高レベルのとき、エンコード信号ＥＮ０のみが高レベルを保持し、他のエンコード信号ＥＮ１−４は、低レベルに変化する。アナログノードＡＮのディスチャージ速度が最も速いとき、すなわち、ラッチ信号ＬＴ１−４が全て低レベルのとき、エンコード信号ＥＮ４のみが高レベルを保持し、他のエンコード信号ＥＮ０−３は、低レベルに変化する。

なお、エンコーダ３６は、エンコード信号ＥＮ１−４の出力ノードと接地線ＶＳＳとの間に配置され、ｎＭＯＳトランジスタ対を有している。ｎＭＯＳトランジスタ対のゲートは、ラッチ信号ＬＴ４（またはＬＴ３−２）およびこの遅延信号（インバータ２段分）をそれぞれ受けている。２段のインバータは、活性化されているエンコード信号の非活性化タイミングを、新たに活性化するエンコード信号の活性化タイミングより遅らせる非活性化タイミング遅延回路として動作する。例えば、ラッチ信号ＬＴ１−４の論理レベルが”ＨＨＨＬ”のとき、エンコード信号ＥＮ０−５の論理レベルは、”ＬＨＬＬＬ”である。ラッチ信号ＬＴ１−４の論理レベルが”ＨＨＨＬ”から”ＨＨＨＨ”に変わるとき、ラッチ信号ＬＴ４を受ける２段のインバータにより、エンコード信号ＥＮ１が低レベルに変化するタイミングは、エンコード信号ＥＮ０が高レベルに変化するタイミングより遅くなる。したがって、全てのエンコード信号ＥＮ０−４が低レベルになることが防止できる。この結果、全ての選択信号ＳＥＬ０−４が低レベルになることを防止でき、セレクタ４２が出力クロック信号ＯＣＬＫを出力できないという不具合を防止できる。

第２ラッチ回路４０は、エンコード信号ＥＮ０、１−４に対応するラッチ４０ａ、４０ｂを有している。ラッチ４０ａ、４０ｂは、ラッチクロック信号ＬＣＬＫＺ、ＬＣＬＫＸに同期してエンコード信号ＥＮ０−４をラッチし、ラッチした信号を選択信号ＳＥＬ０−４として出力する。例えば、アナログノードＡＮのディスチャージ速度が最も遅いとき、選択信号ＳＥＬ０のみが高レベルに設定され、他の選択信号ＳＥＬ１−４は、低レベルに設定される。アナログノードＡＮのディスチャージ速度が最も速いとき、選択信号ＳＥＬ４のみが高レベルに設定され、他の選択信号ＳＥＬ０−３は、低レベルに設定される。後述する図１３に示すように、ラッチ４０ａは、リセットにより低レベルの選択信号ＳＥＬ１−４を出力する。後述する図１４に示すように、ラッチ４０ｂは、リセットにより高レベルの選択信号ＳＥＬ０を出力する。このため、初期状態において、選択信号ＳＥＬ０が有効になる。

図１２は、図２に示したラッチクロック生成回路３８の詳細を示している。ラッチクロック生成回路３８は、内部クロック信号ＩＣＬＫおよびサンプリング終了信号ＳＥＮＤを受けるＮＯＲゲート、およびインバータを直列に接続して構成されている。ラッチクロック生成回路３８は、内部クロック信号ＩＣＬＫとサンプリング終了信号ＳＥＮＤが共に低レベル期間に、ラッチクロック信号ＬＣＬＫＺおよびＬＣＬＫＸを低レベルおよび高レベルに変化させる。図１１に示したッチ４０ａ、４０ｂは、ラッチクロック信号ＬＣＬＫＺの高レベルから低レベルへの変化に同期して、エンコード信号ＥＮ０−４をラッチする。

図１３は、図１１に示したラッチ４０ａの詳細を示している。ラッチ４０ａは、ＣＭＯＳ伝達ゲート、ラッチ、ＣＭＯＳ伝達ゲートおよびラッチを直列に接続して構成されている。前段のラッチは、ＮＡＮＤゲートおよびクロックトインバータにより構成されている。後段のラッチは、ＮＯＲゲートおよびクロックトインバータにより構成されている。前段のＣＭＯＳ伝達ゲートは、ラッチクロック信号ＬＣＬＫＺの高レベル期間にイネーブル信号ＥＮ（ＥＮ１−４のいずれか）をＮＡＮＤゲートに伝える。ＮＡＮＤゲートを有するラッチは、ラッチクロック信号ＬＣＬＫＺの立ち下がりエッジに同期して、イネーブル信号ＥＮをラッチする。

後段のＣＭＯＳ伝達ゲートは、ラッチクロック信号ＬＣＬＫＺの低レベル期間にラッチされたイネーブル信号ＥＮをＮＯＲゲートに伝える。ＮＯＲゲートを有するラッチは、ラッチクロック信号ＬＣＬＫＺの立ち下がりエッジに同期してイネーブル信号ＥＮをＮＯＲゲートに伝えてラッチし、ラッチした信号を選択信号ＳＥＬとして出力する。ラッチ４０ａは、リセット信号ＲＳＴＸにより初期化され、選択信号ＳＥＬ（ＳＥＬ１−４のいずれか）を低レベルに設定する。

図１４は、図１１に示したラッチ４０ｂの詳細を示している。ラッチ４０ｂは、ＣＭＯＳ伝達ゲート、ラッチ、ＣＭＯＳ伝達ゲートおよびラッチを直列に接続して構成されている。前段のラッチは、ＮＯＲゲートおよびクロックトインバータにより構成されている。後段のラッチは、ＮＡＮＤゲートおよびクロックトインバータにより構成されている。ラッチ４０ｂの動作は、リセット時に高レベルの選択信号ＳＥＬ０を出力することを除き、図１３に示したラッチ４０ａと同じである。

図１５は、図２に示したセレクタ４２の詳細を示している。セレクタ４２は４つの選択回路４２ａおよび選択回路４２ｂを有している。各選択回路４２ａは、高レベルの選択信号ＳＥＬ１（またはＳＥＬ２−４）を受けたときに、内部クロック信号ＩＣＬＫ（または、遅延クロック信号Ｃ３、Ｃ５、Ｃ７；第２タイミング信号）を反転した信号を出力ノードＯＵＴＮに伝える。選択回路４２ｂは、出力ノードＯＵＴＮに伝達された信号の反転信号または内部クロック信号ＩＣＬＫを、選択信号ＳＥＬ０に応じて出力クロック信号ＯＣＬＫ（第２タイミング信号）として出力する。

セレクタ４２は、高レベルの選択信号ＳＥＬ０−４をそれぞれ受けたときに、内部クロック信号ＩＣＬＫ、内部クロック信号ＩＣＬＫを２段のインバータで遅延させた信号、遅延クロック信号Ｃ３、Ｃ５、Ｃ７を２段のインバータで遅延させた信号を、出力クロック信号ＯＣＬＫとして出力する。

図１６は、第１の実施形態におけるＳＤＲＡＭの動作の一例を示している。この例では、ＳＤＲＡＭ内のトランジスタの閾値電圧（絶対値）が高く、クロックバッファ１０および制御信号ラッチ１８等の制御回路の動作速度は遅い。

まず、図４で示したように、イネーブル信号ＥＮＢＬが活性化され、クロック信号ＣＬＫの立ち下がりエッジに同期してイネーブル信号ＥＮＢＺが活性化される（図１６（ａ））。イネーブル信号ＥＮＢＺの活性化により、サンプリングクロック信号ＳＣＬＫ１−４およびサンプリング終了信号ＳＥＮＤが順次生成される（図１６（ｂ））。また、内部クロック信号ＩＣＬＫの高レベル期間（第１レベル期間）に、遅延クロック信号Ｃ２−１０が順次生成される（図１６（ｃ））。図中の三角印は、図８と同様に、２つの遅延クロック信号（例えば、Ｃ３とＣ４）が共に高レベルの期間を示しており、電源電圧ＶＤＤにプリチャージされたアナログノードＡＮ（図９）をディスチャージする期間を示している。

アナログノードＡＮの電荷は、内部クロック信号ＩＣＬＫおよび遅延クロック信号Ｃ２の高レベル期間、遅延クロック信号Ｃ３−４、Ｃ５−６、Ｃ７−８、Ｃ９−１０の高レベル期間に、徐々にディスチャージされ、アナログノードＡＮの電圧は、徐々に下がる。トランジスタの閾値電圧（絶対値）が高い場合、電源電圧が低い場合、あるいはＳＤＲＡＭの動作温度が高い場合、トランジスタを流れる電流量が減るため、アナログノードＡＮの電圧の低下速度は、遅くなる。図１０に示した第１ラッチ回路３４は、サンプリングクロック信号ＳＣＬＫ１−４に同期して、アナログノードＡＮの電圧に対応する論理レベルを順次ラッチする。アナログノードＡＮの電圧の低下速度が遅いため、第１ラッチ回路３４は、高レベルのラッチ信号ＬＴ１−４を出力する（図１６（ｄ））。この時点で、出力クロック信号ＯＣＬＫの生成に使用されるクロック信号（この例では、ＩＣＬＫ）が決定す
る。すなわち、内部クロック信号ＩＣＬＫの高レベル期間に出力クロック信号ＯＣＬＫの生成に必要なクロック遅延回路３２（図７）の遅延段数が決定する。

図１１に示したエンコーダ３６は、エンコード信号ＥＮ０のみを高レベルに保持する。（図１６（ｅ））。図１１に示した第２ラッチ回路４０は、ラッチクロック信号ＬＣＬＫＺの立ち下がりエッジに同期してエンコード信号ＥＮ０−４をラッチし、ラッチした信号を選択信号ＳＥＬ０−４として出力する（図１６（ｆ））。図１５に示したセレクタ４２は、内部クロック信号ＩＣＬＫの低レベル期間（第２レベル期間）に、高レベルの選択信号ＳＥＬ０に応じて内部クロック信号ＩＣＬＫを出力クロック信号ＯＣＬＫとして出力する（図１６（ｇ））。

したがって、読み出し動作において、図１に示したＩ／Ｏデータバッファ／レジスタ１６は、メモリセルＭＣからの読み出しデータの出力を、内部クロック信号ＩＣＬＫの次の立ち上がりエッジに同期して開始し（ｔＡＣ）、内部クロック信号ＩＣＬＫの次の立ち上がりエッジに同期して終了する（ｔＯＨ）。なお、図では、出力データのホールド時間ｔＯＨおよびクロックからのアクセス時間ｔＡＣを、内部クロックＩＣＬＫの同じ立ち上がりエッジを用いて表している。しかし、実際には、ホールド時間ｔＯＨは、アクセス時間ｔＡＣを規定する立ち上がりエッジより後の立ち上がりエッジで規定される。

図１７は、第１の実施形態におけるＳＤＲＡＭの動作の別の例を示している。この例では、ＳＤＲＡＭ内のトランジスタの閾値電圧（絶対値）が標準であり、クロックバッファ１０および制御信号ラッチ１８等の制御回路の動作速度も標準である。

サンプリングクロック信号ＳＣＬＫ１−４、サンプリング終了信号ＳＥＮＤおよび遅延クロック信号Ｃ２−１０が生成されるまでは、上述した図１６と同じである。トランジスタの閾値電圧（絶対値）が標準の場合、電源電圧が標準の場合、あるいはＳＤＲＡＭの動作温度が標準の場合、トランジスタを流れる電流量は、図１６に示した例より増えるため、アナログノードＡＮの電圧の低下速度は、図１６に比べ速くなる。このため、第１ラッチ回路３４は、高レベルのラッチ信号ＬＴ１−２と低レベルのラッチ信号ＬＴ３−４を出力する（図１７（ａ））。この時点で、出力クロック信号ＯＣＬＫの生成に使用されるクロック信号（この例では、Ｃ３）が決定する。

エンコーダ３６は、エンコード信号ＥＮ２のみを高レベルに保持する。（図１７（ｂ））。第２ラッチ回路４０は、ラッチクロック信号ＬＣＬＫＺの立ち下がりエッジに同期してエンコード信号ＥＮ０−４をラッチし、ラッチした信号を選択信号ＳＥＬ０−４として出力する（図１７（ｃ））。セレクタ４２は、高レベルの選択信号ＳＥＬ２に応じて遅延クロック信号Ｃ３を出力クロック信号ＯＣＬＫとして出力する（図１７（ｄ））。したがって、読み出し動作において、Ｉ／Ｏデータバッファ／レジスタ１６は、メモリセルＭＣからの読み出しデータの出力を、遅延クロック信号Ｃ３の立ち上がりエッジに同期して開始し（ｔＡＣ）、遅延クロック信号Ｃ３の立ち上がりエッジに同期して終了する（ｔＯＨ）。

図１８は、第１の実施形態におけるＳＤＲＡＭの動作の別の例を示している。この例では、ＳＤＲＡＭ内のトランジスタの閾値電圧（絶対値）が低く、クロックバッファ１０および制御信号ラッチ１８等の制御回路の動作速度は速い。

サンプリングクロック信号ＳＣＬＫ１−４、サンプリング終了信号ＳＥＮＤおよび遅延クロック信号Ｃ２−１０が生成されるまでは、上述した図１６と同じである。トランジスタの閾値電圧（絶対値）が低い場合、電源電圧が高い場合、あるいはＳＤＲＡＭの動作温度が低い場合、トランジスタを流れる電流量は、図１７に示した例より増えるため、アナ
ログノードＡＮの電圧の低下速度は、図１７に比べさらに速くなる。このため、第１ラッチ回路３４は、低レベルのラッチ信号ＬＴ１−４を出力する（図１８（ａ））。この時点で、出力クロック信号ＯＣＬＫの生成に使用されるクロック信号（この例では、Ｃ７）が決定する。

エンコーダ３６は、エンコード信号ＥＮ４のみを高レベルに保持する。（図１８（ｂ））。第２ラッチ回路４０は、ラッチクロック信号ＬＣＬＫＺの立ち下がりエッジに同期してエンコード信号ＥＮ０−４をラッチし、ラッチした信号を選択信号ＳＥＬ０−４として出力する（図１８（ｃ））。セレクタ４２は、高レベルの選択信号ＳＥＬ４に応じて遅延クロック信号Ｃ７を出力クロック信号ＯＣＬＫとして出力する（図１８（ｄ））。したがって、読み出し動作において、Ｉ／Ｏデータバッファ／レジスタ１６は、メモリセルＭＣからの読み出しデータの出力を、遅延クロック信号Ｃ７の立ち上がりエッジに同期して開始し（ｔＡＣ）、遅延クロック信号Ｃ７の立ち上がりエッジに同期して終了する（ｔＯＨ）。

図１６−図１８に示したように、トランジスタの閾値電圧（絶対値）が低いほど、電源電圧が高いほど、あるいはＳＤＲＡＭの動作温度が低いほど、ホールド時間ｔＯＨは長くなる。これ等条件では、トランジスタを流れる電流が増加するため、ＳＤＲＡＭ内に形成される制御回路は、高速に動作する。したがって、ホールド時間ｔＯＨは、短くなる。本発明の適用により、上記条件下において、ホールド時間ｔＯＨが短くなることが自動的に防止される。このため、ＳＤＲＡＭをアクセスするシステムは、読み出しデータを確実に受信でき、誤動作を防止できる。

図１９は、トランジスタの閾値電圧が高いときのｔＡＣの電源依存性および温度依存性を示している。図２０は、トランジスタの閾値電圧が低いときのｔＡＣの電源依存性および温度依存性を示している。このＳＤＲＡＭでは、アクセス時間ｔＡＣの規格（ｓｐｅｃ．）は、最大７ｎｓである。また、電源電圧ＶＤＤの規格は、１．６５−１．９５Ｖである。図では、規格を太線枠で示している。

アクセス時間ｔＡＣは、閾値電圧が高く、電源電圧ＶＤＤが低く、温度が高いほど規格に対するマージンが少なくなる。図２０に示すように、高温条件では、アクセス時間ｔＡＣは、電源電圧ＶＤＤが１．７５Ｖから１．８Ｖに変化するときに増えている。これは、本発明のタイミング調整回路２４が出力クロック信号ＯＣＬＫに使用する遅延クロック信号を、例えば、Ｃ３からＣ４に変更したために発生している。この変更により、アクセス時間ｔＡＣのマージンは減少する。しかし、アクセス時間ｔＡＣのワースト条件は、閾値電圧が高い場合であるため、問題ない。

図２１は、トランジスタの閾値電圧が高いときのｔＯＨの電源依存性および温度依存性を示している。図２２は、トランジスタの閾値電圧が低いときのｔＯＨの電源依存性および温度依存性を示している。このＳＤＲＡＭでは、ホールド時間ｔＯＨの規格（ｓｐｅｃ．）は、最小２．５ｎｓである。また、電源電圧ＶＤＤの規格は、１．６５−１．９５Ｖである。図では、規格を太線枠で示している。

ホールド時間ｔＯＨは、閾値電圧が低く、電源電圧ＶＤＤが高く、温度が低いほど規格に対するマージンが少なくなる。図２２に示すように、ホールド時間ｔＯＨは、電源電圧ＶＤＤが１．７５Ｖから１．８Ｖに変化するとき（高温時）、あるいは１．８Ｖから１．８５Ｖに変化するとき（低温時）に増えている。これは、本発明のタイミング調整回路２４が出力クロック信号ＯＣＬＫに使用する遅延クロック信号を、例えば、Ｃ３からＣ４に変更したために発生している。この変更により、ホールド時間ｔＯＨのマージンは増加する。本発明の適用しないＳＤＲＡＭでは、図２２に一点鎖線で示すように、ホールド時間
ｔＯＨは、温度が低くかつ電源電圧ＶＤＤが高いときに、２．５ｎｓより短くなり、規格を満たさない。すなわち、ＳＤＲＡＭは、不良品になる。本発明により、ワースト条件での規格割れを防止でき、歩留の低下を防止できる。この結果、製造コストを削減できる。

以上、本実施形態では、閾値電圧、動作温度および電源電圧に応じて、読み出しデータＤＱ０−１５の出力タイミングを自動的に最適に設定できる。この結果、ＳＤＲＡＭの動作マージン（特に、ホールド時間ｔＯＨ）を向上でき、製造歩留を向上できる。また、ＳＤＲＡＭをアクセスするシステムの動作マージンを向上できる。

クロック遅延回路３２が生成する遅延クロック信号Ｃ２−１０を用いて、アナログ遅延回路３０のｎＭＯＳトランジスタ対のオン期間を短く設定することで、アナログノードＡＮの電荷を徐々に引き抜くことができる。アナログノードＡＮの電圧変化の傾きを緩くできるため、閾値電圧、動作温度および電源電圧の微少な変化に応答して、読み出しデータＤＱ０−１５の出力タイミングを微調整できる。

タイミングが互いに異なるサンプリングクロック信号ＳＣＬＫ１−４を用いて、第１ラッチ回路３４によりアナログノードＡＮの電圧を論理値として順次検出することで、検出した論理値の組み合わせにより、アナログノードＡＮのディスチャージ速度を容易に判定できる。

第２ラッチ回路４０によりエンコード信号ＥＮ０−４を保持することにより、アナログ遅延回路３０、第１ラッチ回路３４およびエンコーダ３６は、セレクタ４２によりクロック信号が選択される前に次の動作の準備を開始できる。したがって、遅延時間の調整サイクルを短くでき、動作温度、電源電圧の変化から読み出しデータＤＱ０−１５の出力タイミングの変更までの時間を短くできる。

エンコーダ３６が出力するエンコード信号ＥＮ０−４のいずれかを常に活性化することで、セレクタ４２がクロック信号のいずれも選択しないことを防止できる。この結果、読み出しデータＤＱ０−１５が出力されないというＳＤＲＡＭの誤動作を防止できる。

サンプリングクロック遅延回路２８、クロック遅延回路３２および第１ラッチ回路３４を、イネーブル信号ＥＮＢＬ（ＥＮＢＺ、ＥＮＢＸ）の活性化中のみ動作させることで、ＳＤＲＡＭの消費電力を削減できる。

第１ラッチ回路３４において、アナログ電圧ＡＮを受けるトランジスタの閾値電圧（絶対値）を、ＳＤＲＡＭに形成される他のトランジスタの閾値電圧より低く設定することで、アナログ電圧ＡＮの検出時間を短縮でき、出力が高レベルでも低レベルでもない状態（不感帯）を狭くできる。

第２ラッチ回路４０をサンプリング終了信号ＳＥＮＤに同期して動作させることで、第２ラッチ回路４０は、アナログノードＡＮのディスチャージ速度に応じて生成されたエンコード信号ＥＮ０−４を確実にラッチできる。

内部クロック信号ＩＣＬＫの高レベル期間にサンプリングクロック信号ＳＣＬＫ１−４を順次生成し、内部クロック信号ＩＣＬＫの低レベル期間に出力クロック信号ＯＣＬＫを生成するための遅延クロック信号を選択する。すなわち、動作温度、電源電圧の変化の検出から出力クロック信号ＯＣＬＫのタイミング調整までを、クロック信号ＣＬＫの１周期の間に迅速に実施できる。

遅延クロック信号Ｃ３、Ｃ５、Ｃ７をセレクタ４２で選択するクロック信号に流用する
ことで、セレクタ４２により選択するクロック信号を生成する回路が不要になり、ＳＤＲＡＭの回路規模を削減できる。したがって、ＳＤＲＡＭのチップサイズを小さくでき、製造コストを削減できる。

図２３は、本発明の半導体集積回路の第２の実施形態におけるタイミング調整回路２４Ａを示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＳＤＲＡＭとして形成されている。タイミング調整回路２４Ａを除く回路は、第１の実施形態と同じである。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

タイミング調整回路２４Ａは、第１の実施形態のタイミング調整回路２４からサンプリングクロック遅延回路２８を削除して構成されている。アナログ遅延回路３０およびラッチクロック生成回路３８は、第１の実施形態のサンプリング終了信号ＳＥＮＤの代わりに、遅延クロック信号Ｃ１０を受ける。第１ラッチ回路３４は、第１の実施形態のサンプリングクロック信号ＳＣＬＫ１−４の代わりに遅延クロック信号Ｃ４、Ｃ５、Ｃ６、Ｃ８を受ける。すなわち、第１ラッチ回路３４は、遅延クロック信号Ｃ４、Ｃ５、Ｃ６、Ｃ８に同期してアナログノードＡＮの電圧値を論理値として検出（ラッチ）する。その他の構成は、第１の実施形態のタイミング調整回路２４と同じである。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、遅延クロック信号Ｃ４、Ｃ５、Ｃ６、Ｃ８を第１ラッチ回路３４のラッチ信号に流用することで、第１の実施形態のサンプリングクロック遅延回路２８を不要にできる。回路規模を削減できるため、ＳＤＲＡＭのチップサイズを小さくでき、製造コストを削減できる。

なお、上述した実施形態では、本発明をＳＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロックに同期して動作する他の半導体メモリ、あるいはシステムＬＳＩ等に適用してもよい。また、本発明を適用する回路は、データの出力回路に限定されない。本発明は、クロック信号またはタイミング信号に同期して動作する様々な回路に適用できる。

上述した実施形態では、アナログノードＡＮをｐＭＯＳトランジスタを用いてプリチャージし、ｎＭＯＳトランジスタを用いてディスチャージする例についてべた。本発明はかかる実施形態に限定されるものではない。例えば、アナログノードＡＮをｎＭＯＳトランジスタを用いてディスチャージしておき、ｐＭＯＳトランジスタを用いて徐々にプリチャージしてもよい。このとき、アナログ遅延回路（図９に対応する回路）には、電源線ＶＤＤとアナログノードＡＮとの間に接続された複数のｐＭＯＳトランジスタ対、および接地線ＶＳＳとアナログノードＡＮとの間に接続されたｎＭＯＳトランジスタとが形成される。各ｐＭＯＳトランジスタ対は、遅延クロック信号Ｃ２−３（または、Ｃ４−５、Ｃ６−７、Ｃ８−９、．．．）の低レベルの重複期間を利用して、接地電圧ＶＳＳにディスチャージされたアナログノードＡＮを、徐々にプリチャージする。

上述した実施形態では、本発明によりクロック信号ＣＬＫの遅延時間を調整する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明により、遷移エッジを有するタイミング信号の遅延時間を調整できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１ノードと第１電源線との間に配置され、前記第１ノードを第１電源電圧にプリチャージするための第１トランジスタと、
前記第１ノードと第２電源線との間に直列に配置され、第１電源電圧にプリチャージされた前記第１ノードの電荷をディスチャージするための複数組の第２トランジスタ対と、
縦続接続された複数の遅延段を有し、初段で受けた第１タイミング信号を順次反転させた複数の遅延タイミング信号を生成するタイミング信号遅延回路と、
互いに異なるタイミングで動作し、前記第１ノードの電圧を論理値として検出する複数の検出回路と、
前記検出回路の検出結果に応じて、複数の第２タイミング信号のいずれかを選択するセレクタと、
前記セレクタにより選択された第２タイミング信号に同期して動作する内部回路とを備え、
前記各第２トランジスタ対のゲートは、立ち上がりエッジおよび立ち下がりエッジが互いに隣接する一対の前記遅延タイミング信号の一方および他方をそれぞれ受け、
前記第２トランジスタ対が受ける一対の前記遅延タイミング信号は、互いに異なることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記第１タイミング信号を順次遅延させて複数のサンプリングタイミング信号を生成するサンプリング信号遅延回路を備え、
前記検出回路は、互いに異なる前記サンプリングタイミング信号に同期して、前記第１ノードの電圧を論理値として検出することを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記検出回路と前記セレクタとの間に配置され、前記検出回路での検出結果をラッチする複数のラッチ回路を備えていることを特徴とする半導体集積回路。
（付記４）
付記３記載の半導体集積回路において、
前記ラッチ回路は、最も遅い前記サンプリングタイミング信号であるサンプリング終了信号に同期して前記検出回路での検出結果をラッチすることを特徴とする半導体集積回路。
（付記５）
付記４記載の半導体集積回路において、
前記第１タイミング信号は、クロック信号であり、
前記サンプリング信号遅延回路は、前記クロック信号の第１レベル期間に、前記サンプリングタイミング信号を順次生成し、
前記セレクタは、前記クロック信号の第２レベル期間に、前記第２タイミング信号のいずれかを選択し、
前記内部回路は、前記第２タイミング信号を選択する第２レベル期間の次の第１レベル期間から、前記セレクタにより選択された第２タイミング信号に同期して動作することを特徴とする半導体集積回路。
（付記６）
付記３記載の半導体集積回路において、
前記検出回路と前記ラッチ回路との間に配置され、前記検出回路での検出結果をエンコードして複数のエンコード信号のいずれかを活性化するとともに、前記複数のエンコード信号を前記ラッチ回路にそれぞれ出力するエンコーダを備え、
前記エンコーダは、活性化されているエンコード信号の非活性化タイミングを、新たに活性化するエンコード信号の活性化タイミングより遅らせる非活性化タイミング遅延回路を備えていることを特徴とする半導体集積回路。
（付記７）
付記２記載の半導体集積回路において、
クロック信号である前記第１タイミング信号の第１レベル期間に、イネーブル信号を受
け付け、前記クロック信号の第２レベル期間に受け付けたイネーブル信号を出力するイネーブル回路を備え、
前記サンプリング信号遅延回路は、前記イネーブル回路からの前記イネーブル信号の出力に応答して動作を開始することを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
前記検出回路は、互いに異なる前記遅延タイミング信号に同期して、前記第１ノードの電圧を論理値として検出することを特徴とする半導体集積回路。
（付記９）
付記１記載の半導体集積回路において、
前記セレクタが受ける前記第２タイミング信号は、前記遅延タイミング信号であることを特徴とする半導体集積回路。
（付記１０）
付記１記載の半導体集積回路において、
前記検出回路は、ゲートが前記第１ノードに接続され、ドレインから前記論理値に対応する電圧を出力するトランジスタを備え、
前記トランジスタの閾値電圧（絶対値）は、半導体集積回路に形成される他のトランジスタの閾値電圧より低く設定されていることを特徴とする半導体集積回路。
（付記１１）
付記１記載の半導体集積回路において、
前記第１タイミング信号は、クロック信号であることを特徴とする半導体集積回路。
（付記１２）
付記１記載の半導体集積回路において、
クロック信号である前記第１タイミング信号の第１レベル期間に、イネーブル信号を受け付け、前記クロック信号の第２レベル期間に受け付けたイネーブル信号を出力するイネーブル回路を備え、
前記タイミング信号遅延回路は、前記イネーブル回路からの前記イネーブル信号の出力に応答して動作を開始することを特徴とする半導体集積回路。
（付記１３）
付記１記載の半導体集積回路において、
複数のメモリセルを有するメモリコアを備え、
前記内部回路は、前記メモリセルから読み出されるデータを、選択された前記第２タイミング信号に同期して出力するデータ出力回路であることを特徴とする半導体集積回路。

付記４の半導体集積回路では、ラッチ回路は、最も遅いサンプリングタイミング信号であるサンプリング終了信号に同期して検出回路での検出結果をラッチする。ラッチ回路は、全ての検出回路の検出動作が完了してから動作するため、検出結果を確実にラッチできる。

付記５の半導体集積回路では、サンプリング信号遅延回路は、第１タイミング信号であるクロック信号の第１レベル期間に、サンプリングタイミング信号を順次生成する。セレクタは、クロック信号の第２レベル期間に、第２タイミング信号のいずれかを選択する。内部回路は、第２タイミング信号を選択する第２レベル期間の次の第１レベル期間から、セレクタにより選択された第２タイミング信号に同期して動作する。すなわち、クロック信号の１周期の間に、第１ノードの電圧レベルを論理値として検出し、検出結果に応じて第２タイミング信号を選択できる。したがって、検出サイクルを短くでき、動作温度、電源電圧の変化から内部回路の動作タイミングの変更までの時間を短くできる。

付記９の半導体集積回路では、セレクタが受ける第２タイミング信号は、遅延タイミング信号である。第２トランジスタ対のゲートに供給するために生成される遅延タイミング
信号を、セレクタが選択する第２タイミング信号に流用することで、回路規模を削減でき、半導体集積回路のチップコストを削減できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明を半導体集積回路に適用することで、半導体集積回路の動作マージンおよび半導体集積回路をアクセスするシステムの動作マージンを向上できる。

本発明の半導体集積回路の第１の実施形態を示すブロック図である。 図１に示したタイミング調整回路の詳細を示すブロック図である。 図２に示したイネーブル回路の詳細を示す回路図である。 図３に示したイネーブル回路の動作を示すタイミング図である。 図２に示したサンプリングクロック遅延回路の詳細を示す回路図である。 図５に示したサンプリングクロック遅延回路の動作を示すタイミング図である。 図２に示したクロック遅延回路の詳細を示す回路図である。 図７に示したクロック遅延回路３２の動作を示すタイミング図である。 図２に示したアナログ遅延回路３０の詳細を示す回路図である。 図２に示した第１ラッチ回路３４の詳細を示 図２に示したエンコーダ３６および第２ラッチ回路４０の詳細を示す回路図である。 図２に示したラッチクロック生成回路３８の詳細を示す回路図である。 図１１に示したラッチ４０ａの詳細を示す回路図である。 図１１に示したラッチ４０ｂの詳細を示す回路図である。 図２に示したセレクタ４２の詳細を示す回路図である。 第１の実施形態におけるＳＤＲＡＭの動作の一例を示すタイミング図である。 第１の実施形態におけるＳＤＲＡＭの動作の別の例を示すタイミング図である。 第１の実施形態におけるＳＤＲＡＭの動作の別の例を示すタイミング図である。 閾値電圧が高いときのｔＡＣの電源依存性および温度依存性を示す特性図である。 閾値電圧が低いときのｔＡＣの電源依存性および温度依存性を示す特性図である。 閾値電圧が高いときのｔＯＨの電源依存性および温度依存性を示す特性図である。 閾値電圧が低いときのｔＯＨの電源依存性および温度依存性を示す特性図である。 本発明の半導体集積回路の第２の実施形態におけるタイミング調整回路の詳細を示すブロック図である。

符号の説明

１０ クロックバッファ
１２ コマンドバッファ
１４ アドレスバッファ／レジスタ
１６ Ｉ／Ｏデータバッファ／レジスタ
１８ 制御信号ラッチ
２０ モードレジスタ
２２ コラムアドレスカウンタ
２４、２４Ａ タイミング調整回路
２６ イネーブル回路
２８ サンプリングクロック遅延回路
３０ アナログ遅延回路
３２ クロック遅延回路
３４ 第１ラッチ回路
３６ エンコーダ
３８ ラッチクロック生成回路
４０ 第２ラッチ回路
４２ セレクタ
ＡＮ アナログノード
ＢＡＮＫ０−３ バンク
Ｃ２−Ｃ１０ 遅延クロック信号
ＣＫＥ クロックイネーブル信号
ＣＬＫ クロック信号
ＥＮ０−４ エンコード信号
ＥＮＢＬ、ＥＮＢＺ、ＥＮＢＸ イネーブル信号
ＩＣＬＫ 内部クロック信号
ＬＴ１−４ ラッチ信号
ＳＣＬＫ１−４ サンプリングクロック信号
ＳＥＬ０−４ 選択信号
ＳＥＮＤ サンプリング終了信号
ＯＣＬＫ 出力クロック信号

Claims (10)

1. 第１ノードと第１電源線との間に配置され、前記第１ノードを第１電源電圧にプリチャージするための第１トランジスタと、
   前記第１ノードと第２電源線との間に直列に配置され、第１電源電圧にプリチャージされた前記第１ノードの電荷をディスチャージするための複数組の第２トランジスタ対と、
   縦続接続された複数の遅延段を有し、初段で受けた第１タイミング信号を順次反転させた複数の遅延タイミング信号を生成するタイミング信号遅延回路と、
   前記第１タイミング信号を順次遅延させた複数のラッチタイミング信号にそれぞれ同期して動作し、前記第１ノードの電圧を論理値として検出する複数の検出回路と、
   前記検出回路の検出結果に応じて、複数の第２タイミング信号のいずれかを選択するセレクタと、
   前記セレクタにより選択された第２タイミング信号に同期して動作する内部回路とを備え、
   前記各第２トランジスタ対のゲートは、立ち上がりエッジおよび立ち下がりエッジが互いに隣接する一対の前記遅延タイミング信号の一方および他方をそれぞれ受け、
   前記各第２トランジスタ対が受ける一対の前記遅延タイミング信号の組み合わせは、互いに異なることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記第１タイミング信号を順次遅延させて複数のサンプリングタイミング信号を生成するサンプリング信号遅延回路を備え、
   前記検出回路は、前記ラッチタイミング信号として前記サンプリングタイミング信号を受け、互いに異なる前記サンプリングタイミング信号に同期して、前記第１ノードの電圧を論理値として検出することを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記検出回路と前記セレクタとの間に配置され、前記検出回路での検出結果をラッチする複数のラッチ回路を備えていることを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   前記検出回路と前記ラッチ回路との間に配置され、前記検出回路での検出結果をエンコードして複数のエンコード信号のいずれかを活性化するとともに、前記複数のエンコード信号を前記ラッチ回路にそれぞれ出力するエンコーダを備え、
   前記エンコーダは、活性化されているエンコード信号の非活性化タイミングを、新たに活性化するエンコード信号の活性化タイミングより遅らせる非活性化タイミング遅延回路を備えていることを特徴とする半導体集積回路。
5. 請求項２記載の半導体集積回路において、
   クロック信号である前記第１タイミング信号の第１レベル期間に、イネーブル信号を受け付け、前記クロック信号の第２レベル期間に受け付けたイネーブル信号を出力するイネーブル回路を備え、
   前記サンプリング信号遅延回路は、前記イネーブル回路からの前記イネーブル信号の出力に応答して動作を開始することを特徴とする半導体集積回路。
6. 請求項１記載の半導体集積回路において、
   前記検出回路は、前記ラッチタイミング信号として前記遅延タイミング信号を受け、互いに異なる前記遅延タイミング信号に同期して、前記第１ノードの電圧を論理値として検出することを特徴とする半導体集積回路。
7. 請求項１記載の半導体集積回路において、
   前記検出回路は、ゲートが前記第１ノードに接続され、ドレインから前記論理値に対応する電圧を出力するトランジスタを備え、
   前記トランジスタの閾値電圧（絶対値）は、半導体集積回路に形成される他のトランジスタの閾値電圧より低く設定されていることを特徴とする半導体集積回路。
8. 請求項１記載の半導体集積回路において、
   前記第１タイミング信号は、クロック信号であることを特徴とする半導体集積回路。
9. 請求項１記載の半導体集積回路において、
   クロック信号である前記第１タイミング信号の第１レベル期間に、イネーブル信号を受け付け、前記クロック信号の第２レベル期間に受け付けたイネーブル信号を出力するイネーブル回路を備え、
   前記タイミング信号遅延回路は、前記イネーブル回路からの前記イネーブル信号の出力に応答して動作を開始することを特徴とする半導体集積回路。
10. 請求項１記載の半導体集積回路において、
    複数のメモリセルを有するメモリコアを備え、
    前記内部回路は、前記メモリセルから読み出されるデータを、選択された前記第２タイミング信号に同期して出力するデータ出力回路であることを特徴とする半導体集積回路。

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