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KR100587053B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 게이트 전극의 전도성 개선하면서, 모스 트랜지스터의 문턱 전압의 변이를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 아몰퍼스 상태의 실리콘 시드층을 형성하는 단계; 상기 실리콘 시드층 상부에 폴리실리콘:저머늄층을 증착하는 단계; 상기 폴리실리콘:저머늄층과 실리콘 시드층을 게이트 전극의 형태로 패터닝하는 단계; 상기 패터닝된 폴리실리콘:저머늄층 및 실리콘층 구조물 양측에 소오스, 드레인용 불순물을 주입하는 단계; 및 상기 반도체 기판 결과물을 열처리하는 단계를 포함하며, 상기 폴리실리콘:저머늄층을 증착하는 단계시, 결정질 상태로 증착하며, 증착과 인시튜로 불순물을 도핑하고, 상기 열처리하는 단계에 의하여, 상기 실리콘 시드층이 결정화되는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 폴리실리콘:저머늄층이 게이트 전극 물질로 사용된 P모스 트랜지스터의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명에 따른 폴리 실리콘:저머늄층으로 된 게이트 전극을 갖는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 게이트 절연막
13 - 아몰퍼스 실리콘 시드층 13a - 결정화된 실리콘 시드층
14 - 폴리실리콘:저머늄층 15 - 측부 산화 방지막
16 - 저농도 불순물 17 - 스페이서
18 - 고농도 불순물 20 - 게이트 전극
21a, 21b - 소오스,드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 폴리실리콘:저머늄(poly si:Ge)층으로 된 게이트 전극을 갖는 반도체 소자의 제조방법 에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성된다. 이때, 폴리실리콘막에 주입되는 불순물은 접합 영역의 불순물 타입과 동일하다. 즉, N모스 트랜지스터에는 예를들어, 인(P)이온이 게이트 전극용 폴리실리콘막에 주입되고, P모스 트랜지스터에는 예를들어 보론(B)이온이 게이트 전극용 폴리실리콘막에 주입된다.
그러나, 반도체 디바이스가 경박단소형화됨에 따라, 더욱 안정하며, 높은 전도 특성을 갖는 게이트 전극 물질이 요구되고 있다.
따라서, 종래에는 도핑된 폴리실리콘막의 고저항 특성을 보완하면서, 매우 높은 열적 안정성을 갖는 폴리실리콘:저머늄이 게이트 전극 재료로 연구 개발중이다. 이러한 폴리실리콘:저머늄은 저머늄의 함량에 따라, 그 페르미 에너지 레벨(fremi energy level)이 실리콘의 미드 밴드 갭(mid-band gap) 근처에 배치되어, 양호한 대칭성 문턱 전압을 얻을 수 있다. 아울러, 폴리실리콘내 저머늄의 함량에 따라, 게이트 전극내 불순물이 열처리 공정시 외방으로 확산되어 발생되는 게이트 공핍 효과를 줄일 수 있으므로, 게이트 전극의 전도 특성을 개선시킬 수 있다.
여기서, 도 1을 참조하여, 폴리실리콘:저머늄층이 게이트 전극 물질로 사용된 P모스 트랜지스터의 제조방법에 대하여 설명한다.
도 1에 도시된 바와 같이, N 타입의 불순물이 확산되어진 반도체 기판(1) 상부에 게이트 절연막(2)을 공지의 산화 방식으로 형성한다. 게이트 절연막(2) 상부 에 폴리실리콘:저머늄층(3)을 소정 두께로 증착한다음, P모스로 작용할 수 있도록, 폴리실리콘:저머늄층(3)에 P형 불순물인 보론 이온(B)을 이온 주입한다. 그 다음, 폴리실리콘:저머늄층(3) 및 게이트 절연막(2)을 소정 부분 패터닝하여, 게이트 전극(4)을 형성한다. 반도체 기판(2) 결과물 상부에 절연막을 증착한다음, 비등방성 블랭킷 식각을 하여, 게이트 전극(4) 양측벽에 스페이서(5)를 형성한다. 게이트 전극(4) 및 스페이서(5)의 외측 반도체 기판(1)에 P형 불순물 예를들어, 보론 이온(B)을 LDD(lightly doped drain) 방식으로 이온 주입하여, 소오스, 드레인(5a,5b)을 형성한다.
그러나, 종래와 같이 폴리실리콘:저머늄층을 게이트 전극으로 이용하므로써, 게이트 전극내 불순물들의 외방 확산은 방지할 수 있더라도, 보론 침투 현상(Boron penetration)이 여전히 발생된다. 즉, P모스 트랜지스터의 게이트 전극의 도전성을 개선하기 위하여 게이트 전극에 주입되는 보론 이온은 자체적으로 빠른 확산 특성으로 인하여, 게이트 전극에 이온 주입시, 게이트 전극은 물론 그 하부에 있는 게이트 절연막까지 관통하게 된다. 이 보론 침투 현상으로 인하여, 보론 이온은 반도체 기판의 채널 형성 영역까지 침투하게 되어, 모스 트랜지스터에 단채널 효과가 발생되고, 단채널 효과로 인하여, DIBL(drain induced barrier lowering)이 증대되어, 문턱 전압이 변화된다. 이러한 보론 이온이 게이트 전극 하부로 확산되는 것에 의하여, 게이트 전극에는 여전히 공핍 현상이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트 전극의 전도성 개선하면서, 모스 트랜지스터의 문턱 전압의 변이를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 아몰퍼스 상태의 실리콘 시드층을 형성하는 단계; 상기 실리콘 시드층 상부에 폴리실리콘:저머늄층을 증착하는 단계; 상기 폴리실리콘:저머늄층과 실리콘 시드층을 게이트 전극의 형태로 패터닝하는 단계; 상기 패터닝된 폴리실리콘:저머늄층 및 실리콘층 구조물 양측에 소오스, 드레인용 불순물을 주입하는 단계; 및 상기 반도체 기판 결과물을 열처리하는 단계를 포함하며, 상기 폴리실리콘:저머늄층을 증착하는 단계시, 결정질 상태로 증착하며, 증착과 인시튜로 불순물을 도핑하고, 상기 열처리하는 단계에 의하여, 상기 실리콘 시드층이 결정화되는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 폴리 실리콘:저머늄층으로 된 게이트 전극을 갖는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 예를들어, N형의 불순물을 포함하는 반도체 기판(11) 상부에 게이트 절연막(12)을 공지의 열성장 또는 증착 방식에 의하여 형 성한다. 이어서, 게이트 절연막(12) 상부에 이후 게이트 전극 물질과 게이트 절연막(12)간의 접착 특성을 개선하면서, 이후 형성될 게이트 전극 물질의 핵을 생성하기 위하여, 실리콘 시드층(silicon seed:13)을 30 내지 100Å 두께로 증착한다. 실리콘 시드층(13)은 아몰퍼스 상태로 형성될 수 있도록 400 내지 500℃ 온도에서 증착된다. 그후, 실리콘 시드층(13) 상부에 게이트 전극 물질로서, 폴리실리콘:저머늄층(14)을 약 700 내지 1500Å 두께로 형성한다. 폴리실리콘:저머늄층(14)은 실리콘 제공 가스 및 저머늄 제공 가스의 반응으로 형성되며, 폴리실리콘:저머늄층(14)내의 저머늄 함량은 10 내지 70%가 되도록 한다. 이때, 실리콘 제공 가스로는 SiH4 가스 또는 Si2H5 가스가 이용될 수 있으며, 저머늄 제공 가스로는 GeH4 또는 GeF4 가스가 이용될 수 있다. 또한, 폴리실리콘:저머늄층(14)은 LPCVD(low pressure chemical vapor deposition), VLPCVD(very low pressure CVD), PE-VLPCVD(plasma enhanced-very low pressure CVD), UHVCVD(ultra high vacuum CVD), RTCVD(rapid thermal CVD), APCVD(atmosphere CVD) 또는 MBE(molecular beam epitaxy) 방식으로 증착될 수 있다. 여기서, 폴리실리콘:저머늄층(14)은 다결정 상태로 증착될 수 있도록 500 내지 650℃의 온도에서 증착됨이 바람직하고, 증착과 동시에 인 시튜(in situ)로 보론 이온(B)이 도핑되도록 한다. 이때, 도핑 가스로는 1 내지 20%의 H2 가스를 함유하는 B2H6 가스를 사용할 수 있다. 이와같이 증착과 인시튜로 폴리실리콘:저머늄층(14)에 불순물을 도핑하면, 종래와 같이 막 증착후 불순물을 이온 주입하는 방식보다 도펀트 활성화율이 매우 높아, 폴리실리콘:저머늄층(14)의 전도성 특 성이 더욱 우수하다. 더욱이, 폴리실리콘:저머늄층(14)을 다결정 상태로 형성함에 의하여, 폴리실리콘:저머늄층(14)의 그레인은 컬럼나(columnar) 구조를 갖게되고, 그레인 사이즈 역시 매우 작아지게 되어, 보론 이온이 폴리실리콘:저머늄층(14)내에 고르게 확산된다. 따라서, 폴리실리콘:저머늄층(14)의 전도 특성이 한층더 개선된다.
그다음, 도 2b에 도시된 바와 같이, 폴리실리콘:저머늄층(14), 실리콘 시드층(13) 및 게이트 절연막(12)을 소정 부분 패터닝하여, 게이트 전극 구조물 형태로 패터닝한다.
도 2c를 참조하여, 게이트 전극 구조물이 형성된 반도체 기판(11) 상부에,이후 게이트 전극 형성시 측부 산화를 방지하기 위하여, 측부 산화 방지막(15)을 고르게 증착한다. 그후, 게이트 전극 구조물 양측에 저농도 P형 불순물(16)을 이온 주입한다.
이어서, 도 2d에 도시된 바와 같이, 반도체 기판 결과물 상부에 스페이서용 절연막을 증착한다음, 비등방성 블랭킷 식각을 진행하여, 게이트 전극 구조물 양측벽에 스페이서(17)를 형성한다. 스페이서(17) 형성시, 측부 산화 방지막(15)도 스페이서(17)과 게이트 전극 구조물 양측벽 사이에 존재하도록 식각된다. 그런다음, 스페이서(17) 외측의 반도체 기판(11)에 고농도 P형 불순물(18)을 이온 주입한다.
그 다음, 도 2e에 도시된 바와 같이, 이온 주입된 불순물(16,18)들을 활성화시키기 위하여, 소정의 온도에서 열처리한다. 이 열처리 공정으로, 소오스, 드레인 영역(21a,21b)이 형성된다. 아울러, 아몰퍼스 상태인 실리콘 시드층(13)이 결정화 되어, 본 발명의 게이트 전극(20)이 완성된다. 이때, 실리콘 시드층(13a)이 결정화되므로써, 실리콘 시드층(13a)의 결정립(grain)이 스택 구조(stack structure)로 형성되어, 폴리실리콘:저머늄층(14)에 포함된 불순물들이 게이트 절연막(12)쪽으로 차단하는 것을 방지한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 전극 물질로서, 폴리실리콘:저머늄층을 사용하고, 이 폴리실리콘:저머늄층 증착시 인시튜로 불순물을 도핑하면서 다결정 상태로 형성한다. 아울러, 폴리실리콘:저머늄층 증착전, 아몰퍼스 상태의 실리콘 시드층을 게이트 절연막 상부에 형성한다. 이에따라, 폴리실리콘:저머늄층의 사용으로 불순물들이 외방으로 확산됨을 방지할 수 있고, 폴리실리콘:저머늄층이 다결정 상태로 형성됨에 의하여 불순물들을 층내부에 고르게 확산시킬 수 있다. 또한, 폴리실리콘:저머늄층 증착과 인시튜로 불순물들을 도핑하므로써, 한층더 고르게 불순물들을 확산시킬 수 있다. 또한, 실리콘 시드층은 후속 열처리 공정시 그레인이 스택 구조를 갖도록 결정화되어, 폴리실리콘:저머늄층 내부의 불순물들이 게이트 절연막쪽으로 침투하는 것을 차단한다.
이에따라, 게이트 전극의 전도 특성을 개선할 수 있으며, 모스 트랜지스터의 문턱 전압의 변이를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 아몰퍼스 상태의 실리콘 시드층을 형성하는 단계;
    상기 실리콘 시드층 상부에 폴리실리콘:저머늄층을 증착하는 단계;
    상기 폴리실리콘:저머늄층과 실리콘 시드층을 게이트 전극의 형태로 패터닝하는 단계;
    상기 패터닝된 폴리실리콘:저머늄층 및 실리콘층 구조물 양측에 소오스, 드레인용 불순물을 주입하는 단계; 및
    상기 반도체 기판 결과물을 열처리하는 단계를 포함하며,
    상기 폴리실리콘:저머늄층을 증착하는 단계시, 결정질 상태로 증착하며, 증착과 인시튜로 불순물을 도핑하고,
    상기 열처리하는 단계에 의하여, 상기 실리콘 시드층이 결정화되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘 시드층은 400 내지 500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 시드층은 30 내지 100Å 두께 로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘:저머늄층은 500 내지 650℃에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 폴리실리콘 저머늄층은 실리콘 제공 가스 및 저머늄 제공 가스의 반응으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 실리콘 제공 가스는 SiH4 가스 또는 Si2H5 가스이고, 상기 저머늄 제공 가스는 GeH4 또는 GeF4 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 폴리실리콘:저머늄층내의 저머늄 함량은 10 내지 70%인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 폴리실리콘:저머늄층은 LPCVD(low pressure chemical vapor deposition), VLPCVD(very low pressure CVD), PE-VLPCVD(plasma enhanced-very low pressure CVD), UHVCVD(ultra high vacuum CVD), RTCVD(rapid thermal CVD), APCVD(atmosphere CVD) 또는 MBE(molecular beam epitaxy) 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 폴리실리콘:저머늄층에 도핑되는 불순물은 보론 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 폴리실리콘:저머늄층에 인시튜로 도핑되는 가스는 B2H6 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
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