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CN101483190A - 在沟道区中具有高应力的mosfet及其制造方法 - Google Patents

在沟道区中具有高应力的mosfet及其制造方法 Download PDF

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CN101483190A
CN101483190A CNA2009100017177A CN200910001717A CN101483190A CN 101483190 A CN101483190 A CN 101483190A CN A2009100017177 A CNA2009100017177 A CN A2009100017177A CN 200910001717 A CN200910001717 A CN 200910001717A CN 101483190 A CN101483190 A CN 101483190A
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CN
China
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expansion area
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semiconductor substrate
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CNA2009100017177A
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欧阳齐庆
K·T·肖宁伯格
J·耶茨三世
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International Business Machines Corp
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Abstract

通过取决于掺杂剂浓度的蚀刻或者取决于掺杂剂类型的蚀刻选择性地去除源和漏扩展区，并且在半导体衬底上生长所述源和漏扩展区中的嵌入的应力产生材料，例如SiGe合金或者Si:C合金。可以仅仅在源和漏扩展区中生长嵌入的应力产生材料，或者在源和漏扩展区中和深源区和漏区中生长嵌入的应力产生材料。在一个实施例中，可以使用如下的蚀刻工艺，该蚀刻工艺相对于另一导电类型的掺杂半导体区域选择性地去除一种导电类型的掺杂半导体区域。在另一实施例中，可以使用与取决于掺杂剂浓度的蚀刻工艺，其与对未掺杂的半导体区域有选择性的导电类型无关地除去掺杂的半导体区域。

Description

在沟道区中具有高应力的MOSFET及其制造方法
技术领域
(0001)本发明涉及用于数字或模拟应用的高性能半导体器件，且更具体地涉及具有导致应力的迁移率增强的互补金属氧化物半导体(CMOS)器件。具体地说，本发明提供在源和漏扩展区具有嵌入的导致应力的材料的受到应力的CMOS器件及其制造方法，其中所述源和漏扩展区从深源区和漏区朝着沟道的方向横向地突出，由此使得两种半导体材料之间的异质结与p-n结重合，或者位于接近于p-n结。
背景技术
(0002)已经在半导体工业中研究了通过控制载流子迁移率来提高半导体器件性能的各种技术。在该技术分类中的一个关键要素是控制晶体管器件沟道中的应力。一些方法利用硅衬底内的取代碳的单晶硅(Si:C)层来改变沟道中的硅材料的晶格常数。当硅和碳具有相同的外电子层和相同的晶体结构时，即，＂金刚石结构＂，它们的室温晶格常数不同，分别为0.5431nm和0.357nm。通过利用碳原子取代单晶硅点阵中的某些硅原子，可以获得晶格常数比纯硅小的单晶结构。
(0003)例如，通过在金属-氧化物-半导体场效应晶体管(MOSFET)的沟道区中施`加双轴应力或者单轴应力，上述晶格失配材料可以有益地被用于在半导体器件上产生应力，从而例如通过增加导通电流来提高性能。在半导体工业中，已经深入地研究了单轴应力(即，沿着一个结晶方向施加的应力)对构建在硅衬底上的半导体器件的性能的影响，尤其是对MOSFET(或者简而言之，＂FET＂)器件的性能的影响。对于利用硅沟道的P型MOSFET(或者简而言之，＂PFET＂)，在沿着所述沟道方向(即，空穴移动的方向或者连接漏极和源极的方向)的单轴压应力下，沟道中少数载流子(在这种情况下是空穴)的迁移率会增加。相反地，对于利用硅沟道的N型MOSFET(或者简而言之，＂NFET＂)，在沿着所述沟道方向(即，电子移动的方向或者连接漏极和源极的方向)的单轴张应力下，沟道中的少数载流子(在这种情况下是电子)的迁移率会增加。用于在PFET和NFET之间提高载流子迁移率的对于应力类型的上述相反的要求已经导致了在相同的集成芯片上向半导体器件施加至少两种不同类型的应力的现有技术的方法。
(0004)对于形成在硅衬底上的PFET，形成嵌入在源和漏中的SiGe合金已经被证明是在沟道区中引入单轴压应力以提高P型MOSFET的性能的有效方法。类似地，形成嵌入在源和漏中的Si:C合金已经被证明是在沟道区中引入单轴张应力以提高N型MOSFET性能的有效手段。
(0005)取决于蚀刻工艺中使用的化学反应，尽管凹陷区域的蚀刻轮廓可以是各向异性的或者各向同性的，然而，通常通过各向同性干蚀刻使硅衬底的源区和漏区凹陷，所述干蚀刻例如是在硅的选择外延之前在外延工艺腔室中在大约700℃使用HCl的原位(in-situ)蚀刻。为了在沟道区域中产生高应力并由此显著地提高MOSFET的性能，在源区和漏区中嵌入的SiGe合金或者嵌入的Si:C合金必须被形成为邻近于沟道区。嵌入的SiGe合金或者嵌入的Si:C合金越接近沟道区的中心越近，沟道中的应力和张力就越高。因此，优选硅凹陷工艺的蚀刻轮廓非常接近于沟道区。
(0006)然而，在凹陷区域中形成这样的蚀刻轮廓在工艺中带来了挑战。一个典型的问题是，在各向同性蚀刻期间，对于干蚀刻或者湿蚀刻来说，横向凹陷量与垂直蚀刻深度线性地成比例。为了具有大的横向蚀刻量(以使得凹陷区域的边缘被形成为接近于沟道区)，需要深的垂直蚀刻。尽管该技术可以用于具有相对深的源区和漏区的体器件中的硅凹陷，然而其不适合于SOI器件。包括SOI衬底的高性能CMOS器件使用厚度为约40nm到约100nm的顶部半导体层。当前已知的蚀刻技术的另一典型问题负载效应，其中蚀刻轮廓取决于图案密度，即，可蚀刻材料的局部区域密度。第三个典型问题是，各向同性或者各向异性凹陷蚀刻的蚀刻轮廓可以包括形成在凹陷区域表面上的结晶的小平面，这对于随后嵌入材料的外延生长带来了挑战。
(0007)尽管可以使用各向异性蚀刻代替各向同性蚀刻以形成凹陷区域，然而通过各向异性蚀刻实现产生应力的嵌入材料区域与沟道区的紧邻需要形成极薄的栅间隔物，该栅间隔物应当具有良好控制的厚度以及各向异性蚀刻工艺的精确控制。在这种情况下，对非常薄的膜(通常厚度为约10nm到约20nm)需要非常精确地控制厚度。进一步，上述反应性离子蚀刻工艺可能具有非常小的工艺窗口。
(0008)考虑到上述内容，存在对于如下半导体结构及其制造方法的需要，在该半导体结构中，产生应力的嵌入半导体区域形成为紧邻于MOSFET的沟道区。
(0009)进一步，存在对于如下半导体结构及其制造方法的需要，在该半导体结构中，通过自限制或者自对准蚀刻机制来控制凹陷形成步骤时的源区和漏区中的横向凹陷，以及因此具有向MOSFET的沟道区提供高水平的应力和张力的自对准的应力产生嵌入半导体区域。
发明内容
(0010)为了解决上述需要，本发明提供了一种半导体结构及其制造方法，所述半导体结构具有自对准到晕区域的产生应力的嵌入源区和漏区。
(0011)在本发明中，提供了如下方法，选择性地去除源和漏扩展区并且在所述源和漏扩展区中生长嵌入的应力产生材料(例如SiGe合金或者Si:C合金)。可以仅仅在源和漏扩展区中生长嵌入的应力产生材料，或者在源和漏扩展区中以及深源区和漏区中生长嵌入的应力产生材料。在一个实施例中，可以使用如下的蚀刻工艺，该蚀刻工艺对于一种导电类型的掺杂半导体区域选择性地去除另一导电类型的掺杂半导体区域。在另一实施例中，可以使用与掺杂剂浓度相关的蚀刻工艺，其与导电类型无关的、对未掺杂或者轻掺杂半导体区域选择性地去除掺杂的半导体区域。
(0012)本发明的优点在于，蚀刻工艺自对准到源和漏扩展区的边缘，由此使得更好的控制了蚀刻轮廓并且与蚀刻区域的图案密度无关，即，使负载效应最小化，由此获得了相对于现有技术蚀刻工艺的提高的蚀刻均匀性。
(0013)进一步，由于源和漏扩展区之间的边界的锐度不会被热扩散限制而是可以通过原位掺杂外延引入的突变(abrupt)界面而形成该边界的锐度，因此可以获得突变的结轮廓。可选地，可以通过本征的外延沉积随后进行掺杂剂注入和退火来将掺杂剂引入源区和漏区和深源区和漏区中。嵌入的应力产生材料可以提供抑制掺杂剂扩散的额外的优点，导致包括某些应力产生合金的源和漏扩展区和/或深源区和漏区中的突变的掺杂轮廓。例如，在SiGeC合金中，硼扩散显著地减少，以及在Si:C合金中抑制了磷扩散。突变的结轮廓减小了短沟道效应以及源和漏扩展区和/或深源区和漏区中的串联电阻。
(0014)本发明的另一优点在于，包括MOSFET体的半导体材料和嵌入的应力产生材料之间的异质结(两种异质的半导体材料之间的结)非常接近于p-n结(形成在具有相反的掺杂剂类型的两个半导体区域之间的分界处的冶金结(metallurgical junction))。已经显示出，只要异质结被包含为非常接近p-n结，那么结漏较低且异质阻挡物可以帮助减小漏极导致的阻挡降低(DIBL)和截止电流。
(0015)根据本发明的一方面，提供一种半导体结构，其包括：
半导体衬底，其包含第一半导体材料并且包括具有第一导电类型的掺杂的主体，其中所述主体邻接半导体衬底的顶表面；
栅电极，包括栅电介质和栅导体，其中所述栅电介质垂直地邻接所述主体；
至少一个栅间隔物，包围并且横向地邻接所述栅电极以及垂直地邻接所述半导体衬底的顶表面；
源扩展区和漏扩展区，其每一个包括第二半导体材料，具有第二导电类型的掺杂，位于所述半导体衬底中，邻接所述栅电介质，从所述顶表面在所述半导体衬底中延伸到半导体衬底中的第一深度，并且自对准到其中一个栅电极侧壁，其中第二半导体材料不同于第一半导体材料；以及
深源区和深漏区，其每一个具有第二导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述源扩展区和漏扩展区中的一个，从所述顶表面在半导体衬底中延伸到第二深度，并且自对准到其中一个栅间隔物外侧壁，其中第二深度大于第一深度。
(0016)在一个实施例中，所述深源区横向地邻接所述源扩展区，所述深漏区横向地邻接所述漏扩展区，以及所述源扩展区和漏扩展区的宽度大体上等于所述至少一个栅间隔物的宽度。
(0017)在另一实施例中，所述深源区和深漏区包括第二半导体材料。
(0018)在另一实施例中，所述深源区包括：顶源区和底源区的垂直叠层，以及所述深漏区包括：顶漏区和底漏区的垂直叠层，其中所述顶源区和顶漏区中的每一个包括第二半导体材料并且从所述半导体衬底的顶表面延伸到第一深度，以及其中所述底源区和底漏区中的每一个包括第一半导体材料并且从所述第一深度延伸到第二深度。
(0019)在另一实施例中，深源区和深漏区中的每一个包括第二半导体材料。
(0020)在还一实施例中，第一半导体材料是硅，第二半导体材料是硅锗合金、硅碳合金、和硅碳锗合金中的一种。
(0021)在另一实施例中，半导体结构进一步包括：
源侧晕区域，具有第一导电类型的掺杂，位于源扩展区和栅电极的正下方，并且自对准到栅电极的侧壁中的一个；以及
漏侧晕区域，具有第一导电类型的掺杂，位于所述漏扩展区和所述栅电极的正下方，并且自对准到所述栅电极的另一个侧壁。
(0022)在另一实施例中，源扩展区和漏扩展区中的每一个在从栅电介质延伸到半导体衬底中的第一深度的凸起圆弧表面处邻接所述主体，其中所述凸起圆弧表面没有结晶的平面。
(0023)在另一实施例中，源扩展区和漏扩展区在位于栅电极正下方并且位于所述源扩展区和漏扩展区之间的沟道中产生应力，其中所述应力是在连接源扩展区和漏扩展区的方向上的单轴应力。
(0024)在另一实施例中，所述半导体结构进一步包括：位于所述半导体衬底上的另一半导体器件，所述另一半导体器件包括：
具有第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括第一半导体材料，具有第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个侧壁；以及
深源区和深漏区，其每一个具有第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接另一源扩展区和另一漏扩展区中的一个，以及自对准到所述另一栅电极上的另一栅间隔物的其中一个侧壁。
(0025)在另一实施例中，所述半导体结构更进一步包括位于所述半导体衬底上的另一半导体器件，所述另一半导体器件包括：
具有第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括第三半导体材料，具有第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个侧壁，其中所述第三半导体材料不同于第一半导体材料和第二半导体材料；以及
深源区和深漏区，其每一个具有第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接另一源扩展区和另一漏扩展区中的一个，以及自对准到所述另一栅电极上的另一栅间隔物的其中一个外侧壁。
(0026)根据本发明的另一方面，提供了一种形成半导体结构的方法，其包括：
提供半导体区域，其包括第一半导体材料并且在半导体衬底中具有第一导电类型的掺杂；
在所述半导体衬底上形成包括栅电介质和栅导体的栅电极；
通过在半导体区域中注入第二导电类型的掺杂剂，从而形成虚拟源扩展区和虚拟漏扩展区，其中所述虚拟源扩展区和虚拟漏扩展区中的每一个具有第二导电类型的掺杂，并且从半导体衬底的顶表面延伸到第一深度，以及其中第二导电类型与所述第一导电类型相反；
形成源侧晕区域和漏侧晕区域，其每一个具有第一导电类型的掺杂并且从所述半导体衬底的顶表面延伸到半导体区域中的晕深度，其中所述晕深度大于第一深度，所述源扩展区邻接所述源侧晕区域，以及所述漏扩展区邻接所述漏侧晕区域；
对于所述源侧晕区域和所述漏侧晕区域选择性地除去所述虚拟源扩展区和所述虚拟漏扩展区；以及
在所述源侧晕区域和所述漏侧晕区域正上方选择性地沉积第二半导体材料，其中第二半导体材料不同于第一半导体材料。
(0027)根据本发明的一个实施例，所述方法进一步包括：
形成虚拟深源区和虚拟深漏区，其每一个具有第二导电类型的掺杂并且从所述半导体衬底的顶表面延伸到第二深度，其中第二深度大于所述晕深度；
对于具有第一导电类型的掺杂的部分半导体区域选择性的除去所述虚拟深源区和虚拟深漏区；以及
在半导体区域的所述部分的正上方选择性地沉积第二半导体材料。
(0028)根据另一实施例，所述方法进一步包括：
在所述栅电极上以及部分第二半导体材料正上方形成至少一个栅间隔物；以及
通过将第二导电类型的掺杂剂注入到所述半导体衬底中，从而形成深源区和深漏区，其每一个具有第二导电类型的掺杂，其中所述深源区包括垂直邻接的顶源区和底源区的叠层，其中所述顶源区包括所述第二导电材料以及所述底源区包括所述第一导电材料，以及其中所述深漏区包括垂直邻接的顶漏区和底漏区的叠层，其中所述顶漏区包括所述第二导电材料以及所述底漏区包括所述第一导电材料。
(0029)根据另一实施例，所述方法进一步包括：
在所述栅电极上和部分第二半导体材料正上方形成至少一个栅间隔物；
通过蚀刻第二半导体材料的暴露部分除去源侧凹陷区域和漏侧凹陷区域，其中第二半导体材料的两个部分保持在所述栅电极和所述至少一个栅间隔物的正下方；以及
在所述源侧凹陷区域和漏侧凹陷区域内选择性地沉积第二半导体材料。
(0030)根据另一实施例，第一半导体材料是硅，以及第二半导体材料包括硅锗合金、硅碳合金和硅锗碳合金中的一个。
(0031)根据本发明的另一方面，提供了另一形成半导体结构的方法，其包括：
提供半导体区域，其包括第一半导体材料并且在半导体衬底中具有第一掺杂剂浓度的第一导电类型的掺杂；
在所述半导体衬底上形成包括栅电介质和栅导体的栅电极；
通过将第一导电类型的掺杂剂注入到所述半导体区域中来形成虚拟源扩展区和虚拟漏扩展区，其中虚拟源扩展区和虚拟漏扩展区中的每一个具有第二掺杂剂浓度的第一导电类型的掺杂，从半导体衬底的顶表面延伸到第一深度，并且邻接具有第一掺杂剂浓度的部分半导体区域，其中第二掺杂剂浓度大于第一掺杂剂浓度；
对于具有第一掺杂剂浓度的部分半导体区域选择性地去除所述虚拟源扩展区和虚拟漏扩展区；以及
在源侧晕区域和漏侧晕区域正上方选择性地沉积第二半导体材料，其中第二半导体材料不同于第一半导体材料。
(0032)根据一个实施例，所述方法包括：
形成虚拟深源区和虚拟深漏区，其每一个具有第三掺杂剂浓度的第一导电类型的掺杂，并且从所述半导体衬底的顶表面延伸到第二深度，所述第二深度大于第一深度，其中所述第三掺杂剂浓度大于第一掺杂剂浓度；
对于具有第一导电类型的掺杂的部分半导体区域选择性地除去所述虚拟深源区和虚拟深漏区；在部分半导体区域正上方选择性地沉积第二半导体材料；以及
在第二半导体材料的两个部分正下方形成源侧晕区域和漏侧晕区域。
附图说明
(0033)图1-9示出了根据本发明第一实施例的第一示例性半导体结构的顺序的垂直横剖面图。
(0034)图10-17示出了根据本发明第二实施例的第二示例性半导体结构的顺序的垂直横剖面图。
(0035)图18-25示出了根据本发明第三实施例的第三示例性半导体结构的顺序的垂直横剖面图。
(0036)图26-31示出了根据本发明第四实施例的第四示例性半导体结构的顺序的垂直横剖面图。
(0037)图32示出了根据本发明第五实施例的第五示例性半导体结构的垂直剖视图。
具体实施方式
(0038)如上所述，本发明涉及具有在源和漏扩展区中嵌入的应力诱发材料的受应力的CMOS器件及其制造方法，由此使得两种半导体材料之间的异质结与p-n结重合，将参考附图对其进行详细描述。应当注意，相同和对应的元件被标记了相同的参考数字。
(0039)参考图1，示出了根据本发明第一实施例的第一示例性半导体结构，其包括半导体衬底8，半导体衬底8包括第一半导体区域10和浅槽隔离20。第一半导体区域10包括第一半导体材料，所述第一半导体材料具有第一掺杂剂浓度的第一导电类型的掺杂。半导体衬底8可以进一步包括第二半导体区域11，其包括第一半导体材料并且具有第二导电类型的掺杂，其中第二导电类型与第一导电类型相反。第一半导体区域10可以具有P型掺杂，而第二半导体区域11可以具有N型掺杂，或者反之亦然。通常，第二半导体区域11包括从半导体衬底的顶表面19延伸到所述半导体衬底8中的阱深Dw的阱。
(0040)第一和第二半导体区域(10，11)的第一半导体材料可以但不限于从硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、，第III-V族化合物半导体材料、第II-VI族化合物半导体材料、有机物半导体材料、及其他化合物半导体材料中选出。在一种情况下，第一半导体材料包括硅。优选地，第一和第二半导体区域(10，11)是单晶体，即，在整个半导体衬底8的体积中具有相同的结晶取向。
(0041)半导体衬底8可以是体衬底、绝缘体上半导体(SOI)衬底或者具有体部分和SOI部分的混合式的衬底。尽管以体衬底来描述本发明，然而在这里也明确地考虑了使用SOI衬底或者混合式的衬底的实施例。
(0042)第一半导体区域10和第二半导体区域11通常被轻掺杂，即，尽管在这里明确地考虑了更小和更大的掺杂剂浓度，其具有从约1.0 x 1015/cm3到3.0 x 1018/cm3的掺杂剂浓度，以及优选地从约1.0 x 1015/cm3到1.0 x 1018/cm3的掺杂剂浓度。
(0043)第一器件100和第二器件200形成在半导体衬底8上。第一器件100可以是第二导电类型的金属-氧化物-半导体场效应晶体管(MOSFET)，以及第二器件200可以是第一导电类型的MOSFET。第一器件100包括第一半导体区域10的一部分和形成在其上的第一栅电极。同样地，第二器件包括第二半导体区域200的一部分以及形成在其上的第二栅电极。第一栅电极和第二栅电极中的每一个包括栅电介质30、栅导体32和栅盖电介质34。栅电介质30可以包括常用的基于氧化硅的栅电介质材料或者现有技术中已知的高k栅电介质材料。栅导体32可以包括掺杂的半导体材料，例如掺杂的多晶硅或者掺杂的多晶硅合金，或者可以包括现有技术中已知的金属栅材料。栅盖电介质34包括例如电介质氧化物或者电介质氮化物的电介质材料。例如，栅盖电介质可以包括氮化硅。
(0044)在栅导体32包括形成氧化物的半导体材料情况下，可以通过氧化栅导体32来形成可选的栅侧壁氧化物36。例如，栅导体32可以包括掺杂的多晶硅，以及可选的栅侧壁氧化物36可以包括氧化硅。值得强调的是，可选的栅侧壁氧化物36可以存在于第一示例性半导体结构中，或者可以不存在于第一示例性半导体结构中。在可选的栅侧壁氧化物36不存在的情况下，如由顶向下的视图所示(即，正如从上面看)，栅电介质30的侧壁，栅导体32的侧壁和栅盖电介质34的侧壁是大体上重合的。第一栅间隔物40可以形成在栅导体32的侧壁上，或者如果栅侧壁氧化物36存在，形成在可选的栅侧壁氧化物36的侧壁上。第一栅间隔物40包括例如电介质氧化物或者电介质氮化物的电介质材料。例如，第一栅间隔物40可以包括CVD氧化硅，即，通过化学气相淀积(CVD)形成的氧化硅。第一栅间隔物40的厚度是对于将随后形成的源和漏扩展区的优化重叠的偏移距离。尽管在这里也考虑了更小或者更大的厚度，第一栅间隔物40的厚度为约3nm到约30nm，以及通常为约5nm到约20nm。
(0045)参考图2，使用块级掩模(未示出)，在第一半导体区域10和第二半导体区域11中顺序地执行掩模的离子注入。具体地说，在所述半导体衬底8上施加第一光致抗蚀剂(未示出)，并且利用第一块掩模光刻地图案化该第一光致抗蚀剂，以暴露第一器件100并且由第一光致抗蚀剂覆盖第二器件200。通过与第一掺杂剂导电类型相反的第二导电类型的掺杂剂的离子注入，在第一器件100中形成了从半导体衬底8的顶表面19延伸到扩展深度De的第一虚拟源扩展区42A和第一虚拟漏扩展区42B。因此，第一虚拟源扩展区42A和第一虚拟漏扩展区42B具有第二导电类型的掺杂。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一虚拟源扩展区42A和第一虚拟漏扩展区42B的掺杂剂浓度可以为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，以及通常为约3.0 x 1019/cm3到约1.0 x 1021/cm3。优选地，离子注入的剂量被设置为足够高的水平，由此非晶化所注入的区域。第一虚拟源扩展区42A和第一虚拟漏扩展区42B中的每一个邻接第一器件100中栅电介质36的底面的边缘部分。
(0046)通过使用相同的第一光致抗蚀剂的第一导电类型的掺杂剂的有角度的离子注入，第一源侧晕区域44A和第一漏侧晕区域44B形成在第一虚拟源扩展区42A或者第一虚拟漏扩展区42B的正下方。因此，第一源侧晕区域44A和第一漏侧晕区域44B具有第一导电类型的掺杂。尽管在这里也考虑了更小和更大的掺杂剂浓度，这里的第一源侧晕区域44A和第一漏侧晕区域44B的掺杂剂浓度可以被称为第二掺杂剂浓度，并且可以为从约3.0 x 1017/cm3到约3.0 x 1020/cm3，以及通常为约3.0 x 1018/cm3到约3.0 x 1019/cm3。第二掺杂剂浓度大于第一掺杂剂浓度，所述第一掺杂剂浓度是第一半导体区域10的掺杂剂浓度。第一源侧晕区域44A和第一漏侧晕区域44B中的每一个邻接栅电介质40的一部分。形成虚拟源和漏扩展区(42A，42B)的离子注入和形成第一源和漏侧晕区域(44A，44B)的离子注入的顺序可以被反过来，以形成相同的结构。根据需要，可以调节两个离子注入的角度。随后除去第一光致抗蚀剂。
(0047)施加第二光致抗蚀剂(未示出)并且利用第二块掩模图案化该第二光致抗蚀剂，由此使得第一器件100被第二光致抗蚀剂覆盖，并同时暴露第二器件200。将第一导电类型的掺杂剂注入到第二半导体区域11中以形成第二源扩展区43A和第二漏扩展区43B。尽管在这里也考虑了更小和更大的掺杂剂浓度，第二源扩展区43A和第二漏扩展区43B的掺杂剂浓度可以为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，并且通常为从约3.0 x 1019/cm3到约1.0 x 1021/cm3。进一步，第二导电类型的掺杂剂被注入到第二半导体区域的比第二源扩展区43A和第二漏扩展区43B的底面更深的深度，从而形成第二源侧晕区域45A和第二漏侧晕区域45B。尽管在这里也考虑了更小和更大的掺杂剂浓度，第二源侧晕区域45A和第二漏侧晕区域45B的掺杂剂浓度可以为从约3.0 x 1017/cm3到约3.0 x 1020/cm3，并且通常为从约3.0 x 1018/cm3到约3.0 x 1019/cm3。
(0048)在现有技术中众所周知的，与离子注入的投注(project)范围(注入区域的深度)相比，在完成离子注入的表面附近处的注入离子的横向分散更大。因此，在从栅电介质30延伸到半导体衬底中的扩展深度De的凸起圆弧表面处，虚拟的源和漏扩展区(42A，42B)中的每一个邻接第一源和漏侧晕区域(44A，44B)中的一个。
(0049)参考图3，第二栅间隔物50和第三栅间隔物52沉积在第一器件100和第二器件200中的每一个的栅电极上。第二栅间隔物50和第三栅间隔物52包括电介质材料，例如电介质氧化物或者电介质氮化物。例如，第二栅间隔物50可以包括氧化硅，以及所述第三栅间隔物52可以包括氮化硅。尽管在这里也明确考虑了更小和更大的厚度，第二栅间隔物50和第三栅间隔物52的组合的横向厚度可以为从约15nm到约100nm，并且通常为从约30nm到约80nm。在现有技术中已知的是，可以使用不同数目的栅间隔物(多个)以优化半导体器件的性能。因此，第一栅间隔物40，第二栅间隔物50和第三栅间隔物52在这里被共同地称为＂至少一个栅间隔物＂，由此意味着在第一示例性半导体结构中使用的栅间隔物的数目的可变性。
(0050)在第一器件100和第二器件200中顺序地完成掩模的离子注入以形成深源区和漏区。具体地说，在所述半导体衬底8上施加第三光致抗蚀剂(未示出)，并且利用第三块掩模光刻地图案化，以使得暴露第三器件100并且由第三光致抗蚀剂覆盖第二器件200。可选地，第三块掩模可以与第一块掩模相同。通过第二导电类型的掺杂剂的离子注入，在第一器件100中形成第一虚拟深源区46A和第一虚拟深漏区46B，所述第一虚拟深源区46A和第一虚拟深漏区46B从半导体衬底8的顶表面19延伸到深源和漏深度Dd。第一虚拟深源和漏区(46A，46B)包括其中注入了相当大的量的第二导电类型的掺杂剂的区域。因此，第一虚拟深源区46A和第一虚拟深漏区46B具有第二导电类型的掺杂。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一虚拟深源区46A和第二虚拟深漏区46B的掺杂剂浓度可以为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，并且通常为从约3.0 x 1019/cm3到约1.0 x 1021/cm3。在该步骤的离子注入的剂量足够高，由此使第一源侧晕区域44A和第一漏侧晕区域44B的一部分的掺杂类型被反过来。在该离子注入步骤期间全部注入区域具有第二导电类型的掺杂。优选地，离子注入的剂量被设置为足够高的水平，由此非晶化所注入的区域。
(0051)施加第四光致抗蚀剂(未示出)并且利用第四块掩模图案化该第四光致抗蚀剂，由此使得第一器件100被第四光致抗蚀剂覆盖，并同时暴露第二器件200。可选地，第四块掩模可以与第二块掩模相同。将第一导电类型的掺杂剂注入到第二器件200中以形成第二深源区47A和第二深漏区47B。尽管在这里也考虑了更小和更大的掺杂剂浓度，第二深源区47A和第二深漏区47B的掺杂剂浓度可以为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，并且通常为从约3.0 x 1019/cm3到约1.0 x 1021/cm3。
(0052)参考图4，至少一个掩模层形成在第二器件200上，并同时暴露第一器件100。该至少一个掩模层可以包括第一掩模层60和第二掩模层62的叠层。通过覆盖(blanket)沉积可以形成通过第一掩模层60和第二掩模层62的叠层，随后对掩模层(60，62)进行光刻图案化和蚀刻，由此使得掩模层(60，62)的一部分残留在第二器件200上，并同时在蚀刻之后暴露第一器件100。第一掩模层60和第二掩模层62可以包括电介质材料。尽管在这里也考虑了更小和更大的厚度，例如，第一掩模层60可以包括厚度为约3nm到约30nm的氧化硅，以及第二介质层可以包括厚度为约5nm到约200nm的氮化硅。在随后的第二半导体材料的选择性外延期间，该至少一个掩模层的表面不提供生长模板。可以使用不同数目的掩模层(多个)以及用于该至少一个掩模层的每一个的不同材料来实现本发明。
(0053)参考图5，通过取决于导电性的蚀刻或者取决于掺杂剂浓度的蚀刻，对第一源侧晕区域44A，第一漏侧晕区域44B和第一半导体区域10选择性地除去第一虚拟源扩展区42A，第一虚拟漏扩展区42B，第一虚拟深源区46A和第一虚拟深漏区46B。
(0054)取决于导电性的蚀刻可以是包括反应性离子蚀刻的干蚀刻或者湿蚀刻。相对于具有第一导电类型掺杂的第一半导体材料，取决于导电性的蚀刻选择性地除去包括具有第二导电类型掺杂的第一半导体材料的区域。
(0055)在一种示例性的情况中，第一半导体材料可以包括硅，第一导电类型可以是P型，第二导电类型可以N型，以及取决于导电类型的蚀刻可以是使用氢氧化铵(NH4OH)或者四甲基氢氧化铵(TMAH；(CH3)4NOH)基的化学品的湿蚀刻。对于P型掺杂硅选择性地，上述湿蚀刻选择性地除去N型掺杂硅。由于已知氢氧化铵和TMAH蚀刻取决于结晶方向，因此第一虚拟源和漏扩展区(42A，42B)和在离子注入步骤期间被非晶化的虚拟深源区和漏区(46A，46B)保持非晶化，直至通过推迟热激活注入的掺杂剂而通过取决于导电类型的蚀刻除去它们为止，这可以导致非晶化区域的再结晶。在一种情况下，可以在取决于导电类型的蚀刻之后和在第二半导体材料的选择性外延之前完成激活退火，从而使选择性外延之后的掺杂剂热扩散最小化。
(0056)在另一示例性情况中，第一半导体材料可以包括硅，第一导电类型可以是P型，第二导电类型可以是N型，以及取决于导电类型的蚀刻可以是基于SF6和/或HBr的反应性离子蚀刻或者化学干蚀刻(CDE)。对于P型掺杂硅选择性地，上述干蚀刻选择性地除去N型掺杂硅。
(0057)对于具有低掺杂剂浓度的第一半导体材料选择性的，取决于掺杂剂浓度的蚀刻去除具有高掺杂剂浓度的第一半导体材料。高掺杂剂浓度和低掺杂剂浓度之间的区别是相对的并且取决于蚀刻的化学性质。通常，约3.0 x 1017/cm3和约1.0 x 1019/cm3之间的掺杂剂浓度被认为是低掺杂剂浓度和高掺杂剂浓度之间的边界掺杂剂浓度。在第一源侧晕区域44A和第一漏侧晕区域44B的掺杂剂浓度小于所述边界掺杂剂浓度的情况下，对于第一源和漏侧晕区域(44A，44B)和第一半导体区域10选择性的，可以使用取决于掺杂剂浓度的蚀刻去除第一虚拟源和漏扩展区(42A，42B)和虚拟深源区和漏区(46A，46B)。
(0058)在一种示例性情况中，第一半导体材料可以包括硅，边界掺杂剂浓度可以为1.0 x 1018/cm3，第一源和漏侧晕区域(44A，44B)和第一半导体区域10的掺杂剂浓度小于1.0 x 1018/cm3，并且取决于掺杂剂浓度的蚀刻可以是使用氢氟酸硝酸醋酸溶液(hydrofluoric nitricacetate solution)，或者＂HNA＂(HF:HNO3:CH3COOH或者H2O)的湿蚀刻。在该化学反应中，CH3COOH或者H2O是稀释剂。
(0059)所述取决于导电类型的蚀刻或者取决于掺杂剂浓度的蚀刻在第一器件100中形成凹陷区域RR，由此使得暴露表面与第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合和第一虚拟源和漏扩展区(42A，42B)和虚拟深源区和漏区(46A，46B)的集合之间的边界一致。
(0060)从栅电介质30延伸到半导体衬底中扩展深度De的第一源和漏侧晕区域(44A，44B)中的一个的暴露表面凸起地成弧形。优选地，通过使用其中蚀刻速率主要由掺杂剂浓度和/或掺杂剂导电类型确定的蚀刻工艺，使得凸起的圆弧表面不具有结晶小平面。
(0061)参考图6，通过在凹陷区域RR中的选择性外延而生长第二半导体材料。第二半导体材料是与第一半导体材料不同的材料。优选地，第二半导体材料具有在约6％的范围内与第一半导体材料的晶格常数相匹配的晶格常数，且优选地在约2％的范围内，从而使得在不产生过量水平的晶体缺陷密度的情况下在第一半导体材料上外延生长第二半导体材料。非必须的，而是优选的，第二半导体材料具有与第一半导体材料相同的晶格结构。在一个实例中，第一半导体材料是硅以及第二半导体材料是硅锗合金(SiGe)，硅碳合金(Si:C)或者硅碳锗合金中的一种。在另一实例中，第一半导体材料可以是砷化镓，以及第二半导体材料可以是具有至少一种其他元素的砷化镓化合物。
(0062)在选择性外延期间，在暴露的半导体表面上沉积第二半导体材料，同时在绝缘体表面上不发生沉积，即，第二半导体材料的生长对于绝缘体表面是选择性的。暴露的半导体表面包括第一半导体区域10、源侧晕区域44A和漏侧晕区域44B的表面。外延地生长在凹陷区域RR中的第二半导体材料构成了第一源扩展区72A、第一漏扩展区72B、第一深源区76A和第一深漏区76B。整体地形成第一源扩展区72A和第一深源区76A，即，形成为一体。同样地，也整体地形成第一漏扩展区72B和第一深漏区76B。第一脊R1位于扩展深度De(参见图5)，与图6的平面相垂直，并且在该第一脊处第一源侧晕区域44A的两个外表面以一定角度相交，该第一脊构成了第一源扩展区72A和第一深源区76A之间的第一分界线。同样地，第二脊R2位于扩展深度De(参见图5)，与图6的平面相垂直，并且在该第二脊处第一漏侧晕区域44B的两个外表面以一定角度相交，该第二脊构成了第一漏扩展区72B和第一深漏区76B之间的第二分界线。从所述两个脊(R1，R2)向上延伸的垂直面构成了第一源扩展区42A和第一深源区76A之间的边界面，并且构成了第一漏扩展区42B和第一深漏区76B之间的另一边界。由于穿过每一个分界面而整体形成两个区域，因此边界面不具有物理的表现形式，但是，对于本发明的说明来说，使用分界面强调第一源扩展区72A和第一漏扩展区72B分别从第一深源区和第一深漏区横向突出的物理性质。
(0063)在第一半导体材料和第二半导体材料的分界处形成的异质结重合于、或者紧邻于并且自对准于p掺杂半导体区域和n掺杂半导体区域之间的p-n结。因此，第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合与第一源扩展区72A、第一漏扩展区72B、第一深源区76A和第一深漏区76B的集合之间的分界是两种不同材料的异质结，以及是两种不同导电类型的半导体材料之间的p-n结。使用原位掺杂具有如下额外的优点：由于被引入第二半导体材料的掺杂剂在原位掺杂期间被并入晶格结构的取代位置，因此消除了掺杂剂激活退火的需要，由此使得掺杂剂的热扩散最小化。
(0064)尽管通过具有大体上与半导体衬底8的顶表面19的剩余部分共面的顶表面的第一深源区76A和第一深漏区76B描述了本发明，然而在现有技术中已知，第一深源区76A和第一深漏区76B可以升高到半导体衬底的顶表面19剩余部分之上。在这里明确地考虑了上述变化。
(0065)优选的，在从栅电介质30延伸到半导体衬底中的扩展深度De的凸起圆弧表面处，第一源和漏扩展区(72A，72B)中的每一个邻接第一源和漏侧晕区域(44A，44B)中的一个，该表面是在形成第一源和漏扩展区(72A，72B)和第一深源区和漏区(76A，76B)之前的第一源和漏侧晕区域(44A，44B)的暴露表面。由于蚀刻工艺的掺杂剂浓度的相关性和/或掺杂剂导电类型的相关性和注入区域的横向边缘的固有曲率，凸起的圆弧表面没有结晶的小平面。
(0066)参考图7，通过例如湿蚀刻或者反应性离子蚀刻的蚀刻去除至少一个掩模层(60，62)。进一步，还通过另一蚀刻从第一器件100和第二器件200去除栅盖电介质34。暴露第一器件100和第二器件200中的每一个中的栅导体32。
(0067)参考图8，通过沉积金属层(未示出)继之以诱发金属层与下面的半导体材料的反应而进行退火，从而在暴露的半导体表面上形成金属半导体合金。具体地说，源和漏金属半导体合金78形成在第一深源区76A、第一深漏区76B、第二深源区47A和第二深漏区47B上。栅金属半导体合金79形成在第一器件100和第二器件200中的每一个中的栅导体32上。在第二半导体材料包括例如硅锗合金或者硅碳合金的硅合金的情况下，源和漏金属半导体合金78包括例如硅化物锗化物合金或者硅化物碳合金的硅化物合金。形成各种金属半导体合金(78，79)的方法在现有技术中是已知的。
(0068)参考图9，在示例性结构上沉积移动离子扩散阻挡层80。所述移动离子扩散阻挡层80可以包括氮化硅。该移动离子扩散阻挡层80的厚度为从约10nm到约80nm。线间(MOL)电介质层82沉积在移动离子扩散阻挡层80上方。MOL电介质层82可以包括例如CVD氧化物。CVD氧化物可以是未掺杂的硅玻璃(USG)，硅酸硼玻璃(BSG)，磷硅酸盐玻璃(PSG)，氟硅酸盐玻璃(FSG)，硼磷硅玻璃玻璃(BPSG)或其组合。MOL电介质层82的厚度可以是从约200nm到约500nm。优选的，例如通过化学机械抛光(CMP)平坦化MOL电介质层82。
(0069)在MOL电介质层82中形成各种接触通孔并且填充以金属，从而形成各种接触通路90。具体地说，接触通路90形成在栅金属半导体合金79上并且形成在源和漏金属半导体合金72上。此后形成第一级金属线路92，并且随后进一步形成流水线后端(BEOL)结构。
(0070)第二半导体材料在第一器件100的沟道区C中施加单轴应力，由此使得由于所述单轴应力而提高载流子的迁移率。在第一半导体材料包括硅的情况下，第一器件100可以是P型MOSFET，第二半导体材料可以是硅锗合金，以及单轴应力可以是压应力，由此使得由于单轴压应力而提高空穴迁移率。在第一半导体材料包括硅的情况下，第一器件100可以是N型MOSFET，第二半导体材料可以是硅碳合金，以及单轴应力可以是张应力，由此使得由于单轴张应力而提高电子迁移率。
(0071)参考图10，从图1中的第一示例性结构获得根据本发明第二实施例的第二示例性半导体结构。通过离子注入第一导电类型的掺杂剂，在半导体衬底8中形成第一虚拟源扩展区12A，第一虚拟漏扩展区12B，第二源扩展区43A和第二漏扩展区。因此，第一半导体区域10、第一虚拟源扩展区12A和第一虚拟漏扩展区12B具有第一导电类型掺杂。第一虚拟源扩展区12A和第一虚拟漏扩展区12B的掺杂剂浓度大体上高于第一掺杂剂浓度。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一虚拟源扩展区12A和第一虚拟漏扩展区12B的掺杂剂浓度可以为从约3.0 x 1018到约3.0 x 1021/cm3，并且通常为从约3.0 x 1019/cm3到约1.0 x 1021/cm3。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一掺杂剂浓度可以从约1.0 x 1015/cm3到约3.0 x 1018/cm3，以及优选从约1.0 x 1015/cm3到约1.0 x 1018/cm3。
(0072)如使用第二块掩模的第一实施例，形成了具有第二导电类型的掺杂的第二源侧晕区域45A和第二漏侧晕区域45B。
(0073)参考图11，在第一器件100和第二器件200上形成第二虚拟栅间隔物50D和虚拟的第三栅间隔物52D。第二虚拟栅间隔物50D可以与第一实施例中的第二栅间隔物50具有相同的结构和组分。同时，第三虚拟栅间隔物52D可以具有与第一实施例中的第三栅间隔物52相同的结构和组分。
(0074)第一导电类型的掺杂剂被注入到第二半导体区域11和第一半导体区域10的暴露部分中，从而形成第一虚拟深源区16A、第一虚拟深漏区16B、第二深源区47A和第二深漏区47B。因此，第一半导体区域10、第一虚拟源扩展区12A、第一虚拟漏扩展区12B、虚拟深源区16A和虚拟深漏区16B具有第一导电类型的掺杂。第一虚拟源扩展区12A和第一虚拟漏扩展区12B的掺杂剂浓度大体上高于第一掺杂剂浓度，并且在这里被称为第三掺杂剂浓度。尽管在这里也考虑了更小和更大的掺杂剂浓度，第三掺杂剂浓度可以为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，并且通常为从约3.0 x 1019/cm3到约1.0 x 1021/cm3。
(0075)参考图12，在第二器件200上形成至少一个掩模层，同时如第一实施例一样暴露第一器件100。所述至少一个掩模层的结构和组分与第一实施例相同。
(0076)参考图13，通过取决于掺杂剂浓度的蚀刻，对于第一源侧晕区域44A、第一漏侧晕区域44B和第一半导体区域10选择性地去除第一虚拟源扩展区12A、第一虚拟漏扩展区12B第一虚拟深源区16A和第一虚拟深漏区16B。
(0077)对于具有低掺杂剂浓度的第一半导体材料选择性地，取决于掺杂剂浓度的蚀刻去除了具有较高掺杂剂浓度的第一半导体材料。高掺杂剂浓度和低掺杂剂浓度之间的区别是相对的并且取决于蚀刻的化学反应。通常，约3.0 x 1017/cm3和约1.0 x 1019/cm3之间的掺杂剂浓度被认为是低掺杂剂浓度和高掺杂剂浓度之间的边界掺杂剂浓度。在第一源侧晕区域44A和第一漏侧晕区域44B的掺杂剂浓度小于所述边界掺杂剂浓度的情况下，对于第一源和漏侧晕区域(44A，44B)和第一半导体区域10选择性的，可以使用取决于掺杂剂浓度的蚀刻去除第一虚拟源和漏扩展区(12A，12B)和虚拟深源区和漏区(16A，16B)。
(0078)在一种示例性情况中，第一半导体材料可以包括硅，边界掺杂剂浓度可以是1.0 x 1018/cm3，以及取决于掺杂剂浓度的蚀刻可以是使用氢氟酸硝酸醋酸溶液或者＂HNA＂(HF:HNO3:CH3COOH或者H2O)的湿蚀刻。在该化学反应中，CH3COOH或者H2O是稀释剂。第一源和漏侧晕区域(44A，44B)和第一半导体区域10具有小于1.0 x 1018/cm3的掺杂剂浓度。
(0079)取决于掺杂剂浓度的蚀刻在第一器件100中形成凹陷区域RR，由此使得暴露表面与第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合与第一虚拟源和漏扩展区(12A，12B)和虚拟深源区和漏区(16A，16B)的集合之间的边界重合。第一器件100内的凹陷区域RR具有与图5所示的第一实施例中的凹陷区域RR相同的结构特征，例如，扩展区深度De和深源和漏深度Dd。
(0080)参考图14，使用与第一实施例相同的工艺步骤在凹陷区域RR中通过选择性外延来生长第二半导体材料。外延生长的第二半导体材料的结构和组分与第一实施例相同。因此，第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合与第一源扩展区72A、第一漏扩展区72B、第一深源区76A和第一深漏区76B的集合之间的分界是两种不同材料的异质结，并且，紧邻于并且自对准到两种不同导电类型的半导体材料之间的p-n结，如第一实施例中一样。
(0081)参考图15，通过例如湿蚀刻或者反应性离子蚀刻的蚀刻去除至少一个掩模层(60，62)。进一步，还通过另一蚀刻去除第二虚拟栅间隔物50、第三虚拟栅间隔物52和栅盖电介质34。
(0082)参考图16，光致抗蚀剂51被施加在半导体衬底8上，并且被光刻地图案化以覆盖第二器件200并且暴露第一器件100。第二导电类型的掺杂剂被注入到第一器件中，从而形成第一源侧晕区域44A和漏侧晕区域44B。如第一实施例，尽管在这里也考虑了更小和更大的掺杂剂浓度，这里的第一源侧晕区域44A和第一漏侧晕区域44B的掺杂剂浓度被称为第二掺杂剂浓度，并且可以为从约3.0 x 1017/cm3到约3.0 x 1020/cm3，以及通常为约3.0 x 1018/cm3到约3.0 x 1019/cm3。随后除去第一光致抗蚀剂51。
(0083)参考图17，第二栅间隔物50和第三栅间隔物52可以形成在第一器件100和第二器件200中的每一个的栅电极(30，32)上。第二栅间隔物50和第三栅间隔物52可以包括与第一实施例相同的材料并且具有与第一实施例相同的厚度。通过随后形成在半导体衬底8上的金属半导体合金和栅导体32的侧壁之间期望偏移来确定第二栅间隔物50和第三栅间隔物52的组合的横向厚度。
(0084)图8和9所示的处理步骤随后可以用于提供第一实施例中的金属半导体合金区域和接触。
(0085)如第一实施例，第二半导体材料在第一器件100的沟道区中施加单轴应力，由此使得由于所述单轴应力而提高载流子的迁移率。
(0086)参考图18，通过在第二器件200上形成至少一个掩模层并同时暴露第一器件100，从而从图2的第二示例性半导体结构获得了根据本发明第三实施例的第三示例性半导体结构。第三实施例的至少一个掩模层可以具有与图4所示的第一实施例的至少一个掩模层相同的结构并且包括与其相同的材料。
(0087)参考图19，通过上述对于第一源侧晕区域44A和漏侧晕区域44B有选择性的取决于导电类型的蚀刻或者取决于掺杂剂浓度的蚀刻，去除第一虚拟源扩展区42A和第一虚拟漏扩展区42B。第一器件100中形成的凹陷区域从半导体衬底8的顶表面19延伸到扩展深度De，其可以与第一实施例的扩展深度De相同。
(0088)参考图20，在凹陷区域RR中选择性地沉积第二半导体材料，从而形成第一源扩展区172A和第一漏扩展区172B。如第一实施例，可以使用与第二半导体材料相同的同样的选择性外延工艺。进一步，选择性外延工艺可以原位掺杂有第二导电类型的掺杂剂。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一源扩展区172A和第一漏扩展区172B的掺杂剂浓度可以从约3.0 x 1018/cm3到约3.0 x 1021/cm3，并且通常是从约3.0 x 1019/cm3到约1.0 x 1021/cm3。在第一源侧晕区域44A和第一源扩展区172A之间的分界面以及漏侧晕区域44B和第一漏扩展区172B之间的分界面处共形地形成异质结和p-n结，或者紧邻于并且自对准于上述分界面处地形成异质结和p-n结。
(0089)参考图21，通过例如湿蚀刻或者反应性离子蚀刻的蚀刻去除至少一个掩模层(60，62)。
(0090)参考图22，第二栅间隔物50和第三栅间隔物52可以形成在第一器件100和第二器件200的栅电极(30，32)上。第二栅间隔物50和第三栅间隔物52可以具有与第一实施例相同的结构和组分。
(0091)参考图23，顺序地完成掩模的源和漏离子注入，从而形成多个深源区和漏区。具体地说，利用光致抗蚀剂(未示出)对第二器件200进行掩模，并同时通过光刻图案化该光致抗蚀剂从而暴露第一器件。通过第二导电类型的掺杂剂的离子注入，在第一器件中形成第一深源区186A和第二深源区186B。第一深源区186A包括位于扩展深度De之上(参见图19)并且包括第二半导体材料的顶源区176A，和位于扩展深度De之下并且包括第一半导体材料的底源区146A。同样地，第一深漏区186B包括位于扩展深度De之上并且包括第二半导体材料的顶漏区176B，和位于扩展深度De之下并且包括第一半导体材料的底漏区146B。尽管在这里也考虑了更小和更大的掺杂剂浓度，第一深源区186A和第一深漏区186B具有第二导电类型的掺杂，其掺杂剂浓度从约3.0 x 1018/cm3到约3.0 x 1021/cm3，以及通常从约3.0 x 1019/cm3到约1.0 x 1021/cm3。随后除去光致抗蚀剂。
(0092)利用另一光致抗蚀剂(未示出)对第一器件100进行掩模，并同时通过光刻图案化该另一光致抗蚀剂而暴露第二器件200。通过离子注入第一导电类型的掺杂剂在第二器件200中形成第二深源区47A和第二深漏区47B。第二深源区47A和第二深漏区47B的掺杂剂浓度可以与第一实施例相同。
(0093)参考图24，如第一实施例，形成各种金属半导体合金(78，79)。
(0094)参考图25，如第一示例性半导体结构，形成了移动离子扩散阻挡层80、线间(MOL)电介质层82、各种接触通路90和第一级金属线路92。
(0095)如第一和第二实施例，第二半导体材料在第一器件100的沟道区C中施加单轴应力，由此使得由于所述单轴应力而提高载流子的迁移率。
(0096)参考图26，通过在第二器件200上形成另一可以包括第三掩模层66和第四掩模层68的至少一个掩模层并同时暴露第一器件100，从图22的第三示例性半导体结构获得了根据本发明的第四实施例的第四示例性半导体结构。第三掩模层66和第四掩模层68可以包括电介质材料。第三掩模层66可以具有与第一到第三实施例的第一掩模层60相同的厚度和组分，同时第四掩模层68可以具有与第一到第三实施例的第二掩模层62相同的厚度和组分。
(0097)参考图27，通过反应性离子蚀刻(RIE)、化学干蚀刻(CDE)或其组合形成凹陷区域RR，该凹陷区域RR从半导体衬底8的顶表面19延伸到深源和漏深度Dd。优选地，大体上形成自对准到至少一个栅间隔物(40，50，52)的外侧壁的垂直面的反应性离子蚀刻被用于形成凹陷区域RR。
(0098)参考图28，执行第二半导体材料的第二选择性外延，从而形成第一深源区276A和第一深漏区276B。尽管在这里也考虑了更小和更大的掺杂剂浓度，优选地，第二半导体材料被原位掺杂有第二导电类型的掺杂剂，掺杂剂浓度为从约3.0 x 1018/cm3到约3.0 x 1021/cm3，以及通常从约3.0 x 1019/cm3到约1.0 x 1021/cm3。
(0099)在第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合和第一源扩展区172A、第一漏扩展区172B、第一深源区276A和第一深漏区276B的集合之间形成异质结。由于第一半导体区域10、第一源侧晕区域44A和第一漏侧晕区域44B的集合具有第一导电类型的掺杂，同时第一源扩展区172A、第一漏扩展区172B、第一深源区276A和第一深漏区276B的集合具有第二导电类型的掺杂，因此异质结与p-n结重合，或者紧邻于所述p-n结。
(0100)参考图29，通过例如湿蚀刻或者反应性离子蚀刻的蚀刻去除另一至少一个掩模层(66，68)。还去除栅盖电介质34。
(0101)参考图30，如第一到第三实施例，形成了各种金属半导体合金(78，79)。
(0102)参考图31，如第一到第三示例性半导体结构，形成了移动离子扩散阻挡层80、线间(MOL)电介质层82、各种接触通路90和第一级金属线路92。
(0103)参考图32，根据本发明第五实施例的第五示例性半导体结构包括根据第四实施例的第一器件100和第二器件200′的组合，其中所述第二器件200′是通过利用顺序地对第一器件100和第二器件200’进行掩模通过形成第三实施例的第一器件100的方法(掺杂剂极性相反)形成的。与第一半导体材料和第二半导体材料具有不同组分的第三半导体材料被至少引入到第二源扩展区173A和第二漏扩展区173B中。
(0104)第二半导体器件200′包括：
第二半导体区域11，其是具有第二导电类型的掺杂的主体11，其中主体11邻接半导体衬底19的顶表面；
栅电极，包括栅电介质(200′内的30)和栅导体(200′内的32)，其中另一栅电介质30垂直地邻接主体11；
第二源扩展区173A和漏扩展区173B，其每一个包括第三半导体材料，具有第一导电类型的掺杂，位于所述半导体衬底8中，邻接栅电介质30，并且自对准到栅电极(200′内的30，32)的栅电极侧壁中的一个，其中所述第三半导体材料不同于第一半导体材料和第二半导体材料；以及
深源区187A和深漏区187B，其每一个具有第一导电类型的掺杂，位于所述半导体衬底8中，横向地邻接源扩展区173A和漏扩展区173B中的一个，并且自对准到栅电极(200′内的30，32)的至少一个栅间隔物(200′内的40，50，52)的栅间隔物外侧壁中的一个。
(0105)第一器件100的第一沟道区C1处于连接第一源扩展区172A和第一漏扩展区172B的方向上的第一单轴应力下，其可以是压应力或者张应力。同样地，第二器件200′的第二沟道区C2处于连接第二源扩展区173A和第二漏扩展区173B的方向上的第二单轴应力下，其可以是张应力或者压应力。优选地，第一单轴应力和第二单轴应力具有相反的类型，即，一个是压力，而另一个是张力。
(0106)在第一半导体材料包括硅的情况下，第二半导体材料和第三半导体材料中的一个可以包括硅锗合金而另一个可以包括硅碳合金。例如，第一半导体材料包括硅，第一器件可以是P型MOSFET，第二半导体材料可以是硅锗合金，以及第一单轴应力可以是压应力，由此使得由于单轴压应力而提高空穴迁移率。同时，第二器件200′可以是N型MOSFET，第三半导体材料可以是硅碳合金，以及第二单轴应力可以是张应力，由此使得由于单轴张应力而提高电子迁移率。在这里明确地考虑了其中第一器件100和第二器件200′的极性反过来的实施例。
(0107)尽管已经根据具体的实施例描述了本发明，然而很明显的，考虑到上述说明，多种替换、修改和变化对本领域技术人员是显而易见的。因此，本发明意图是包括所有这类落入本发明及其随后的权利要求书的精神和保护范围之内的替换、修改和变化。

Claims (20)

1.一种半导体结构，包括：
半导体衬底，包含第一半导体材料并且包括具有第一导电类型的掺杂的主体，其中所述主体邻接所述半导体衬底的顶表面；
栅电极，包括栅电介质和栅导体，其中所述栅电介质垂直地邻接所述主体；
至少一个栅间隔物，包围并且横向地邻接所述栅电极以及垂直地邻接所述半导体衬底的所述顶表面；
源扩展区和漏扩展区，其每一个包括第二半导体材料，具有第二导电类型的掺杂，位于所述半导体衬底中，邻接所述栅电介质，从所述顶表面在所述半导体衬底中延伸到半导体衬底中的第一深度，并且自对准到所述栅电极的其中一个侧壁，其中所述第二半导体材料不同于所述第一半导体材料；以及
深源区和深漏区，其每一个具有所述第二导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述源扩展区和所述漏扩展区中的一个，从所述顶表面在所述半导体衬底中延伸到第二深度，并且自对准到其中一个栅间隔物外侧壁，其中所述第二深度大于所述第一深度。
2.如权利要求1的半导体结构，其中所述深源区横向地邻接所述源扩展区，所述深漏区横向地邻接所述漏扩展区，以及所述源扩展区和所述漏扩展区的宽度大体上等于所述至少一个栅间隔物的宽度。
3.如权利要求1的半导体结构，其中所述深源区和所述深漏区包括所述第二半导体材料。
4.如权利要求3的半导体结构，其中所述深源区包括顶源区和底源区的垂直叠层，以及所述深漏区包括顶漏区和底漏区的垂直叠层，其中所述顶源区和所述顶漏区的每一个包括所述第二半导体材料并且从所述半导体衬底的所述顶表面延伸到所述第一深度，以及其中所述底源区和所述底漏区的每一个包括所述第一半导体材料并且从所述第一深度延伸到所述第二深度。
5.如权利要求3的半导体结构，其中所述深源区和所述深漏区的每一个包含所述第二半导体材料。
6.如权利要求1的半导体结构，其中所述第一半导体材料是硅，以及所述第二半导体材料是硅锗合金、硅碳合金和硅碳锗合金中的一种。
7.如权利要求1的半导体结构，进一步包括：
源侧晕区域，具有所述第一导电类型的掺杂，位于所述源扩展区和所述栅电极正下方，并且自对准到所述栅电极的所述侧壁中的一个；以及
漏侧晕区域，具有所述第一导电类型的掺杂，位于所述漏扩展区和所述栅电极正下方，并且自对准到所述栅电极的所述侧壁的另一个。
8.如权利要求1的半导体结构，其中所述源扩展区和所述漏扩展区的每一个在从所述栅电介质延伸到所述半导体衬底中的所述第一深度的凸起圆弧表面处邻接所述主体，其中所述凸起圆弧表面没有结晶平面。
9.如权利要求1的半导体结构，其中所述源扩展区和所述漏扩展区在位于所述栅电极正下方以及位于所述源扩展区和所述漏扩展区之间的沟道中产生应力，其中所述应力是连接所述源扩展区和所述漏扩展区的方向上的单轴应力。
10.如权利要求1的半导体结构，进一步包括位于所述半导体衬底上的另一半导体器件，所述另一半导体器件包括：
具有所述第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的所述顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括所述第一半导体材料，具有所述第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个侧壁；以及
深源区和深漏区，其每一个具有所述第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述另一源扩展区和所述另一漏扩展区中的一个，并且自对准到所述另一栅电极上的另一栅间隔物的其中一个侧壁。
11.如权利要求1的半导体结构，进一步包括位于所述半导体衬底上的另一半导体器件，所述另一半导体器件包括：
具有所述第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的所述顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括第三半导体材料，具有所述第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个侧壁，其中所述第三半导体材料不同于所述第一半导体材料和所述第二半导体材料；以及
深源区和深漏区，其每一个具有所述第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述另一源扩展区和所述另一漏扩展区中的一个，并且自对准到所述另一栅电极上的另一栅间隔物的其中一个外侧壁。
12.一种形成半导体结构的方法，包括：
提供半导体区域，所述半导体区域包括第一半导体材料并且在半导体衬底中具有第一导电类型的掺杂；
在所述半导体衬底上形成包含栅电介质和栅导体的栅电极；
通过在所述半导体区域中注入第二导电类型的掺杂剂，从而形成虚拟源扩展区和虚拟漏扩展区，其中所述虚拟源扩展区和所述虚拟漏扩展区中的每一个具有所述第二导电类型的掺杂并且从所述半导体衬底的顶表面延伸到第一深度，以及其中所述第二导电类型与所述第一导电类型相反；
形成源侧晕区域和漏侧晕区域，其每一个具有所述第一导电类型的掺杂并且从所述半导体衬底的所述顶表面延伸到所述半导体区域中的晕深度，其中所述晕深度大于所述第一深度，所述源扩展区邻接所述源侧晕区域，以及所述漏扩展区邻接所述漏侧晕区域；
对于所述源侧晕区域和所述漏侧晕区域选择性地去除所述虚拟源扩展区和所述虚拟漏扩展区；以及
在所述源侧晕区域和所述漏侧晕区域正上方选择性地沉积第二半导体材料，其中所述第二半导体材料不同于所述第一半导体材料。
13.如权利要求12的方法，进一步包括：
形成虚拟深源区和虚拟深漏区，其每一个具有所述第二导电类型的掺杂并且从所述半导体衬底的所述顶表面延伸到第二深度，其中所述第二深度大于所述晕深度；
对于所述半导体区域的具有所述第一导电类型的所述掺杂的一部分选择性地去除所述虚拟深源区和所述虚拟深漏区；以及
在所述半导体区域的所述部分的正上方选择性地沉积所述第二半导体材料。
14.如权利要求12的方法，进一步包括：
在所述第二半导体材料的一部分的正上方以及在所述栅电极上形成至少一个栅间隔物；以及
通过将所述第二导电类型的掺杂剂注入到所述半导体衬底中从而形成深源区和深漏区，其每一个具有所述第二导电类型的掺杂，其中所述深源区包括垂直邻接的顶源区和底源区的叠层，其中所述顶源区包括所述第二导电材料以及所述底源区包括所述第一导电材料，以及其中所述深漏区包括垂直邻接的顶漏区和底漏区的叠层，其中所述顶漏区包括所述第二导电材料以及所述底漏区包括所述第一导电材料。
15.如权利要求12的方法，进一步包括：
在所述第二半导体材料的一部分的正上方以及在所述栅电极上形成至少一个栅间隔物；
通过蚀刻所述第二半导体材料的暴露部分去除源侧凹陷区域和漏侧凹陷区域，其中所述第二半导体材料的两个部分保持在所述栅电极和所述至少一个栅间隔物的正下方；以及
在所述源侧凹陷区域和所述漏侧凹陷区域内选择性地沉积所述第二半导体材料。
16.如权利要求12的方法，进一步包括在所述半导体衬底上形成另一半导体器件，所述另一半导体器件包括：
具有所述第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的所述顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括所述第一半导体材料，具有所述第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个栅电极侧壁；以及
深源区和深漏区，其每一个具有所述第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述另一源扩展区和所述另一漏扩展区中的一个，并且自对准到所述另一栅电极的其中一个栅间隔物外侧壁。
17.如权利要求12的方法，进一步包括在所述半导体衬底上形成另一半导体器件，所述另一半导体器件包括：
具有所述第二导电类型的掺杂的另一主体，其中所述另一主体邻接所述半导体衬底的所述顶表面；
另一栅电极，包括另一栅电介质和另一栅导体，其中所述另一栅电介质垂直地邻接所述另一主体；
源扩展区和漏扩展区，其每一个包括第三半导体材料，具有所述第一导电类型的掺杂，位于所述半导体衬底中，邻接所述另一栅电介质，并且自对准到所述另一栅电极的其中一个栅电极侧壁，其中所述第三半导体材料不同于所述第一半导体材料和所述第二半导体材料；以及
深源区和深漏区，其每一个具有所述第一导电类型的掺杂，位于所述半导体衬底中，横向地邻接所述另一源扩展区和所述另一漏扩展区中的一个，并且自对准到所述另一栅电极的其中一个栅间隔物外侧壁。
18.如权利要求12的方法，其中所述第一半导体材料是硅，以及所述第二半导体材料包括硅锗合金、硅碳合金和硅锗碳合金中的一种。
19.一种形成半导体结构的方法，包括：
提供半导体区域，所述半导体区域包括第一半导体材料并且在半导体衬底中具有第一掺杂剂浓度的第一导电类型的掺杂；
在所述半导体衬底上形成包含栅电介质和栅导体的栅电极；
通过在所述半导体区域中注入所述第一导电类型的掺杂剂，从而形成虚拟源扩展区和虚拟漏扩展区，其中所述虚拟源扩展区和所述虚拟漏扩展区的每一个具有第二掺杂剂浓度的所述第一导电类型的掺杂，从所述半导体衬底的顶表面延伸到第一深度，并且邻接所述半导体区域的具有所述第一掺杂剂浓度的一部分，其中所述第二掺杂剂浓度大于所述第一掺杂剂浓度；
对于所述半导体区域的具有所述第一掺杂剂浓度的所述部分选择性地去除所述虚拟源扩展区和所述虚拟漏扩展区；以及
在所述源侧晕区域和所述漏侧晕区域正上方选择性地沉积第二半导体材料，其中所述第二半导体材料不同于所述第一半导体材料。
20.如权利要求19的方法，进一步包括：
形成虚拟深源区和虚拟深漏区，其每一个具有第三掺杂剂浓度的所述第一导电类型的掺杂并且从所述半导体衬底的所述顶表面延伸到第二深度，所述第二深度大于所述第一深度，其中所述第三掺杂剂浓度大于所述第一掺杂剂浓度；
对于所述半导体区域的具有所述第一导电类型的所述掺杂的所述部分选择性地去除所述虚拟深源区和所述虚拟深漏区；
在所述半导体区域的所述部分正上方选择性地沉积所述第二半导体材料；以及
在所述第二半导体材料的两个部分的正下方形成源侧晕区域和漏侧晕区域。
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