KR100560968B1 - Liquid crystal display and manufacturing method having two or more shorting bars - Google Patents
Liquid crystal display and manufacturing method having two or more shorting bars Download PDFInfo
- Publication number
- KR100560968B1 KR100560968B1 KR1019980053033A KR19980053033A KR100560968B1 KR 100560968 B1 KR100560968 B1 KR 100560968B1 KR 1019980053033 A KR1019980053033 A KR 1019980053033A KR 19980053033 A KR19980053033 A KR 19980053033A KR 100560968 B1 KR100560968 B1 KR 100560968B1
- Authority
- KR
- South Korea
- Prior art keywords
- shorting bar
- gate line
- auxiliary
- liquid crystal
- crystal display
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 15
- 230000000903 blocking effect Effects 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000010408 film Substances 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 11
- 230000035515 penetration Effects 0.000 abstract description 8
- 239000003795 chemical substances by application Substances 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000003112 inhibitor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
Abstract
다수의 쇼팅 바를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 제조함에 있어서, 게이트선 또는 데이터선의 주 쇼팅 바를 게이트선이나 데이터선으로부터 분리하기 위하여 형성하는 개구부 양편에 노출되어 있는 게이트선 또는 데이터선을 덮도록 식각제 침투 차단 패턴을 형성하여 식각을 통한 주 쇼팅 바 분리 과정에서 과도한 식각에 의하여 발생할 수 있는 보조 쇼팅 바와 게이트선 또는 데이터선 사이의 접촉 불량을 방지할 수 있다. 이 때, 식각제 침투 차단 패턴은 보조 쇼팅 바와 게이트선 또는 데이터선을 연결하는 연결 패턴을 형성하는 공정에서 함께 형성함으로써 마스크 수의 증가는 초래하지 않는다.In manufacturing a thin film transistor substrate for a liquid crystal display device having a plurality of shorting bars, to cover the gate line or data line exposed on both sides of the opening formed to separate the main shorting bar of the gate line or data line from the gate line or data line. The etchant penetration blocking pattern may be formed to prevent a poor contact between the auxiliary shorting bar and the gate line or the data line, which may be caused by excessive etching during the separation of the main shorting bar through etching. In this case, the etching agent penetration blocking pattern is formed together in a process of forming a connection pattern connecting the auxiliary shorting bar and the gate line or the data line, thereby increasing the number of masks.
Description
본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것으로서, 특히 두 개 이상의 쇼팅 바(shorting bar)를 갖는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a thin film transistor substrate for a liquid crystal display device having two or more shorting bars and a method for manufacturing the same.
일반적으로 쇼팅 바는 액정 표시 장치의 제조 과정에서 발생하는 정전기를 방전시키는 역할을 하며, 액정 표시 장치용 박막 트랜지스터 기판의 활성 영역의 불량 유무를 검사하는 데도 이용된다.In general, the shorting bar serves to discharge static electricity generated during the manufacturing process of the liquid crystal display, and is also used to inspect the presence or absence of an active region of the thin film transistor substrate for the liquid crystal display.
이제, 종래의 기술에 따른 쇼팅 바 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판에 대하여 도 1을 참고로 하여 설명한다.Now, a thin film transistor substrate for a liquid crystal display device having a shorting bar structure according to the related art will be described with reference to FIG. 1.
도 1은 종래의 기술에 따른 쇼팅 바 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판의 게이트선 쇼팅 바 부분을 나타낸 도면이다.1 is a view illustrating a gate line shorting bar portion of a thin film transistor substrate for a liquid crystal display device having a shorting bar structure according to the related art.
기판 위에 가로 방향으로 게이트선(4)이 형성되어 있고 이들 게이트선(4)의 끝부분을 세로 방향으로 형성되어 있는 주 게이트선 쇼팅 바(1)가 하나로 연결하고 있다. 제1 보조 게이트선 쇼팅 바(2)와 제2 게이트선 쇼팅 바(3)는 주 게이트선 쇼팅 바(1)와 나란하게 형성되어서 게이트선(4)과 교차하고 있는데, 이들 제1 및 제2 게이트선 쇼팅 바(2, 3)와 게이트선(4)은 절연막(도시하지 않음)에 의하여 절연되어 있다. 제1 및 제2 게이트선 쇼팅 바(2, 3) 위에는 보호막(도시하지 않음)이 형성되어 있다. 여기서, 게이트선(4)과 제1 또는 제2 게이트선 쇼팅 바(2, 3)가 교차하는 부분 상부의 보호막과 게이트선(4) 상부의 보호막과 절연막에는 접촉구(61, 62, 63, 64)가 형성되어 있어서 이들을 통해 연결 패턴(71, 72)이 게이트선(4)을 각각 제1 또는 제2 보조 게이트선 쇼팅 바(2, 3)와 연결하고 있다. 이 때, 제1 보조 게이트선 쇼팅 바(2)와 제2 게이트선 쇼팅 바(3)는 게이트선(4)과 교대로 연결되어 있다. 게이트선(4)은 주 게이트선 쇼팅 바(1)와 제1 보조 게이트선 쇼팅 바(2) 사이에 형성되어 있는 개구부(5)에서 절단되어 있고, 제2 보조 게이트선 쇼팅 바(3)를 지난 지점에서 게이트선 패드(도시하지 않음)를 가지며 계속 연장되어 세로 방향으로 형성되어 있는 데이터선(도시하지 않음)과 교차하여 활성 영역(도시하지 않음)을 형성한다.Gate lines 4 are formed on the substrate in the horizontal direction, and main gate line shorting bars 1 formed at the ends of these gate lines 4 in the vertical direction are connected to one. The first auxiliary gate line shorting bar 2 and the second gate line shorting bar 3 are formed parallel to the main gate line shorting bar 1 and intersect with the gate line 4. The gate line shorting bars 2 and 3 and the gate line 4 are insulated by an insulating film (not shown). A protective film (not shown) is formed on the first and second gate line shorting bars 2 and 3. Here, a contact hole 61, 62, 63, is provided on the passivation layer on the portion where the gate line 4 and the first or second gate line shorting bars 2 and 3 intersect, the passivation layer on the gate line 4, and the insulating layer. 64 are formed so that the connection patterns 71 and 72 connect the gate lines 4 to the first or second auxiliary gate line shorting bars 2 and 3, respectively. At this time, the first auxiliary gate line shorting bar 2 and the second gate line shorting bar 3 are alternately connected to the gate line 4. The gate line 4 is cut at the opening 5 formed between the main gate line shorting bar 1 and the first auxiliary gate line shorting bar 2, and the second auxiliary gate line shorting bar 3 is cut off. At the last point, an active region (not shown) is formed to cross the data line (not shown) which has a gate line pad (not shown) and continues to extend in the vertical direction.
주 게이트선 쇼팅 바(1)는 액정 표시 장치용 박막 트랜지스터 기판의 제조 과정에서 발생하는 정전기를 방출하는 역할을 하고, 어레이(array) 검사를 하기 이전에 개구부(5)를 통하여 게이트선(4)을 습식 식각함으로써 게이트선(4)으로부터 분리된다. 이 때, 식각이 과도하게 이루어지는 경우에는 식각제가 게이트선(4)을 따라 제1 또는 제2 보조 게이트선 쇼팅 바(2, 3)와 게이트선(4)을 전기적으로 연결하는 접촉구가 있는 부분에까지 침투하여 보조 게이트선 쇼팅 바(2, 3)와 게이트선(4)간의 전기적 연결을 불량하게 하는 문제점이 있다. 주 게이트선 쇼팅 바(1)를 식각을 통하여 분리하지 않고 기판 절단 과정을 통해 절단할 수도 있으나 이 경우에도 개구부(5)를 형성해 놓을 수 있고, 이 때에는 이후의 연결 패턴(71, 72) 형성 과정 등에서 개구부(5)의 게이트선(4)이 일부 식각되거나 공기에 노출됨으로 인해 부식됨으로써 이 부분의 저항이 증가하여 정전기 방출 기능이 저하되는 문제점이 있다.The main gate line shorting bar 1 serves to discharge static electricity generated during the manufacturing process of the thin film transistor substrate for the liquid crystal display device, and the gate line 4 is formed through the opening 5 before the array inspection. It is separated from the gate line 4 by wet etching. At this time, in the case where the etching is excessive, the portion having the contact hole electrically connecting the first or second auxiliary gate line shorting bars 2 and 3 to the gate line 4 along the gate line 4. There is a problem in that the electrical connection between the auxiliary gate line shorting bars 2 and 3 and the gate line 4 is poor. The main gate line shorting bar 1 may be cut through a substrate cutting process without separating through etching, but in this case, the opening 5 may also be formed, in which case the subsequent connection patterns 71 and 72 are formed. There is a problem in that the gate line 4 of the opening 5 is etched or exposed due to exposure to air, thereby increasing the resistance of the portion and deteriorating the electrostatic discharge function.
본 발명은 주 게이트선 쇼팅 바 분리를 위하여 형성해 놓은 개구부에서의 불필요한 게이트선 식각을 방지할 수 있는 쇼팅 바를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 구현하는 것이다.The present invention is to implement a thin film transistor substrate for a liquid crystal display device having a shorting bar capable of preventing unnecessary gate line etching in an opening formed to separate the main gate line shorting bar.
이러한 과제를 해결하기 위하여 본 발명에서는 금속 배선의 주 쇼팅 바와 제1 보조 쇼팅 바 사이에 형성되어 있는 개구부 양편에 노출되어 있는 금속 배선을 덮도록 차단 패턴을 형성한다.In order to solve this problem, in the present invention, a blocking pattern is formed to cover the metal wiring exposed on both sides of the opening formed between the main shorting bar and the first auxiliary shorting bar of the metal wiring.
이러한 액정 표시 장치의 제조 방법에 있어서, 차단 패턴은 금속 배선과 제1 및 제2 보조 쇼팅 바를 전기적으로 연결하기 위한 연결 패턴을 형성하는 단계에서 함께 형성한다.In the method of manufacturing the liquid crystal display, the blocking pattern is formed together in the step of forming a connection pattern for electrically connecting the metal lines and the first and second auxiliary shorting bars.
구체적으로는, 다수의 제1 및 제2 금속 배선이 서로 평행하게 형성되어 일부분이 단선되어 있고, 주 쇼팅 바가 금속 배선을 모두 연결하고 있으며, 제1 보조 쇼팅 바가 주 쇼팅 바와 평행하게 형성되어 제1 및 제2 금속 배선과 교차하고 있으며 제1 금속 배선과 연결되어 있고, 제2 보조 쇼팅 바가 주 쇼팅 바와 평행하게 형성되어 제1 및 제2 금속 배선과 교차하고 있으며 상기 제2 금속 배선과 연결되어 있다. 보호막은 금속 배선을 덮고 있으며 주 쇼팅 바와 제1 쇼팅 바 사이에 제1 및 제2 금속 배선의 단선되어 있는 부분을 노출시키고 있는 개구부를 가지고 있고, 차단 패턴이 개구부에 노출되어 있는 제1 및 제2 금속 배선을 덮고 있다.Specifically, a plurality of first and second metal wires are formed in parallel to each other, and a part thereof is disconnected, the main shorting bar connects all of the metal wires, and the first auxiliary shorting bar is formed in parallel to the main shorting bar to form a first A second auxiliary shorting bar formed in parallel with the main shorting bar, intersecting with the first and second metal wires, and connected to the second metal wire. . The protective film covers the metal wiring and has openings exposing the disconnected portions of the first and second metal wirings between the main shorting bar and the first shorting bar, and the first and second openings in which the blocking pattern is exposed to the openings. It covers the metal wiring.
이 때, 금속 배선은 게이트선 또는 데이터선일 수 있으며, 차단 패턴은 ITO(indium tin oxide)로 형성할 수 있다.In this case, the metal line may be a gate line or a data line, and the blocking pattern may be formed of indium tin oxide (ITO).
이러한 구조의 액정 표시 장치는 기판 위에 제1 및 제2 보조 쇼팅 바를 형성하는 단계, 제1 및 제2 보조 쇼팅 바 위에 절연막을 형성하는 단계, 절연막 위에 금속 배선 및 금속 배선을 하나로 연결하는 주 쇼팅 바를 형성하는 단계, 금속 배선 및 주 쇼팅 바 위에 보호막을 형성하는 단계, 보호막과 절연막에 금속 배선과 제1 및 제2 쇼팅 바를 노출시키는 접촉구와 금속 배선을 노출시키는 개구부를 형성하는 단계, 보호막 위에 제1 또는 제2 보조 쇼팅 바와 금속 배선을 연결하는 연결 패턴과 개구부 양편에 차단 패턴을 형성하는 단계, 개구부를 통하여 금속 배선을 식각하여 절단하는 단계를 거쳐 제조된다. 또는, 기판 위에 제1 및 제2 보조 쇼팅 바를 형성하는 단계, 제1 및 제2 보조 쇼팅 바 위에 절연막을 형성하는 단계, 절연막 위에 금속 배선 및 금속 배선을 하나로 연결하는 주 쇼팅 바를 형성하는 단계, 금속 배선 및 주 쇼팅 바 위에 보호막을 형성하는 단계, 보호막과 절연막에 금속 배선과 제1 및 제2 쇼팅 바를 노출시키는 접촉구와 금속 배선을 노출시키는 개구부를 형성하는 단계, 보호막 위에 제1 또는 제2 보조 쇼팅 바와 금속 배선을 연결하는 연결 패턴과 개구부 양편에 차단 패턴을 형성하는 단계, 개구부를 통하여 금속 배선을 식각하여 절단하는 단계를 거칠 수도 있다.A liquid crystal display having such a structure includes the steps of forming first and second auxiliary shorting bars on a substrate, forming an insulating film on the first and second auxiliary shorting bars, and a main shorting bar connecting the metal wires and the metal wires together on the insulating film. Forming a protective film over the metal wiring and the main shorting bar; forming a contact hole for exposing the metal wiring and the first and second shorting bars and an opening for exposing the metal wiring in the protective film and the insulating film; Or forming a blocking pattern on both sides of the connection pattern and the opening connecting the second auxiliary shorting bar and the metal wiring, and etching and cutting the metal wiring through the opening. Or forming first and second auxiliary shorting bars on the substrate, forming an insulating film on the first and second auxiliary shorting bars, and forming a main shorting bar connecting the metal wires and the metal wires together on the insulating film. Forming a protective film over the wiring and the main shorting bar, forming contact holes for exposing the metal wiring and the first and second shorting bars and openings for exposing the metal wiring in the protective film and the insulating film, and first or second auxiliary shorting over the protective film. Forming a blocking pattern on both sides of the connection pattern and the opening connecting the bar and the metal wiring, and etching the metal wiring through the opening may be cut.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법을 상세히 설명한다.Next, a thin film transistor substrate for a liquid crystal display device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 쇼팅 바를 가지는 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 3은 도 2의 A부분의 확대도이고, 도 4는 도 3의 Ⅳ-Ⅳ' 선에 대한 단면도이고, 도 5는 도 2의 B부분에 대한 확대도이고, 도6은 도 5의 Ⅵ-Ⅵ' 선에 대한 단면도이다.2 is a layout view of a thin film transistor substrate for a liquid crystal display device having a shorting bar according to an exemplary embodiment of the present invention, FIG. 3 is an enlarged view of a portion A of FIG. 2, and FIG. 4 is a line IV-IV ′ of FIG. 3. 5 is an enlarged view of a portion B of FIG. 2, and FIG. 6 is a cross-sectional view of the VI-VI ′ line of FIG. 5.
기판(10) 위에 가로 방향으로 게이트선(41)이 형성되어 있고 세로 방향으로 데이터선(42)이 형성되어 있는데, 이들 게이트선(41)과 데이터선(42)이 교차함으로써 활성 영역(90)을 형성한다. 게이트선(41)의 한쪽 끝에는 주 게이트선 쇼팅 바(11)가 세로 방향으로 형성되어서 모든 게이트선(41)을 하나로 연결하고 있고, 데이터선(42)의 한쪽 끝에도 주 데이터선 쇼팅 바(12)가 가로 방향으로 형성되어서 모든 데이터선(42)을 하나로 연결하고 있다. 제1 및 제2 보조 게이트선 쇼팅 바(21, 31)는 게이트선(41) 위에 형성되어 있는 절연막(20) 위에 주 게이트선 쇼팅 바(11)와 나란하게 형성되어서 게이트선(41)과 교차하고 있고, 제1 및 제2 보조 데이터선 쇼팅 바(22, 32)는 기판(10) 위에 주 데이터선 쇼팅 바(11)와 나란하게 형성되어서 데이터선(42)과 교차하고 있다. 이 때, 데이터선(42)은 제1 및 제2 보조 데이터선 쇼팅 바(22, 32) 위에 형성되어 있는 절연막(20) 위에 형성되어 있어서 제1 및 제2 보조 데이터선 쇼팅 바(22, 32)와는 절연되어 있다. 활성 영역(90)과 제2 보조 게이트선 사이에는 게이트선 패드(pad)(81)가 형성되어 있고, 활성 영역(90)과 제2 보조 데이터선 사이에는 데이터선 패드(82)가 형성되어 있다. 제1 및 제2 보조 게이트선 쇼팅 바(21, 31)와 데이터선(42) 및 주 데이터선 쇼팅 바(12) 위에는 보호막(30)이 형성되어 있고, 제1 또는 제2 보조 게이트선 쇼팅 바(21, 31)와 게이트선(41)이 교차하는 지점 및 제1 또는 제2 보조 데이터선 쇼팅 바(22, 32)와 데이터선(42)이 교차하는 지점의 보호막(30)에는 제1 또는 제2 보조 게이트선 쇼팅 바(21, 31)와 데이터선(42)을 노출시키는 접촉구(611, 613, 621, 623)가 형성되어 있으며, 이들 접촉구(611, 613, 621, 623)에 인접한 지점에는 게이트선(41)과 제1 및 제2 데이터선 쇼팅 바(22, 32)를 노출시키는 접촉구(612, 614, 622, 624)가 형성되어 있다. 보호막(30) 위에는 ITO(indium tin oxide) 등의 물질로 이루어진 연결 패턴(711, 712, 721, 722)이 형성되어 접촉구(611, 612, 613, 614, 621, 622, 623, 624)를 통하여 게이트선(41)과 제1 또는 제2 보조 게이트선 쇼팅 바(21, 31) 및 데이터선(42)과 제1 또는 제2 보조 데이터선 쇼팅 바(22, 32)를 전기적으로 연결하고 있다. 이 때, 보조 데이터선 쇼팅 바(22, 32) 또는 보조 게이트선 쇼팅 바(21, 31)는 3개 이상으로 형성될 수도 있다. 주 게이트선 쇼팅 바(11)와 제1 보조 게이트선 쇼팅 바(21) 사이 및 주 데이터선 쇼팅 바(12)와 제1 보조 데이터선 쇼팅 바(22) 사이에는 각각 게이트선(41)과 데이터선(42)을 노출시키는 개구부(51, 52)가 형성되어 있고, 이 개구부(51, 52)에서 게이트선(41)과 데이터선(42)이 식각에 의하여 절단되어 양편으로 분리되어 있다. 개구부(51, 52)에서 양편으로 분리되어 노출되어 있는 게이트선(41)과 데이터선(42) 위에는 연결 패턴(711, 712, 721, 722)과 같은 물질로 이루어진 식각제 침투 저지 패턴(713, 723)이 보호막(30) 위에까지 연장 형성되어 있다.The gate line 41 is formed on the substrate 10 in the horizontal direction, and the data line 42 is formed in the vertical direction. The gate region 41 and the data line 42 intersect with each other to form the active region 90. To form. At one end of the gate line 41, a main gate line shorting bar 11 is formed in the vertical direction to connect all the gate lines 41 to one, and the main data line shorting bar 12 also at one end of the data line 42. ) Is formed in the horizontal direction to connect all the data lines 42 to one. The first and second auxiliary gate line shorting bars 21 and 31 are formed in parallel with the main gate line shorting bar 11 on the insulating film 20 formed on the gate line 41 to cross the gate line 41. The first and second auxiliary data line shorting bars 22 and 32 are formed on the substrate 10 in parallel with the main data line shorting bar 11 and intersect with the data line 42. At this time, the data line 42 is formed on the insulating film 20 formed on the first and second auxiliary data line shorting bars 22 and 32, and thus the first and second auxiliary data line shorting bars 22 and 32. ) Is insulated. A gate line pad 81 is formed between the active region 90 and the second auxiliary gate line, and a data line pad 82 is formed between the active region 90 and the second auxiliary data line. . A passivation layer 30 is formed on the first and second auxiliary gate line shorting bars 21 and 31, the data line 42, and the main data line shorting bar 12, and the first or second auxiliary gate line shorting bar. The first or second passivation layer 30 at the point where the gate line 41 intersects the gate lines 41 and the first or second auxiliary data line shorting bars 22 and 32 and the data line 42 intersects the first or second line. Contact holes 611, 613, 621, and 623 exposing the second auxiliary gate line shorting bars 21 and 31 and the data line 42 are formed at the contact holes 611, 613, 621, and 623. Contact holes 612, 614, 622, and 624 exposing the gate line 41 and the first and second data line shorting bars 22 and 32 are formed at adjacent points. Connection patterns 711, 712, 721, and 722 made of a material such as indium tin oxide (ITO) are formed on the passivation layer 30 to form contact holes 611, 612, 613, 614, 621, 622, 623, and 624. The gate line 41 and the first or second auxiliary gate line shorting bars 21 and 31 and the data line 42 and the first or second auxiliary data line shorting bars 22 and 32 are electrically connected to each other. . In this case, the auxiliary data line shorting bars 22 and 32 or the auxiliary gate line shorting bars 21 and 31 may be formed in three or more. The gate line 41 and the data between the main gate line shorting bar 11 and the first auxiliary gate line shorting bar 21 and between the main data line shorting bar 12 and the first auxiliary data line shorting bar 22, respectively. Openings 51 and 52 exposing the lines 42 are formed, and the gate lines 41 and the data lines 42 are cut by etching and separated from both sides in the openings 51 and 52. An etch inhibitor penetration pattern 713 made of a material such as a connection pattern 711, 712, 721, 722 is disposed on the gate line 41 and the data line 42 which are separated and exposed at both sides of the openings 51 and 52. 723 extends over the protective film 30.
이와 같이, 식각제 침투 저지 패턴(713, 723)을 형성해 두면 주 게이트선 쇼팅 바(11) 및 주 데이터선 쇼팅 바(12)를 게이트선(41) 및 데이터선(42)으로부터 분리하기 위하여 식각하는 과정에서 식각제가 과도하게 침투하는 것을 막을 수 있다.As such, when the etch inhibitor penetration patterns 713 and 723 are formed, the main gate line shorting bar 11 and the main data line shorting bar 12 are etched to separate the gate line 41 and the data line 42. The process can prevent excessive penetration of the etchant.
이제, 도면을 참고하여 본 발명의 실시예에 따른 쇼팅 바 구조를 갖는 액정 표시 장치용 박막 트랜지스터 제조 방법을 설명한다.Now, a thin film transistor manufacturing method for a liquid crystal display device having a shorting bar structure according to an exemplary embodiment of the present invention will be described with reference to the drawings.
도 7a와 도 7b는 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 게이트선 쇼팅 바 부분을 중심으로 그 공정 순서에 따라 도시한 단면도이고, 도 8a와 도 8b는 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 데이터선 쇼팅 바 부분을 중심으로 그 공정 순서에 따라 도시한 단면도이다.7A and 7B are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display device according to the present invention, in the order of the process, with a portion of the gate line shorting bar, and FIGS. 8A and 8B illustrate liquid crystals according to the present invention. The manufacturing method of the thin film transistor substrate for display devices is sectional drawing which shows the data line shorting bar part with the process sequence.
투명한 절연 기판(10) 위에 금속층을 적층하고 패터닝(patterning)하여 게이트선(41)과 주 게이트선 쇼팅 바(11) 및 제1 및 제2 보조 데이터선 쇼팅 바(22, 32)를 형성하고, 그 위에 절연막(20)을 형성한 후, 다시 금속층을 적층하고 패터닝하여 데이터선(42)과 주 데이터선 쇼팅 바(12) 및 제1 및 제2 보조 게이트선 쇼팅 바(21, 31)를 형성한다.The metal layer is stacked and patterned on the transparent insulating substrate 10 to form a gate line 41, a main gate line shorting bar 11, and first and second auxiliary data line shorting bars 22 and 32. After the insulating film 20 is formed thereon, a metal layer is again stacked and patterned to form the data line 42, the main data line shorting bar 12, and the first and second auxiliary gate line shorting bars 21 and 31. do.
다음, 데이터선(42)과 주 데이터선 쇼팅 바(12) 및 제1 및 제2 보조 게이트선 쇼팅 바(21, 31) 위에 보호막(30)을 형성하고 패터닝하여 접촉구(611, 612, 613, 614, 621, 622, 623, 624)와 개구부(51, 52)를 형성한다.Next, the passivation layer 30 is formed on the data line 42, the main data line shorting bar 12, and the first and second auxiliary gate line shorting bars 21 and 31 and patterned to form contact holes 611, 612, and 613. , 614, 621, 622, 623, 624 and openings 51, 52.
다음, ITO 등을 적층하고 패터닝하여 화소 전극(도시하지 않음)과 함께 연결 패턴(711, 712, 721, 722) 및 식각제 침투 차단 패턴(713, 723)을 형성하고, 제조 공정의 마지막 단계에서 개구부(51, 52)를 통하여 식각함으로써 주 게이트선 쇼팅 바(11)와 주 데이터선 쇼팅 바(12)를 각각 게이트선(41)과 데이터선(42)으로부터 분리시킨다. 주 게이트선 쇼팅 바(11)와 주 데이터선 쇼팅 바(12)를 게이트선(41)과 데이터선(42)으로부터 분리하는 방법으로는 식각 이외에 스크라이브(scribe) 공정이 사용될 수도 있으나 이 경우에도 개구부(51, 52)를 형성한 경우에는 식각제 침투 차단 패턴(713, 723)을 형성하여 이후의 다른 공정에서 게이트선(41)과 데이터선(42)이 불필요하게 식각됨으로써 정전기 방출 기능이 저하되는 것을 막을 수 있다.Next, ITO and the like are stacked and patterned to form a connection pattern 711, 712, 721, 722 and an etchant penetration blocking pattern 713, 723 together with a pixel electrode (not shown). By etching through the openings 51 and 52, the main gate line shorting bar 11 and the main data line shorting bar 12 are separated from the gate line 41 and the data line 42, respectively. As a method of separating the main gate line shorting bar 11 and the main data line shorting bar 12 from the gate line 41 and the data line 42, a scribe process may be used in addition to etching. In the case where the 51 and 52 are formed, the etching agent penetration blocking patterns 713 and 723 are formed so that the gate line 41 and the data line 42 are etched unnecessarily in another process, thereby deteriorating the electrostatic discharge function. Can be prevented.
이상과 같이, 주 게이트선 쇼팅 바와 주 데이터선 쇼팅 바를 게이트선과 데이터선으로부터 분리할 때 사용하기 위하여 형성하는 개구부의 양편에 식각제 침투 차단 패턴을 형성함으로써 마스크(mask) 수를 증가시키지 않으면서 게이트선이나 데이터선이 과도하게 식각되어 보조 쇼팅 바와의 접촉 불량이 발생하는 것을 방지할 수 있다.As described above, by forming an etching agent penetration blocking pattern on both sides of the opening formed for separating the main gate line shorting bar and the main data line shorting bar from the gate line and the data line, the gate number is not increased. Excessive etching of the line or data line can prevent a poor contact with the auxiliary shorting bar.
도 1은 종래의 기술에 따른 쇼팅 바(shorting bar) 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판의 게이트선 쇼팅 바 부분을 나타낸 도면이고,1 is a view illustrating a gate line shorting bar portion of a thin film transistor substrate for a liquid crystal display device having a shorting bar structure according to the related art.
도 2는 본 발명의 실시예에 따른 쇼팅 바를 가지는 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,2 is a layout view of a thin film transistor substrate for a liquid crystal display device having a shorting bar according to an exemplary embodiment of the present invention.
도 3은 도 2의 A부분의 확대도이고,3 is an enlarged view of portion A of FIG. 2,
도 4는 도 3의 Ⅳ-Ⅳ' 선에 대한 단면도이고,4 is a cross-sectional view taken along line IV-IV 'of FIG. 3,
도 5는 도 2의 B부분에 대한 확대도이고,5 is an enlarged view of a portion B of FIG. 2,
도6은 도 5의 Ⅵ-Ⅵ' 선에 대한 단면도이고,FIG. 6 is a cross-sectional view taken along line VI-VI ′ of FIG. 5;
도 7a와 도 7b는 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 게이트선 쇼팅 바 부분을 중심으로 그 공정 순서에 따라 도시한 단면도이고,7A and 7B are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display device according to the present invention, in the order of a process thereof, centering on a gate line shorting bar;
도 8a와 도 8b는 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 데이터선 쇼팅 바 부분을 중심으로 그 공정 순서에 따라 도시한 단면도이다.8A and 8B are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display device according to the present invention, in the order of a process of the data line shorting bar.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053033A KR100560968B1 (en) | 1998-12-04 | 1998-12-04 | Liquid crystal display and manufacturing method having two or more shorting bars |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053033A KR100560968B1 (en) | 1998-12-04 | 1998-12-04 | Liquid crystal display and manufacturing method having two or more shorting bars |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038143A KR20000038143A (en) | 2000-07-05 |
| KR100560968B1 true KR100560968B1 (en) | 2006-06-14 |
Family
ID=19561345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980053033A KR100560968B1 (en) | 1998-12-04 | 1998-12-04 | Liquid crystal display and manufacturing method having two or more shorting bars |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100560968B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002040481A (en) * | 2000-07-24 | 2002-02-06 | Internatl Business Mach Corp <Ibm> | Display device and its manufacturing method, and wiring board |
| KR20020070595A (en) * | 2001-03-02 | 2002-09-10 | 주식회사 현대 디스플레이 테크놀로지 | Method for protecting electro static discharge by using non-contact |
| KR100864981B1 (en) * | 2002-06-26 | 2008-10-23 | 엘지디스플레이 주식회사 | Line on Glass Liquid Crystal Display |
| KR100970246B1 (en) * | 2004-01-26 | 2010-07-16 | 삼성전자주식회사 | Thin film transistor substrate and manufacturing method of liquid crystal panel including the same |
| KR101044498B1 (en) * | 2004-06-30 | 2011-06-27 | 엘지디스플레이 주식회사 | Liquid crystal display device and method for manufacturing same for preventing corrosion of gate pad |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960018654A (en) * | 1994-11-30 | 1996-06-17 | 엄길용 | How to Prevent Flat Panel Display Static |
| JPH09251169A (en) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | Display device, active matrix type display device and manufacturing method therefor |
| KR19980040086A (en) * | 1996-11-29 | 1998-08-17 | 구자홍 | LCD Display |
| KR19980052987A (en) * | 1996-12-26 | 1998-09-25 | 김광호 | Manufacturing Method of Liquid Crystal Display |
| KR19990017652A (en) * | 1997-08-25 | 1999-03-15 | 윤종용 | How to remove shorting bar for thin film transistor liquid crystal display |
-
1998
- 1998-12-04 KR KR1019980053033A patent/KR100560968B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960018654A (en) * | 1994-11-30 | 1996-06-17 | 엄길용 | How to Prevent Flat Panel Display Static |
| JPH09251169A (en) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | Display device, active matrix type display device and manufacturing method therefor |
| KR19980040086A (en) * | 1996-11-29 | 1998-08-17 | 구자홍 | LCD Display |
| KR19980052987A (en) * | 1996-12-26 | 1998-09-25 | 김광호 | Manufacturing Method of Liquid Crystal Display |
| KR19990017652A (en) * | 1997-08-25 | 1999-03-15 | 윤종용 | How to remove shorting bar for thin film transistor liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000038143A (en) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5777153B2 (en) | Method for manufacturing array substrate motherboard | |
| JP2005242372A (en) | Liquid crystal display device and method of manufacturing liquid crystal display device | |
| KR20020034283A (en) | Control signal part and fabricating method thereof and liquid crystal display including the control signal part and fabricating method thereof | |
| JP4646420B2 (en) | Thin film transistor array substrate and display device using the same | |
| KR100560968B1 (en) | Liquid crystal display and manufacturing method having two or more shorting bars | |
| JP3455506B2 (en) | Method for manufacturing thin film transistor liquid crystal display device | |
| CN113611700A (en) | Display panel mother board | |
| KR100552298B1 (en) | Liquid crystal display device and substrate manufacturing method for liquid crystal display device | |
| KR20010055970A (en) | a thin film transistor array panel for a liquid crystal display having an electrostatic protection structure and a manufacturing method thereof | |
| KR100633316B1 (en) | Manufacturing method of thin film transistor array substrate for antistatic | |
| CN115561942A (en) | Display panel, display device and manufacturing method | |
| KR100508031B1 (en) | Wiring structure including electrostatic protection element and method for manufacturing same | |
| KR100543034B1 (en) | Liquid Crystal Display and Manufacturing Method Thereof | |
| KR100777698B1 (en) | Thin film transistor substrate for liquid crystal display device and manufacturing method thereof | |
| KR20080044986A (en) | Array substrate and method for manufacturing same | |
| KR100508022B1 (en) | Thin film transistor substrate for reflective type liquid crystal display panels and manufacturing method thereof | |
| JP3873164B2 (en) | Manufacturing method of active matrix type liquid crystal display panel | |
| KR100870019B1 (en) | Thin film transistor substrate and manufacturing method thereof | |
| KR100915351B1 (en) | Thin film transistor array panel | |
| KR19990066081A (en) | Wiring structure including electrostatic protection element and method for manufacturing same | |
| KR101043680B1 (en) | Thin film transistor substrate and its manufacturing method | |
| KR930007752B1 (en) | Semiconductor device connection device and manufacturing method | |
| KR100502097B1 (en) | Static electricity protection circuit for liquid crystal display | |
| KR100315914B1 (en) | Manufacturing method of thin film transistor substrate for liquid crystal display device using four masks and thin film transistor substrate for liquid crystal display device | |
| KR0149889B1 (en) | Field effect device and method for forming electrodes of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981204 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20031203 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19981204 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20050916 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060221 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060308 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060309 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20090303 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100216 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110215 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120215 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130228 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140303 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140303 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150227 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150227 Start annual number: 10 End annual number: 10 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20181219 |