[go: up one dir, main page]

KR100538589B1 - 트윈셀을 구비한 반도체 기억 장치 - Google Patents

트윈셀을 구비한 반도체 기억 장치 Download PDF

Info

Publication number
KR100538589B1
KR100538589B1 KR10-2003-0061964A KR20030061964A KR100538589B1 KR 100538589 B1 KR100538589 B1 KR 100538589B1 KR 20030061964 A KR20030061964 A KR 20030061964A KR 100538589 B1 KR100538589 B1 KR 100538589B1
Authority
KR
South Korea
Prior art keywords
cell
storage node
memory cells
twin
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2003-0061964A
Other languages
English (en)
Other versions
KR20040067795A (ko
Inventor
츠키카와야스히코
이토다카시
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040067795A publication Critical patent/KR20040067795A/ko
Application granted granted Critical
Publication of KR100538589B1 publication Critical patent/KR100538589B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4013—Memory devices with multiple cells per bit, e.g. twin-cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

2개의 DRAM 셀에 의해서 구성되는 트윈셀(101#)에 있어서, 각 트윈셀(101#) 마다 셀 플레이트(130#)를 전기적으로 분리한다. 이에 따라, 동일 트윈셀 내의 서로 상보 데이터를 기억하는 2개의 스토리지 노드(140)의 전압은 용량 결합에 의해서 마찬가지로 변동한다.

Description

트윈셀을 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING TWIN-CELL UNITS}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 1 비트의 데이터를 2개의 메모리 셀로 기억하는 트윈셀 DRAM(dynamic random access memory)에 관한 것이다. 보다 특정적으로는, 본 발명은 리프레시 특성이 개선된 트윈셀 구성의 DRAM의 메모리 셀 구성에 관한 것이다.
메모리 셀의 레이아웃 면적 저감시의 판독 전압 저하 등의 동작 마진의 저하를 억제하기 위해서, 1 비트의 데이터를 2개의 메모리 셀로 기억하는 트윈셀 DRAM이, 예컨대, 일본 특허 공개 평성 제7-130172호 공보(이하, 종래기술 1이라고 함)에 개시되어 있다.
이 종래기술 1에서는, 메모리 셀의 레이아웃을, 1 비트/1 셀(싱글 모드)로 데이터를 기억하는 통상의 DRAM 셀의 레이아웃과 마찬가지로 하고, 2개의 워드선을 병행하여 선택하며, 비트선쌍의 각 비트선에 메모리 셀 데이터를 판독한다. 이 2개의 메모리 셀에 상보 데이터를 저장하는 트윈셀 DRAM에서는, 비트선 사이의 전압차를, 1 비트/1 셀의 싱글셀 DRAM의 경우에 비해 2배로 할 수 있어, 센스 동작의 안정화가 도모된다.
도 17은 일반적으로 알려져 있는 종래의 트윈셀 DRAM의 어레이 구성을 설명하는 도면이다.
도 17을 참조하여, 트윈셀 DRAM에서는, 비트선쌍 BLP를 구성하는 상보의 비트선 BL 및 /BL과 각각 접속된 2개의 DRAM 셀(100)에 의해서, 1 비트 데이터의 기억 단위인 트윈셀(101)이 구성된다. 동일한 트윈셀을 구성하는 DRAM 셀(100)에 대응되는 2개의 워드선은 워드선쌍 WLP를 구성한다. 예컨대, 도 17에서의 워드선 WL, WL#은 워드선쌍 WLP를 구성하고, 공통으로, 즉 동시에 선택된다.
DRAM 셀(100)은, 대응하는 비트선 BL(또는 /BL) 및 스토리지 노드(140) 사이에 접속된 선택(액세스) 트랜지스터(110)와, 셀 플레이트(130) 및 스토리지 노드(140) 사이에 접속된 커패시터(120)를 갖는다. 액세스 트랜지스터(110) 및 비트선 BL(또는 /BL)은, 비트선 콘택트(160)에 의해서 전기적으로 접속되고, 스토리지 노드(140)와 액세스 트랜지스터(110)는 스토리지 노드 콘택트(170)에 의해서 전기적으로 접속된다.
상술한 바와 같이, DRAM 셀(100)에서는, 커패시터(120)에 의해서 스토리지 노드(140)에 축적된 전하의 형태로 데이터를 기억한다. 셀 플레이트(130)는 메모리 셀 어레이 전체에 공통으로 마련되고, 소정의 셀 플레이트 전압 VCP에 고정되어 있다.
센스 앰프(105)는, 비트선쌍을 구성하는 상보 비트선 BL 및 /BL의 전압차를 전원 전압 Vdd 및 접지 전압 GND의 차로 증폭한다. 동일한 트윈셀(101)을 구성하는 2개의 DRAM 셀(100)에는, 상보의 H 레벨 및 L 레벨 데이터가 각각 기록된다.
도 18에는, 트윈셀 DRAM에서 비트선의 프리차지 전압을 전원 전압 Vdd로 한 경우의 비트선쌍의 전압 거동이 도시된다.
도 18을 참조하여, 워드선 선택 전의 시각 T1 이전에 있어서, 상보 비트선의 각각은 전원 전압 Vdd로 프리차지된다. 이 상태에서, 선택된 워드선 WL이 H 레벨로 활성화되면, 상보 비트선 중의 한쪽에는, L 레벨 데이터에 대응한 부 방향의 전압 변화 ΔV가 반드시 발생한다. 또한, 시각 T2∼T3 사이에 있어서의 센스 앰프의 증폭 동작을 거치는 것에 의해, 프리차지 전압을 전원 전압 Vdd로 해도, 비트선쌍 BLP를 구성하는 상보 비트선 사이에 전원 전압 Vdd∼접지 전압 GND의 전압차를 발생시킬 수 있다.
따라서, 도 19에 도시하는 바와 같이, H 레벨 데이터를 기억하는, 즉 전원 전압 Vdd로 설정된 스토리지 노드의 전압이, L 레벨 데이터를 기억하는 스토리지 노드의 전압에 상당하는 접지 전압 GND로 저하하기까지의 시간에 의해서, 트윈셀 DRAM에서의 리프레시 시간 tREF2는 규정된다.
DRAM 셀에 있어서는, 커패시터를 데이터 기억 매체로서 이용하기 때문에, 리크 전류에 의해 기억 데이터가 소실될 가능성이 있다. 이 데이터의 소실을 방지하기 위해서, DRAM에서는, 상술한 바와 같이, 메모리 셀 데이터를 내부에서 판독하고 재기록하여, 본래의 데이터를 복원하는 리프레시 동작이 행해진다.
메모리 셀의 미세화에 따라 메모리 셀 커패시터의 정전 용량값도 저감되고, 따라서 리프레시를 실행하는 간격을 짧게 하는 것이 요구된다. 일반적으로, 리프레시 동작 중에는 DRAM에 액세스할 수 없기 때문에, 리프레시 간격이 줄어들면, 시스템의 처리 효율이 저하한다. 또한, 리프레시를 위한 소비 전력이 증대한다.
종래기술 1에 도시되는 일반적인 트윈셀 DRAM에서는, 싱글셀 DRAM과 비교하여 리프레시 간격을 길게 할 수 있다. 그러나, 최근, 배터리 구동을 전제로 하는 휴대기기로의 탑재가 증가하고 있기 때문에, 반도체 기억 장치에 대한 소형화 및 저소비 전력화의 요구는 점점 강해지고 있다. 즉, 트윈셀 DRAM에서도, 리프레시 간격을 보다 길게 하는, 즉 리프레시 특성을 더 개선하는 것이 요구되고 있다.
또한, 트윈셀 DRAM에서는, 1 비트의 데이터를 2개의 메모리 셀로 기억하기 때문에, 필연적으로 1 비트의 데이터를 기억하는 단위 셀의 점유 면적이 증대한다. 단순히, 종래의 DRAM 셀의 레이아웃을 2개 이용하여 1 비트의 데이터를 기억하는 트윈셀을 실현한 경우, 이 데이터 기억 단위의 트윈셀의 레이아웃 면적이 2배가 된다. 또한, 그 경우에는, 기억 용량이 통상의 1 비트/1 셀의 싱글셀 DRAM에 비교해서 1/2배로 되어, 대기억 용량의 트윈셀 DRAM을 실현하는 것이 곤란해진다.
본 발명의 목적은 리프레시 특성이 개선된 트윈셀 구성의 반도체 기억 장치(DRAM)를 제공하는 것이다. 또한, 본 발명의 다른 목적은 작은 레이아웃 면적으로 트윈셀을 구성할 수 있는 반도체 기억 장치(DRAM)를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되, 복수의 메모리 셀은, 상보 데이터를 기록할 수 있는 2개씩의 메모리 셀로 구성되는 복수의 기억 단위로 분할된다. 반도체 기억 장치는, 복수의 메모리 셀의 열에 대응하여 배치되고 2개씩 쌍을 이루는 복수의 비트선과, 복수의 메모리 셀의 행에 대응하여, 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과, 각각이 각 기억 단위에 대응하여 마련되어 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하고, 복수의 메모리 셀의 각각은, 대응하는 비트선과 스토리지 노드 사이에 접속되고, 대응하는 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와, 스토리지 노드와 대응하는 셀 플레이트 사이에 접속되는 커패시터를 포함한다.
본 발명의 다른 구성에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되, 복수의 메모리 셀은, 상보 데이터를 기록할 수 있는 2개씩의 메모리 셀로 구성되는 복수의 기억 단위로 분할된다. 반도체 기억 장치는, 복수의 메모리 셀의 열에 대응하여 배치되고 2개씩 쌍을 이루는 복수의 비트선과, 복수의 메모리 셀의 행에 대응하여 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과, 복수의 기억 단위의 소정 구분에 각각 대응하여 마련되어 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하고, 복수의 메모리 셀의 각각은, 대응하는 비트선과 스토리지 노드 사이에 접속되어 대응하는 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와, 스토리지 노드와 대응하는 셀 플레이트 사이에 접속되는 커패시터를 포함한다.
본 발명의 또 다른 구성에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되, 복수의 메모리 셀은, 각각이 상보 데이터를 기록할 수 있는 2개의 메모리 셀로 구성되는 복수의 기억 단위로 분할된다. 반도체 기억 장치는, 복수의 메모리 셀의 열에 대응하여 배치되는 복수의 비트선과, 복수의 메모리 셀의 행에 대응하여, 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과, 각각이 각 기억 단위에 대응하여 마련되어, 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하고, 기억 단위를 구성하는 2개의 메모리 셀의 한쪽의 각각은, 쌍을 이루는 2개의 비트선의 한쪽과 스토리지 노드 사이에 접속되고, 대응하는 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와, 스토리지 노드와 대응하는 셀 플레이트 사이에 접속되는 커패시터를 포함하고, 기억 단위를 구성하는 2개의 메모리 셀의 다른 쪽의 각각은, 커패시터를 거치는 일없이, 쌍을 이루는 2개의 비트선의 다른 쪽과 대응하는 셀 플레이트 사이에 접속되어, 대응하는 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터를 포함한다.
따라서, 본 발명의 주된 이점은, 기억 단위(트윈셀)에 대응하여 셀 플레이트가 적어도 전기적으로 분리되기 때문에, 동일한 트윈셀에 포함되어, 상보 데이터의 데이터를 각각 기억하는 스토리지 노드의 전압이 용량 결합에 의해서 마찬가지로 변동하게 되기 때문에, 리프레시 시간을 연장시킬 수 있다는 점에 있다. 또한, 스토리지 노드와 다른 노드 사이에 단락 경로가 발생해도, 동일한 트윈셀에 포함되는 스토리지 노드 사이에는, 어느 정도의 전압차가 유지되는 것으로 되기 때문에, 이러한 단락 경로가 발생한 메모리 셀이 불량 메모리 셀로 되는 것을 회피할 수 있다. 이 결과, 반도체 기억 장치의 리프레시 특성의 개선 및 제조 원료에 대한 제품 비율의 향상을 도모할 수 있다.
또한, 트윈셀을 구성하는 2개의 메모리 셀(DRAM 셀)의 한쪽에서 커패시터의 배치를 생략함으로써, 기억 단위(트윈셀)에 대응하여 전기적으로 분리된 셀 플레이트의 각각의 전하 유지 용량을 크게 확보할 수 있다. 따라서, 반도체 기억 장치의 리프레시 특성을 더 개선할 수 있다.
(실시예 1)
이하에, 리프레시 특성을 개선한 본 발명의 실시예에 따른 트윈셀 DRAM의 메모리 셀 구성에 대하여 도면을 이용하여 상세히 설명한다.
도 1을 참조하여, 실시예 1에 따른 트윈셀(101#)은, 도 17에 나타낸 종래의 트윈셀(101)과 마찬가지로, 쌍을 이루는 상보 비트선 BL 및 /BL과 각각 접속된 2개의 DRAM 셀(100)에 의해서 구성된다. 각 DRAM 셀(100)은, 도 17에서 설명한 것과 마찬가지로, 액세스 트랜지스터(110) 및 커패시터(120)를 포함한다. 트윈셀(101#)을 구성하는 2개의 DRAM 셀(100)의 액세스 트랜지스터(110)는, 워드선쌍 WLP를 구성하는 2개의 워드선(예컨대 WL0, WL1)과 각각 접속된 게이트를 갖고 있다.
또한, 실시예 1에 따른 트윈셀 DRAM에서는, 셀 플레이트는 각 트윈셀(101#)에 대응하여 분할된 고립 셀 플레이트(130#)로서 마련된다. 각 고립 셀 플레이트(130#)는 적어도 전기적으로 서로 분리된다. 대표적으로는, 각 트윈셀(101#)마다 셀 플레이트를 분할하도록 패터닝함으로써, 각 고립 셀 플레이트(130#)를 물리적으로 분리한다.
도 2는 실시예 1에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다.
도 2를 참조하여, 비트선의 연장 방향(이하, 「열 방향」이라고 부름)에 따라 형성되고, 또한 워드선의 연장 방향(이하, 「행 방향」이라고 부름)의 돌출부를 갖는 역 T자형의 활성 영역(필드 영역)(200)이 행 및 열 방향으로 배열된다. 각 필드 영역(200)은 2개의 DRAM 셀(100)을 배치하는 하나의 레이아웃 단위를 구성한다. 즉, 각 필드 영역(200)은, 열 방향으로 인접하는 2개씩의 DRAM 셀 사이에서 연속적으로 연장하여 형성된다. 또한, 필드 영역(200)은 도 1에 나타낸 액세스 트랜지스터(110)의 형성 영역을 규정하고 있다.
필드 영역(200)은 인접하는 열에서 2행 어긋나 배치된다. 필드 영역(200)의 열에 대하여, 비트선 BL 또는 /BL이 하나 걸러 배치된다. 도 2에서는, 비트선 BL0, /BL0 및 BL1, /BL1을 대표적으로 나타낸다.
비트선 BL0, /BL0 및 BL1, /BL1은 각각 쌍으로 되어 있고, 비트선 BL0 및 /BL0의 비트선쌍은 센스 앰프(105a)와 접속되고, 비트선 BL1 및 /BL1의 비트선쌍은 센스 앰프(105b)와 접속되어 있다. 비트선 BL0, /BL0, BL1, /BL1의 각각은, 대응하는 메모리 셀열의 필드 영역(200)의 돌출 부분과, 비트선 콘택트(160)를 거쳐서 전기적으로 접속된다.
각 필드 영역(200)에서, 2개의 DRAM 셀(100)에 각각 대응하는 2개의 스토리지 노드(140)가 비트선 콘택트(160)에 대해서 대향하도록 배치된다. 스토리지 노드(140)는 행 및 열 방향으로 정렬하여 배치된다. 스토리지 노드(140)는 필드 영역(200)과 스토리지 노드 콘택트(170)를 거쳐서 전기적으로 접속된다. 이 스토리지 노드 콘택트(170)는, 스토리지 노드(140)와 마찬가지로, 행 및 열 방향으로 정렬하여 배치된다.
스토리지 노드 콘택트(170)는, 열 방향에서 2행 걸러 형성되고, 행 방향에서는 최단행(最端行)을 제외하고 각 열에 형성된다. 비트선 콘택트(160)가 정렬하는 행과, 스토리지 노드 콘택트(170)가 정렬하는 행은 교대로 배치된다. 비트선 콘택트(160) 및 스토리지 노드 콘택트(170)를 사이에 두도록, 또한 필드 영역(200)과 교차하도록 워드선 WL이 배치된다. 도 2에서는, 워드선 WL0∼WL7을 대표적으로 나타내고 있다. 메모리 셀 어레이 전체에서는, 도 2에 나타낸 레이아웃이 행 및 열 방향으로 반복하여 배치되어 있다. 또, 도면 중의 "F"는 최소 설계 단위를 나타내고, 워드선의 폭, 비트선의 폭 및 각각의 피치가 각각 F로 설정된다.
각 DRAM 셀(100)에서, 대응하는 스토리지 노드(140)와 고립 셀 플레이트(130#) 사이에, 도 1에 나타낸 커패시터(120)가 형성되고, 기억 데이터에 따라 전하가 유지된다.
이와 같이, 실시예 1에 따른 구성에 있어서는, 행 방향에 인접하는 2개씩의 DRAM 셀(100)에 의해서 하나의 트윈셀이 구성되고, 각 트윈셀마다 분리된 고립 셀 플레이트(130#)가 배치된다. 즉, 종래에 있어서는 메모리 셀 어레이 전체를 피복하도록 공통의 전극으로서 마련된 셀 플레이트가, 실시예 1에 따른 구성에 있어서는, 동일한 트윈셀을 구성하는 2개의 DRAM 셀(100)로 분리되어 있다. 각 고립 셀 플레이트(130#)는, 특정 전압의 공급을 받는 일없이 전기적으로는 플로팅 상태로 된다.
또한, 스토리지 노드 콘택트(170)를 사이에 두는 2개의 워드선은 워드선쌍 WLP를 구성하여, 동시에 선택된다. 따라서, 워드선 WL1, WL2, 워드선 WL3, WL4 및 워드선 WL5, WL6의 각각이 워드선쌍 WLP를 구성한다.
도 2에 나타내는 트윈셀 구성에 있어서는, 양측의 워드선 WL0, WL7은 더미 워드선과 같이 도시되지만, 도 2에 나타내는 배치가 행 및 열 방향으로 반복하여 배치된다.
도 3에는 도 2에서의 Ⅲ-Ⅲ 단면도가 도시된다.
도 3을 참조하여, 부전압(負電壓) VBB로 설정되는 P 웰(210) 상에, 분리 절연막(220)에 의해서 서로 분리된 필드 영역(200)이 마련된다. 필드 영역(200) 상에는 액세스 트랜지스터(110)의 소스/드레인으로서 작용하는 불순물 영역(231∼233)이 마련된다. 불순물 영역(231, 232) 사이의 활성 영역의 바로 위에는, 절연막을 거쳐서 워드선 WL4가 폴리실리콘층을 이용하여 형성된다. 마찬가지로, 불순물 영역(232, 233) 사이의 활성 영역의 바로 위에는, 절연막을 거쳐서 워드선 WL5가 폴리실리콘층을 이용하여 형성된다.
또한, 인접하는 2개의 DRAM 셀의 각각의 액세스 트랜지스터(110)에 의해서 공유되는 불순물 영역(232)은, 도 2에 나타낸 필드 영역의 돌출부에 있어서, 제 1 금속 배선층에 형성된 비트선 /BL0과 비트선 콘택트(160)를 거쳐서 전기적으로 접속된다.
또한, DRAM 셀마다 마련된 스토리지 노드(140)가 스토리지 노드 콘택트(170)를 거쳐서, 불순물 영역(231, 233)과 전기적으로 접속되어 있다. 고립 셀 플레이트(130#)는 스토리지 노드(140)와 대향하도록 마련된다.
도 3에도 나타내듯이, 고립 셀 플레이트(130#)는 트윈셀(101#) 사이에서 분리되어 있다. 예컨대, 고립 셀 플레이트(130#)에 상당하는 금속막의 제막 공정의 후에, 고립 셀 플레이트 사이의 분리 영역(150)의 당해 금속막을 제거함으로써, 특수한 제조 방법을 수반하는 일없이 이러한 고립 셀 플레이트(130#)를 제작할 수 있다.
또한, 각 트윈셀(101#)에서, 고립 셀 플레이트(130#)와 스토리지 노드(140)의 간극부(240)에는, 커패시터(120)의 용량값을 확보하기 위한 용량막이 형성되어 있다.
또, 도 3에는, 스토리지 노드(140) 및 고립 셀 플레이트(130#)가 비트선 BL보다도 상층에 형성된 COB(커패시터 오버 비트선) 구조가 예시되어 있지만, 스토리지 노드(140) 및 고립 셀 플레이트(130#)를 비트선 BL보다도 하층에 형성하는 CUB(커패시터 언더 비트선) 구조를 이용할 수도 있다.
도 4에는, 실시예 1에 따른 트윈셀에서의 리프레시 시간을 설명하기 위한 스토리지 노드 전압 파형이 도시된다.
도 4에는, 도 19에서 이미 나타낸, 종래의 트윈셀에서의 H 레벨 기억시의 스토리지 노드 전압 VR2의 추이를 나타내는 곡선에 덧붙여, 실시예 1에 따른 트윈셀에서의, H 레벨을 기억하는 스토리지 노드(이하, 「H 측 스토리지 노드」라고도 부름) 및 L 레벨을 기억하는 스토리지 노드(이하, 「L 측 스토리지 노드」라고도 부름)의 각각의 스토리지 노드 전압 VRH 및 VRL의 추이를 나타내는 곡선이 도시된다.
이미 설명한 바와 같이, 종래 구성의 트윈셀 DRAM에서는, 리프레시 시간 tREF2는, 스토리지 노드 전압 VR2가 전원 전압 Vdd로부터 접지 전압 GND로 저하하기까지의 시간으로 정의된다.
한편, 실시예 1에 따른 트윈셀에 있어서는, 동일한 트윈셀에 포함되어 서로 상보 데이터(H 레벨 및 L 레벨)를 기록한 스토리지 노드끼리는, 고립 셀 플레이트(130#)에 의해서 직렬로 접속되어 있기 때문에, H 측의 스토리지 노드 전압 VRH가 내려가면, L 측의 스토리지 노드의 전압 VRL도, 용량 결합에 의해서 마찬가지로 내려간다.
따라서, L 측의 스토리지 노드 전압 VRL은 접지 전압 GND 이하로 저하하지만, 기판 전압인 부전압 VBB보다도 내려가는 일은 없게 VBB에서 클램프된다. 왜냐하면, 스토리지 노드 전압이 기판 전압 VBB에 도달하면, 도 3에 도시된, P 웰(210) 및 스토리지 노드(140)가 전기적으로 접속된 불순물 영역(231, 233)(N형 영역)의 사이에 형성되는 PN 접합이 순 바이어스되기 때문이다.
또, L 측의 스토리지 노드 전압 VRL이 저하하여 부전압에 도달하면, L 측 스토리지 노드와 전기적으로 접속된 불순물 영역을 소스로 하고, 비 선택 상태(접지 전압 GND)의 워드선을 게이트로 하는 선택 트랜지스터가 온할 가능성이 있다. 즉, L 측의 스토리지 노드 전압 VRL이 부전압(기판 전압) VBB까지 저하하기 전에, 액세스 트랜지스터가 온할 가능성도 있다. 이 경우에는, L 측의 스토리지 노드 전압 VRL은 기판 전압 VBB가 아니라, 액세스 트랜지스터의 임계값 전압 Vth를 이용하여 도시되는, (GND-Vth)의 부전압으로 클램프되는 것으로 된다. 어떻든 간에, L 측의 스토리지 노드 전압 VRL은, 기판 전압 VBB 또는 (GND-Vth) 중 어느 하나의 부전압으로 클램프되는 것으로 된다.
이에 비하여, H 측의 스토리지 노드 전압 VRH는, L 측의 스토리지 노드 전압 VRL이 클램프된 후에도 계속 내려가서, 최종적으로는 L 측의 스토리지 노드 전압 VRL과 동 레벨에까지 저하한다. 이 시점에서 트윈셀의 기억 데이터는 소실되는 것으로 된다.
종래의 트윈셀 및 실시예 1에 따른 트윈셀 사이에서, 접합 리크 전류가 동 레벨이라고 하면, 실시예 1에 따른 트윈셀에서의 H 측의 스토리지 노드 전압 VRH의 저하 속도는, 종래의 트윈셀에서의 H 측의 스토리지 노드 전압의 하강 속도보다도 빠르다. 왜냐하면, 실시예 1에 따른 트윈셀에 있어서는, 용량값 Cs의 커패시터가 2개 직렬 접속되기 때문에, 고립 셀 플레이트에 대한 유지 용량값은 Cs/2, 즉 종래의 트윈셀의 절반이 되기 때문이다.
이와 같이, 실시예 1에 따른 트윈셀에 있어서는 H 측의 스토리지 노드 전압 VRH의 저하 속도는 종래의 트윈셀보다도 크지만, 전원 전압 Vdd로부터 부전압 VBB(또는 GND-Vth)까지 저하하는 시간에 의해서, 리프레시 시간 tREF#가 정의된다. 따라서, 셀 용량 Cs=25fF, 비트선 용량 Cb=100fF로 하고, 전원 전압 Vdd=2V, 기판 전압 VBB=-1V로 하여 시뮬레이션을 실행한 결과, 실시예 1에 따른 트윈셀에서의 리프레시 시간 tREF#는 종래의 트윈셀에서의 리프레시 시간 tREF2의 2배 정도 확보되는 것을 알았다.
이와 같이, 실시예 1에 따른 트윈셀 DRAM에서는, 셀 플레이트를 트윈셀에 대응하여 분리함으로써, 상보 레벨의 데이터를 각각 기억하는 스토리지 노드 전압이 용량 결합에 의해서 마찬가지로 변동하도록 설계할 수 있기 때문에, 리프레시 시간을 연장시킬 수 있다.
또한, 이러한 고립 셀 플레이트 구조로 함으로써, 이하와 같은 효과도 발생한다.
실시예 1에 따른 트윈셀에 있어서는, 제조시에 스토리지 노드와 다른 노드(대표적으로는 워드선) 사이에 형성된 단락 경로가 존재하더라도, H 측 스토리지 노드의 전압이 전원 전압 Vdd로부터 접지 전압 GND까지 저하하는 데 따라, 동일한 트윈셀을 구성하는 L 측 스토리지 노드의 전압도 용량 결합에 의해 접지 전압 GND로부터 부전압까지 저하한다. 따라서, 트윈셀을 구성하는 2개의 DRAM 셀의 한쪽에 있어서 스토리지 노드에 단락 경로가 발생하더라도, H 측 스토리지 노드 및 L 측 스토리지 노드 사이에는, 여전히 어느 정도의 전압차가 유지되는 것으로 된다. 이 결과, 이러한 단락 경로가 발생한 DRAM 셀이 불량 메모리 셀로 되는 것을 회피할 수 있다.
또, 마찬가지의 효과는, 스토리지 노드 및 워드선 사이의 단락 경로뿐만 아니라, 스토리지 노드 및 비트선 사이의 단락 경로, 스토리지 노드 및 셀 플레이트 사이의 단락 경로 등이 발생한 경우에도 얻어진다. 이와 같이, 실시예 1에 따른 트윈셀 DRAM은, 종래의 트윈셀 DRAM보다도 제조 원료에 대한 제품의 비율이 향상한다.
또한, 도 2에 도시된 셀 플레이트(130#)를 고립 패턴으로부터 연속 패턴으로 변경하는 것으로, 통상의 싱글셀 DRAM의 메모리 셀로 용이하게 변경할 수 있는 점에서도 우수하다.
(실시예 2)
이미 설명한 바와 같이, 트윈셀 DRAM에서는, 소 레이아웃 면적화 때문에 DRAM 셀의 집적 배치가 중요해진다. 따라서, 이하의 실시예 2, 3에서는, 실시예 1에서 설명한 트윈셀을 효율적으로 배치하기 위한 레이아웃에 대하여 설명한다.
도 5를 참조하여, 실시예 2에 따른 구성에 있어서는, 동일한 트윈셀(101#)을 구성하는 2개의 DRAM 셀(100)은 공통의 워드선 WL에 의해서 선택된다. 그 밖의 점은, 도 1에 나타낸 실시예 1에 따른 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 반복하지 않는다.
도 6은 실시예 2에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다.
도 6에서, 행 방향으로 연장하여 워드선 WL0∼WL5가 배치되고, 또한 열 방향으로 연장하여 비트선 BL0, /BL0∼BL4, /BL4가 배치된다. 이들 워드선 WL0∼WL5 및 비트선 BL, /BL0∼BL4, /BL4는 서로 교차하는 방향, 대표적으로는 서로 직교하도록 배치된다. 도 3에서 설명한 것과 같이, 이들 워드선 WL0∼WL5는 예컨대 폴리실리콘 배선으로서 형성되고, 비트선 BL0, /BL0∼BL4, /BL4는 각각 상층의 예컨대 제 1 금속 배선층에 형성된다.
이들 워드선 WL0∼WL5 및 비트선 BL0, /BL0∼BL4, /BL4와 교차하는 방향으로, 필드 영역(200)이 배치된다. 즉, 실시예 2에 따른 구성에 있어서는, 필드 영역(200)은 워드선 WL의 연장 방향 및 비트선 BL, /BL의 연장 방향 사이의 방향으로 연장하여 마련된다. 각 필드 영역(200)에서, 실시예 1의 레이아웃과 마찬가지로 2개의 DRAM 셀(100)이 형성된다.
필드 영역(200)과 비트선 BL0, /BL0∼BL4, /BL4의 교차부에, 비트선 콘택트(160)가 각각 형성된다. 또한, 필드 영역(200)에 있어서, 워드선 WL(WL0∼WL5를 총괄적으로 나타낸다)에 대해서, 비트선 콘택트(160)와 대향하는 단부에 스토리지 노드 콘택트(170)가 배치된다.
필드 영역(200)의 양단에 배치되는 스토리지 노드 콘택트(170)를 거쳐서, 스토리지 노드(140)가 필드 영역(200)에 전기적으로 접속된다. 스토리지 노드(140)는 DRAM 셀(100)의 각각에 대응하여, 필드 영역(200)의 상부 영역에 형성된다.
이와 같이, 실시예 2에 따른 구성에 있어서도, 스토리지 노드(140)와 대향하는 셀 플레이트는, 실시예 1과 마찬가지로 각 트윈셀에 대응하여 분리되는 고립 셀 플레이트(130#)로서 마련되어 있다. 따라서, 실시예 2에 따른 구성에 있어서도, 각 트윈셀은, 실시예 1과 마찬가지로 리프레시 특성이 개선되고, 또한 스토리지 노드와 다른 노드 사이에서 단락 경로가 발생하더라도 불량 셀로 되기 어려운 이점을 갖고 있다. 즉, 실시예 1 및 실시예 2 사이에서는, 트윈셀의 레이아웃 배치만이 다르다. 메모리 어레이에 있어서, 도 6에 나타내는 배치가 행 및 열 방향으로 반복하여 배치된다.
실시예 2에 따른 레이아웃에서는, 워드선 WL의 피치는 두 가지 존재한다. 즉, 비트선 콘택트(160)를 사이에 두는 워드선(예컨대 WL0, WL1)의 피치는 2·F이다. 한편, 스토리지 노드 콘택트(170)를 사이에 두는 워드선(예컨대 WL1, WL2)의 피치는 4·F이다. 워드선 WL은 이 2·F 및 4·F의 피치로 교대로 배치된다.
비트선 콘택트(160)는 행 방향으로 정렬하고, 각 비트선 BL, /BL에 대응하여 배치된다. 또한, 스토리지 노드 콘택트(170)도 행 방향으로 정렬하고, 각 메모리 셀열에 대응하여 배치된다. 비트선 BL, /BL의 피치는 2·F이다. 비트선 콘택트(160)는 열 방향에서는 6·F의 피치로 배치된다.
따라서, DRAM 셀(100)을 형성하는 기본 셀 영역은 하나의 비트선 콘택트(160)와 스토리지 노드 콘택트(170)를 포함하는 직사각형 영역에 의해 규정된다. 이 기본 셀 영역은 행 방향의 길이가 2·F, 열 방향의 길이가 3·F이며, 그 면적은 6·F2로 된다.
이에 비하여, 도 2에 나타낸 실시예 1에 따른 레이아웃에 있어서는, DRAM 셀(100)을 형성하는 기본 셀 영역은, 행 방향의 길이가 2·F이며 열 방향의 길이가 4·F이다. 따라서, 기본 셀 영역의 면적은 8·F2로 된다. 따라서, 실시예 2에 따른 레이아웃에 있어서는, 실시예 1에 따른 레이아웃과 비교하여, 하나의 DRAM 셀을 형성하기 위한 기본 셀 영역의 점유 면적을 저감하여, 보다 고밀도로 DRAM 셀을 배치할 수 있다. 이 결과, 실시예 1에 따른 트윈셀 DRAM을 보다 고 집적화할 수 있다.
(실시예 3)
도 7은 본 발명의 실시예 3에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면이다.
도 7을 참조하여, 실시예 3에 따른 구성에 있어서는, 도 5에 나타낸 실시예 2에 따른 구성에 덧붙여, 워드선 WL과 동일 방향을 따라서 형성되는 더미 워드선 DWL이 더 배치된다. 그 밖의 점은, 도 5에 나타낸 실시예 2에 따른 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 반복하지 않는다.
도 8은 실시예 3에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다.
도 8을 참조하여, 실시예 3에 따른 레이아웃은 도 6에 나타낸 실시예 2에 따른 레이아웃과 이하의 점에서 다르다. 즉, 열 방향에서 인접하는 필드 영역(200)에 형성된 스토리지 노드 콘택트(170) 사이의 영역에, 더미 워드선 DWL이 배치된다. 즉, 피치가 4·F의 워드선 WL의 사이에 더미 워드선 DWL을 배치한다. 또한, 도 8에 도시하는 바와 같이, 최단의 워드선 WL의 외측에, 형상의 연속성을 확보하기 위한 더미 워드선 DWL을 마련해도 무방하다. 그 밖의 부분의 레이아웃은 도 6과 마찬가지이기 때문에, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 반복하지 않는다.
이것들의 더미 워드선 DWL은 워드선 WL과 동일한 배선층에 형성되고, 워드선 WL과 동일 제조 공정으로 제작된다. 따라서, 더미 워드선 DWL을 배치하기 위한 여분의 제조 공정 및 마스크는 필요로 되지 않는다.
워드선 WL(WL0∼WL5)과 더미 워드선 DWL의 피치는 2·F이다. 따라서, 워드선 WL 및 더미 워드선 DWL을 포함하는 워드선의 피치는 2·F로 한결같이 되고, 규칙적으로 워드선 WL 및 더미 워드선 DWL을 배치할 수 있다. 이에 따라, 동일한 패턴을 반복하여 배치할 수 있고, 패턴의 규칙성의 차이에 기인하는 단차부에서의 노광광의 난반사 등의 영향을 억제할 수 있어, 정확한 패터닝을 실행할 수 있다. 이에 따라, 미세 가공시에도, 스토리지 노드 등을 정확히 패터닝할 수 있다.
도 9에는 도 8에서의 Ⅸ-Ⅸ 단면도가 도시된다.
도 9를 참조하여, 더미 워드선 DWL을 사이에 두고 양측에 위치하는 필드 영역(200)끼리의 사이는 분리 절연막(220)에 의해서 전기적으로 분리되어 있다. 분리 절연막(220)은, 예컨대 CMP(chemical mechanical polishing)에 의해 그 표면이 평탄하게 된다. 통상, 워드선 WL과 더미 워드선 DWL은, 이와 같이 더미 워드선 DWL 형성시의 하지 단차를 저감함으로써, 동일 제조 공정으로 작성된다.
각각의 필드 영역(200)에서, 다른 트윈셀(101#)을 구성하는 DRAM 셀이 형성된다. 따라서, 이것들의 DRAM 셀 사이에서 고립 셀 플레이트(130#)끼리는 분리되어 있다. 또, 각 DRAM 셀의 구조는, 도 3에 설명한 바와 마찬가지이기 때문에, 대응 부분에는 동일 부호를 부여하고 상세 설명은 반복하지 않는다.
또한, 더미 워드선 DWL의 각각을, 항상 접지 전압 GND 또는 그것보다 낮은 부전압에 고정함으로써, 필드 영역(200) 사이의 두꺼운 분리 절연막(220) 하부에는 정전하가 끌어당겨지고, 필드 영역(200)의 전자에 대한 포텐셜 장벽이 형성된다. 이에 따라, 분리 절연막(220)에 의해서 전기적으로 분리된 2개의 필드 영역(200) 사이의 절연성을 높여, 다른 트윈셀(101#)을 구성하는 스토리지 노드 사이의 절연성을 높게 할 수 있다. 이 결과, 분리 절연막(220)에 의해서 분리되는 DRAM 셀의 각각은 보다 안정하게 데이터를 기억할 수 있다.
이상과 같이, 실시예 3에 따른 트윈셀 DRAM은, 열 방향에서 인접하는 스토리지 노드 사이의 영역에, 워드선과 동일 배선층의 더미 워드선을 배치하고 있어, 워드선의 피치를 등가적으로 전부 같게 할 수 있다. 이 결과, 실시예 2에 따른 트윈셀 DRAM에서의 효과에 부가하여 치수 정밀도를 더 향상할 수 있다.
또한, 더미 워드선에 소정의 전압을 인가함으로써, 이 더미 워드선 하층 영역에, 다른 트윈셀에 속하는 스토리지 노드 사이를 전기적으로 분리하기 위한 포텐셜 장벽을 형성할 수 있다. 따라서, 각 DRAM 셀에서의 데이터 기억을 보다 안정화할 수 있다.
(실시예 3의 변형예 1)
도 10은 실시예 3의 변형예 1에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다.
도 10에 나타내는 레이아웃에 있어서는, 각 더미 워드선 DWL의 하층 영역에도 필드 영역이 형성되고, 따라서, 필드 영역(200)은 연속적으로 형성된다. 이 필드 영역(200)은, 인접행 또한 인접열의 DRAM 셀의 필드 영역(200)끼리 연속적으로 접속되고, 일정 방향을 따라서 연장하여 배치된다. 각 더미 워드선 DWL의 아래 영역에 형성되는 필드 영역은, 열 방향을 따라서 직접적으로 연장하고, 더미 워드선 DWL에 대해서 대향하여 배치되는 스토리지 노드(140)에 대하여 마련되는 필드 영역(200)끼리를 물리적으로 접속한다. 각 더미 워드선 DWL에 대해서는, 실시예 3에서 설명한 것과 마찬가지로, 접지 전압 GND 또는 부전압이 인가된다.
도 11은 도 10에서의 ⅩⅠ-ⅩⅠ 단면도이다.
도 11을 참조하여, 필드 영역(200)은 더미 워드선 DWL의 아래 영역에서 연속적으로 연장하여 형성된다. 더미 워드선 DWL을 사이에 두고 대향하는 영역의 각각에서, 도 3 및 도 9에서 나타낸 구조와 마찬가지의 DRAM 셀이 형성된다.
더미 워드선 DWL에는, 접지 전압 GND 또는 부전압의 소정 전압 레벨이 인가된다. 이 소정 전압에 따라서, 더미 워드선 DWL을 사이에 두고 대향하는 불순물 영역(231, 232) 사이에서 형성되는 트랜지스터가 오프 상태로 되기 때문에, 더미 워드선 DWL을 사이에 두고 대향하는 2개의 영역은 전기적으로 분리되는 것으로 된다.
따라서, P 웰(210) 표면에 연속적으로 필드 영역(200)을 형성하더라도, 더미 워드선 DWL에 의해, 다른 DRAM 셀에 각각 대응하는 스토리지 노드 사이의 전기적인 분리를 확실히 실행할 수 있다.
이상과 같이, 실시예 3의 변형예 1에 따르면, 더미 워드선 하부에도, 필드 영역을 형성하여, 이 필드 영역을 연속적으로 스트라이프 형상으로 형성할 수 있다. 따라서, 필드 영역을 인접 스토리지 노드 사이에서 분리하기 위한 두꺼운 분리 절연막이 불필요해지기 때문에, 실시예 3에서의 효과에 덧붙여, 필드 영역을 용이하게 패터닝할 수 있다. 또한, 이 필드 분리용 절연막이 불필요해지기 때문에, DRAM 셀이 형성되는 기본 셀 영역의 레이아웃 면적을 저감할 수 있어, 미세 메모리 셀을 실현할 수 있다.
또한, 더미 워드선에 소정의 전압을 인가함으로써, 이 필드 영역 내에서 트랜지스터를 오프 상태로 되게 함으로써, 정확히, 메모리 셀의 스토리지 노드 사이의 분리를 실행할 수 있어, 정확한 데이터 기억을 실행할 수 있다.
(실시예 3의 변형예 2)
도 12는 실시예 3의 변형예 2에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다. 도 12에서도, 워드선 WL0∼WL5와, 더미 워드선 DWL과, 비트선 BL0, /BL0∼BL4, /BL4가 대표적으로 도시된다.
이 도 12에 나타내는 레이아웃에 있어서는, 필드 영역(200)이 더미 워드선 DWL에 대해서 대칭적으로 되도록, 그 구배 방향이, 열 방향에서 상향 방향과 하향 방향이 교대로 교체된다. 필드 영역(200)은, 도 10의 레이아웃과 마찬가지로, 더미 워드선 DWL의 하부에서, 필드 영역이 열 방향으로 연속적으로 형성된다. 따라서, 동일열의 메모리 셀에 대하여, 필드 영역(200)이 연속적으로 형성된다.
인접하는 워드선 사이의 영역에, 비트선 콘택트(160)가 각 비트선에 대응하여 배치된다. 스토리지 노드 콘택트(170)는, 더미 워드선 DWL과 워드선 WL(워드선 WL0∼WL5를 총칭적으로 나타냄) 사이의 영역에, 각 DRAM 셀(100)에 대응하여 배치된다. 즉, 스토리지 노드 콘택트(170)는 더미 워드선 DWL에 대해서 대향하여 배치된다.
도 12에 나타내는 레이아웃에 있어서, DRAM 셀(100)이 형성되는 기본 셀 영역의 점유 면적은 6·F2이다. 이 도 12에 나타내는 레이아웃은, 필드 영역(200)의 스트라이프 형상이 실시예 3의 변형예 1(도 10)에 도시하는 바와 같이, 한쪽 방향으로 오른쪽 위로 상승하는 스트라이프 형상과 달리, 열 방향에서 지그재그 형상으로 연속적으로 배치되는 점을 제외하고 동일하다.
실시예 3의 변형예 2에 따른 레이아웃에 있어서도, 필드 영역(200)은, 각 더미 워드선 DWL의 아래 영역에서 형성되는 필드 영역에 의해 연속하여 형성되어, 필드 분리를 위한 두꺼운 분리 절연막 등은 불필요하다.
각 더미 워드선 DWL에 대해서는, 실시예 3의 변형예 1과 마찬가지로, 접지 전압 GND 또는 그것보다 낮은 부전압이 인가된다. 이에 따라, 각 더미 워드선 DWL 하부의 필드 영역이, 도 9에서의 분리 절연막(220)과 마찬가지로 기능하는 필드 분리 영역으로 된다.
따라서, 필드 절연을 위한 분리 절연막을 마련할 필요가 없고, 필드 영역(200)을 연속적으로 형성할 수 있다. 이 결과, 실시예 3에서의 효과에 덧붙여, 실시예 3의 변형예 1과 마찬가지로 필드 영역의 패터닝이 용이해진다.
또, 실시예 1 내지 3 및 그 변형예에서는, 고립 셀 플레이트를 각 트윈셀에 대응하여 배치하는 구성을 설명했지만, 소정 구분의 복수개의 트윈셀마다 고립 셀 플레이트를 마련하는 구성으로 해도, 리프레시 특성의 개선 및 제조 원료에 대한 제품 비율의 향상을 도모할 수 있다.
예컨대, 도 13에 도시하는 바와 같이, 도 2에 나타낸 실시예 1에 따른 레이아웃에 있어서, 고립 셀 플레이트(130#)를 메모리 셀행마다 마련하는 구성으로 할 수 있다. 이 경우에는, 각 고립 셀 플레이트(130#)는, 동일한 메모리 셀열에 속하는 복수개(도 13에서는 2개)의 트윈셀에 의해서 공유할 수 있다. 그러나, 이러한 배열을 실행하기 위해서는, 각 트윈셀 내에서, 상보 레벨의 데이터를 각각 기억하는 스토리지 노드의 전압이 용량 결합에 의해서 마찬가지로 변동하는 범위 내인 것이 조건으로 된다. 또, 이러한 전압 변동은 각 고립 셀 플레이트의 용량값을 억제함으로써 발생하기 때문에, 각 트윈셀마다 셀 플레이트를 분리함으로써, 본원 발명의 효과가 가장 현저히 나타난다.
(실시예 4)
실시예 4에서는, 리프레시 특성을 더 개선하는 트윈셀의 구성에 대하여 설명한다.
도 14는 본 발명의 실시예 4에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면이다.
도 14를 참조하여, 실시예 4에 따른 구성에 있어서는, 각 트윈셀(101#)은 DRAM 셀(100)과, DRAM 셀(100)로부터 커패시터(120)의 배치가 생략된 DRAM 셀(100#)로 구성된다.
도 14에서는, 실시예 1로부터 3에 따른 구성과 마찬가지로, 동일한 트윈셀(101#)을 구성하는 2개의 DRAM 셀(100, 100#)은, 쌍을 이루는 상보 비트선 BL 및 /BL의 한쪽씩과 각각 접속되어 있다. 고립 셀 플레이트(130#)는, 도 1과 마찬가지로, 각 트윈셀에 대응하여 분리되어 있다.
또한, 도 7에 나타낸 실시예 3에 따른 구성과 마찬가지로, 동일 트윈셀(101#) 내의 액세스 트랜지스터(110)의 각 게이트는 공통의 워드선 WL과 접속되고, 또한, 소정 간격으로 워드선 WL에 덧붙여 더미 워드선 DWL이 배치되어 있다. 그 밖의 점은 도 7에 나타낸 실시예 3에 따른 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 반복하지 않는다.
도 15는 실시예 4에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면이다. 도 15에는, 실시예 4에 따른 트윈셀(101#)을, 도 10에 나타낸 실시예 3의 변형예 1과 마찬가지로 배치한 경우의 레이아웃이 도시되고 있다.
도 15를 참조하여, 실시예 4에서는, 트윈셀을 구성하는 2개의 DRAM 셀의 한쪽에만 스토리지 노드(140)가 마련된다. 도 15에 도시하는 바와 같이, 각 메모리 셀행에 있어서, 1열 걸러 스토리지 노드(140)를 마련하고, 또한 행 방향에 인접하는 2개씩의 DRAM 셀에 의해서 트윈셀을 구성함으로써, 각 트윈셀을 DRAM 셀(100, 100#)로 구성할 수 있다.
각 스토리지 노드(140)는 스토리지 노드 콘택트(170)에 의해서 대응하는 필드 영역(200)과 전기적으로 접속된다. 한편, 트윈셀을 구성하는 또 한쪽 셀의 필드 영역에, 셀 플레이트 콘택트(180)가 마련된다. 각 셀 플레이트 콘택트(180)는, 대응하는 필드 영역(200)과 대응하는 고립 셀 플레이트(130#)를, 사이에 커패시터를 개재시키는 일없이, 전기적으로 접속한다.
고립 셀 플레이트를 포함하는 그 밖의 부분의 레이아웃은, 도 10에 나타낸 실시예 3의 변형예 1에 따른 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 반복하지 않는다.
도 16은 도 15에서의 ⅩⅥ-ⅩⅥ 단면도이다.
도 16을 참조하여, 동일한 필드 영역(200) 상에 비트선 콘택트(160)를 사이에 두고 형성된 2개의 DRAM 셀에 대하여, 한쪽의 DRAM 셀(100)의 구성은 지금까지 설명한 바와 마찬가지다. 즉, DRAM 셀(100)은, 불순물 영역(232, 233)에 의해서 형성되는 액세스 트랜지스터(110)와, 스토리지 노드(140)와, 고립 셀 플레이트(130#) 및 스토리지 노드(140) 사이의 간극부(240)를 이용하여 형성되는 커패시터(120)를 갖는다.
이에 비하여, 다른 쪽의 DRAM 셀(100#)은 불순물 영역(231, 232)에 의해서 형성되는 액세스 트랜지스터(110)를 갖지만, 불순물 영역(231)이 고립 셀 플레이트(130#)와 셀 플레이트 콘택트(180)에 의해서 전기적으로 접속되기 때문에, 고립 셀 플레이트(130#) 및 액세스 트랜지스터(110)의 사이에는 커패시터는 형성되지 않는다. 불순물 영역(232)은 2개의 DRAM 셀(100, 100#)에 의해서 공유되고, 공통의 비트선 콘택트(160)에 의해서, 대응하는 비트선 BL0과 전기적으로 접속된다.
더미 워드선 DWL 및 고립 셀 플레이트(130#) 등의 배치는 도 11과 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다. 또, 도 16에서는, DRAM 셀(100#) 중의 셀 플레이트 콘택트(180)를, DRAM 셀(100) 중의 스토리지 노드(140) 및 스토리지 노드 콘택트(170)와 마찬가지의 형상으로 하는 예를 나타내고 있다. 이러한 구조로 하는 것에 의해, DRAM 셀(100, 100#) 사이에서 형상의 연속성을 확보하여 제조시의 치수 정밀도를 향상할 수 있다.
즉, 실시예 4에 따른 트윈셀에 있어서도, 각 트윈셀마다 분리된 고립 셀 플레이트가 마련되기 때문에, 실시예 1 내지 3과 마찬가지로, 리프레시 특성의 개선 및 제조 원료에 대한 제품 비율의 향상을 도모할 수 있다. 또한, 실시예 4에 따른 구성에서는, 동일한 트윈셀을 구성하는 DRAM 셀 중의 한쪽에만 스토리지 노드(커패시터)를 마련하는 것에 의해, 이하에 설명하는 바와 같은 가일층의 효과를 얻을 수 있다.
이미 설명한 바와 같이, 실시예 1∼3에서는, 스토리지 노드에 대하여 용량값 Cs의 커패시터가 2개 직렬로 접속되기 때문에, 스토리지 노드에 대한 전하 유지 용량은 Cs/2로 되어 버린다. 이에 비하여, 실시예 4에 따른 트윈셀에 있어서는, 스토리지 노드에 대한 전하 유지 용량은 커패시터 1개분의 용량값 Cs로 되어, 실시예 1∼3의 경우보다도 커진다.
또는, 도 16의 구조예와는 달리, 셀 플레이트 콘택트(180)에 대하여, 전기적 접속의 확보에 최소한 필요한 형상이 되도록 소형화하면, 삭감된 공간을 이용하여, 커패시터(120)의 용량값을 증대한 것과 같은 레이아웃 설계를 실행할 수도 있다. 이 경우에는, 스토리지 노드에 대한 전하 유지 용량이 더 크게 확보된다.
따라서, 실시예 4에 따른 트윈셀에서는, 도 4에 나타낸 동작 파형도에서, H 측의 스토리지 노드 전압 VRH의 강하 속도를, 종래의 트윈셀의 H 측의 스토리지 노드 전압 VR2의 저하 속도 레벨까지 개선, 또는 그것보다도 느리게 할 수 있기 때문에, 리프레시 시간을 더 길게 할 수 있다. 즉, 리프레시 특성을 더 개선할 수 있다.
또, 도 15 및 도 16에서는, 실시예 4에 따른 트윈셀을, 실시예 3의 변형예 1과 마찬가지의 레이아웃으로 배치하는 예를 나타내었다. 그러나, 실시예 4에 따른 트윈셀의 배치 레이아웃은, 이러한 경우에 한정되는 것이 아니라, 실시예 1(도 2), 실시예 2(도 6), 실시예 3(도 8) 및 실시예 3의 변형예 2(도 12) 중 어느 것에 따른 레이아웃으로 하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명의 반도체 기억 장치에 의하면, 기억 단위(트윈셀)에 대응하여 셀 플레이트가 적어도 전기적으로 분리되기 때문에, 동일한 트윈셀에 포함되어, 상보 데이터의 데이터를 각각 기억하는 스토리지 노드의 전압이 용량 결합에 의해서 마찬가지로 변동하게 되기 때문에, 리프레시 시간을 연장시킬 수 있다. 또한, 스토리지 노드와 다른 노드 사이에 단락 경로가 발생하더라도, 동일한 트윈셀에 포함되는 스토리지 노드 사이에는, 어느 정도의 전압차가 유지되는 것으로 되기 때문에, 이러한 단락 경로가 발생한 메모리 셀이 불량 메모리 셀로 되는 것을 회피할 수 있다. 이 결과, 반도체 기억 장치의 리프레시 특성의 개선 및 제조 원료에 대한 제품 비율의 향상을 도모할 수 있다.
또한, 트윈셀을 구성하는 2개의 메모리 셀(DRAM 셀)의 한쪽에서 커패시터의 배치를 생략함으로써, 기억 단위(트윈셀)에 대응하여 전기적으로 분리된 셀 플레이트의 각각의 전하 유지 용량을 크게 확보할 수 있다. 따라서, 반도체 기억 장치의 리프레시 특성을 더 개선할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면,
도 2는 실시예 1에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 3은 실시예 1에 따른 반도체 기억 장치에서의 메모리 셀의 구조를 나타내기 위한 도 2에서의 단면도,
도 4는 실시예 1에 따른 반도체 기억 장치에서의 리프레시 시간을 설명하는 파형도,
도 5는 본 발명의 실시예 2에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면,
도 6은 실시예 2에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 7은 본 발명의 실시예 3에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면,
도 8은 실시예 3에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 9는 실시예 3에 따른 반도체 기억 장치에서의 메모리 셀의 구조를 나타내기 위한 도 8에서의 단면도,
도 10은 실시예 3의 변형예 1에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 11은 실시예 3의 변형예 1에 따른 반도체 기억 장치에서의 메모리 셀의 구조를 나타내기 위한 도 10에서의 단면도,
도 12는 실시예 3의 변형예 2에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 13은 복수개의 트윈셀마다 고립 셀 플레이트를 마련한 경우의 레이아웃예를 개략적으로 도시하는 도면,
도 14는 본 발명의 실시예 4에 따른 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시하는 도면,
도 15는 실시예 4에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시하는 도면,
도 16은 실시예 4에 따른 반도체 기억 장치에서의 메모리 셀의 구조를 나타내기 위한 도 15에서의 단면도,
도 17은 종래의 트윈셀 DRAM의 어레이 구성을 설명하는 도면,
도 18은 도 17에 나타낸 트윈셀 DRAM에서 비트선 프리차지 전압을 전원 전압 Vdd로 한 경우의 비트선쌍의 전압 거동을 나타내는 동작 파형도,
도 19는 종래의 트윈셀 DRAM에서의 리프레시 시간을 설명하는 파형도.
도면의 주요 부분에 대한 부호의 설명
100, 100# : DRAM 셀 101, 101# : 트윈셀
105a, 105b : 센스 앰프 110 : 액세스 트랜지스터
120 : 커패시터 130 : 셀 플레이트
130# : 고립 셀 플레이트 140 : 스토리지 노드
160 : 비트선 콘택트 170 : 스토리지 노드 콘택트
180 : 셀 플레이트 콘택트 200 : 필드 영역
210 : P형 웰 220 : 분리 절연막
231∼233 : 불순물 영역 240 : 간극부
BL, BL0∼BL4, /BL, /BL0∼/BL4 : 비트선
BLP : 비트선쌍 DWL : 더미 워드선
GND : 접지 전압 VBB : 부전압(負電壓)(기판 전압)
Vdd : 메모리 어레이 전원 전압 WL, WL0∼WL6 : 워드선
WLP : 워드선쌍

Claims (3)

  1. 반도체 기억 장치로서.
    행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되,
    상기 복수의 메모리 셀은, 상보 데이터를 기록할 수 있는 2개씩의 상기 메모리 셀로 구성되는 복수의 기억 단위로 분할되고,
    상기 복수의 메모리 셀의 열에 대응하여 배치되어, 2개씩 쌍을 이루는 복수의 비트선과,
    상기 복수의 메모리 셀의 행에 대응하여, 상기 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과,
    각각이 각 상기 기억 단위에 대응하여 마련되고, 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하고,
    상기 복수의 메모리 셀의 각각은,
    대응하는 상기 비트선과 스토리지 노드 사이에 접속되고, 대응하는 상기 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와,
    상기 스토리지 노드와 대응하는 상기 셀 플레이트 사이에 접속되는 커패시터를 포함하는
    반도체 기억 장치.
  2. 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되,
    상기 복수의 메모리 셀은, 상보 데이터를 기록할 수 있는 2개씩의 상기 메모리 셀로 구성되는 복수의 기억 단위로 분할되고,
    상기 복수의 메모리 셀의 열에 대응하여 배치되어, 2개씩 쌍을 이루는 복수의 비트선과,
    상기 복수의 메모리 셀의 행에 대응하여, 상기 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과,
    상기 복수의 기억 단위의 소정 구분에 각각 대응하여 마련되고, 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하며,
    상기 복수의 메모리 셀의 각각은,
    대응하는 상기 비트선과 스토리지 노드 사이에 접속되고, 대응하는 상기 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와,
    상기 스토리지 노드와 대응하는 상기 셀 플레이트 사이에 접속되는 커패시터를 포함하는
    반도체 기억 장치.
  3. 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 구비하되,
    상기 복수의 메모리 셀은, 각각이 상보 데이터를 기록할 수 있는 2개의 상기 메모리 셀로 구성되는 복수의 기억 단위로 분할되고,
    상기 복수의 메모리 셀의 열에 대응하여 배치되어, 2개씩 쌍을 이루는 복수의 비트선과,
    상기 복수의 메모리 셀의 행에 대응하여, 상기 복수의 비트선과 교차하는 방향으로 배치되는 복수의 워드선과,
    각각이 각 상기 기억 단위에 대응하여 마련되고, 적어도 전기적으로 서로가 분리되는 복수의 셀 플레이트를 더 구비하며,
    상기 기억 단위를 구성하는 2개의 상기 메모리 셀의 한쪽의 각각은,
    상기 쌍을 이루는 2개의 비트선의 한쪽과 스토리지 노드 사이에 접속되고, 대응하는 상기 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터와,
    상기 스토리지 노드와 대응하는 상기 셀 플레이트 사이에 접속되는 커패시터를 포함하고,
    상기 기억 단위를 구성하는 2개의 상기 메모리 셀의 다른 쪽의 각각은,
    커패시터를 거치는 일없이, 상기 쌍을 이루는 2개의 비트선의 다른 쪽과 대응하는 상기 셀 플레이트 사이에 접속되고, 대응하는 상기 워드선의 전압에 따라 온 또는 오프하는 선택 트랜지스터를 포함하는
    반도체 기억 장치.
KR10-2003-0061964A 2003-01-17 2003-09-05 트윈셀을 구비한 반도체 기억 장치 Expired - Fee Related KR100538589B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00009733 2003-01-17
JP2003009733A JP2004221473A (ja) 2003-01-17 2003-01-17 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20040067795A KR20040067795A (ko) 2004-07-30
KR100538589B1 true KR100538589B1 (ko) 2005-12-22

Family

ID=32677523

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0061964A Expired - Fee Related KR100538589B1 (ko) 2003-01-17 2003-09-05 트윈셀을 구비한 반도체 기억 장치

Country Status (6)

Country Link
US (2) US6903961B2 (ko)
JP (1) JP2004221473A (ko)
KR (1) KR100538589B1 (ko)
CN (1) CN100367408C (ko)
DE (1) DE10334424A1 (ko)
TW (1) TWI222643B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10234945B3 (de) * 2002-07-31 2004-01-29 Infineon Technologies Ag Halbleiterspeicher mit einer Anordnung von Speicherzellen
US20040119105A1 (en) * 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
US7251159B2 (en) * 2004-01-09 2007-07-31 Broadcom Corporation Data encoding approach for implementing robust non-volatile memories
US7547936B2 (en) * 2004-10-08 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices including offset active regions
KR100706233B1 (ko) * 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
US7254089B2 (en) * 2004-12-29 2007-08-07 Infineon Technologies Ag Memory with selectable single cell or twin cell configuration
DE102005003461A1 (de) 2005-01-25 2006-08-03 Infineon Technologies Ag Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR101183684B1 (ko) * 2005-07-13 2012-10-18 삼성전자주식회사 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
US20070038804A1 (en) * 2005-08-12 2007-02-15 Klaus Nierle Testmode and test method for increased stress duty cycles during burn in
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
KR100810060B1 (ko) * 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
CN101131856B (zh) * 2006-08-23 2011-01-26 旺宏电子股份有限公司 用于存储器单元的数据储存方法
JP4901459B2 (ja) * 2006-12-26 2012-03-21 株式会社東芝 半導体記憶装置
US7916567B2 (en) * 2008-03-07 2011-03-29 ProMOS Technologies Pte. Ltd Twin cell architecture for integrated circuit dynamic random access memory (DRAM) devices and those devices incorporating embedded DRAM
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP5665266B2 (ja) * 2008-08-07 2015-02-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
JP2010192718A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101113333B1 (ko) * 2011-02-15 2012-03-13 주식회사 하이닉스반도체 반도체 소자의 형성방법
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
JP5922994B2 (ja) * 2012-06-13 2016-05-24 ルネサスエレクトロニクス株式会社 Ｄｒａｍ装置
JP2015084270A (ja) * 2014-12-09 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
DE102018117461B4 (de) * 2017-08-30 2025-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Schreibassistent für eine speichervorrichtung und verfahren zu dessen steuerung
US10395752B2 (en) 2017-10-11 2019-08-27 Globalfoundries Inc. Margin test for multiple-time programmable memory (MTPM) with split wordlines
JP2020047736A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62262454A (ja) * 1986-05-09 1987-11-14 Hitachi Ltd 半導体装置およびその製造方法
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
JPH0444692A (ja) 1990-06-11 1992-02-14 Mitsubishi Electric Corp 半導体記憶装置
JPH04179164A (ja) * 1990-11-08 1992-06-25 Sharp Corp 半導体メモリ装置
JPH0575057A (ja) * 1991-07-17 1993-03-26 Sharp Corp 半導体記憶装置
JPH05182458A (ja) * 1991-12-26 1993-07-23 Toshiba Corp 半導体記憶装置
JP2806676B2 (ja) * 1992-02-19 1998-09-30 シャープ株式会社 ダイナミックランダムアクセスメモリ
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
US5381379A (en) * 1992-12-03 1995-01-10 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory device; a page store device and a page recall device used in the same; and a page store method and a page recall method
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
US5363327A (en) * 1993-01-19 1994-11-08 International Business Machines Corporation Buried-sidewall-strap two transistor one capacitor trench cell
US5430671A (en) * 1993-04-09 1995-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JPH07130172A (ja) 1993-11-09 1995-05-19 Sony Corp 半導体メモリ装置
JP3183076B2 (ja) * 1994-12-27 2001-07-03 日本電気株式会社 強誘電体メモリ装置
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JP3185693B2 (ja) * 1996-03-29 2001-07-11 日本電気株式会社 半導体記憶装置
JP4326049B2 (ja) * 1998-10-27 2009-09-02 富士通マイクロエレクトロニクス株式会社 書き込みを高速化したメモリデバイス
JP3618241B2 (ja) * 1999-02-02 2005-02-09 松下電器産業株式会社 半導体記憶装置
US6768687B2 (en) * 2000-12-15 2004-07-27 Sony Corporation Memory array
JP2002269969A (ja) * 2001-03-07 2002-09-20 Nec Corp メモリセル、不揮発性メモリ装置、及びその制御方法
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN1517997A (zh) 2004-08-04
CN100367408C (zh) 2008-02-06
US7072204B2 (en) 2006-07-04
US20040141361A1 (en) 2004-07-22
KR20040067795A (ko) 2004-07-30
TWI222643B (en) 2004-10-21
JP2004221473A (ja) 2004-08-05
TW200414194A (en) 2004-08-01
US6903961B2 (en) 2005-06-07
US20050219893A1 (en) 2005-10-06
DE10334424A1 (de) 2004-08-05

Similar Documents

Publication Publication Date Title
KR100538589B1 (ko) 트윈셀을 구비한 반도체 기억 장치
EP0169332B1 (en) High density one device memory
US5416350A (en) Semiconductor device with vertical transistors connected in series between bit lines
KR100650244B1 (ko) 게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법
US6867994B2 (en) Semiconductor memory device with memory cells arranged in high density
US20020001251A1 (en) Low-power consumption semiconductor memory device
US20050047240A1 (en) Semiconductor memory device
KR20010015418A (ko) 반도체 메모리 장치
US7259977B2 (en) Semiconductor device having hierarchized bit lines
US6730950B1 (en) Local interconnect using the electrode of a ferroelectric
US5848012A (en) Semiconductor memory device having hierarchical bit line structure employing improved bit line precharging system
JPH0514995B2 (ko)
US6240006B1 (en) Semiconductor memory device having reduced interconnection resistance
US4922453A (en) Bit line structure of dynamic type semiconductor memory device
JP2007053321A (ja) 半導体記憶装置
US20050013156A1 (en) Semiconductor integrated circuit device having ferroelectric capacitor
KR100474609B1 (ko) 반도체 기억 장치
JP3281304B2 (ja) 半導体集積回路装置
JPH0982911A (ja) ダイナミック型半導体記憶装置
US6765253B2 (en) Semiconductor memory device
US20060126416A1 (en) Memory cell array structure adapted to maintain substantially uniform voltage distribution across plate electrode
KR890003372B1 (ko) 다이나믹 랜덤 액세스 메모리 어레이
US6590237B2 (en) Layout structure for dynamic random access memory
JP2005223137A (ja) 強誘電体メモリ装置
JP2012134521A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030905

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050921

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20051216

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20051215

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20081202

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20081202

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee