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KR100532863B1 - 탄성 중합체를 사용하는 반도체 패키지 - Google Patents

탄성 중합체를 사용하는 반도체 패키지 Download PDF

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KR100532863B1 KR1019980024060A KR19980024060A KR100532863B1 KR 100532863 B1 KR100532863 B1 KR 100532863B1 KR 1019980024060 A KR1019980024060 A KR 1019980024060A KR 19980024060 A KR19980024060 A KR 19980024060A KR 100532863 B1 KR100532863 B1 KR 100532863B1
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Abstract

본 발명은 반도체 칩과 인쇄회로기판 또는 반도체 칩과 플렉시블 회로 사이에 탄성 중합체를 사용하는 볼 그리드 어레이 패키지 등의 반도체 패키지에서 흡습, 열응력 등에 의한 불량을 방지하기 위해 탄성 중합체의 형태를 변형한 반도체 패키지에 관한 것이다. 본 발명의 목적은 수분의 흡수를 차단하여 계면 접착을 향상시키고, 열팽창률의 차이에 의한 응력을 완화시킬 수 있는 형태의 탄성 중합체를 제공하는데 있다. 이러한 목적을 달성하기 위하여 본 발명은 복수개의 본딩 패드가 형성된 반도체 칩과, 소정의 회로가 형성되어 반도체 칩의 본딩 패드와 전기적으로 접속되는 회로층과, 반도체 칩과 회로층의 전기적 접속 부분을 밀봉하는 밀봉부와, 반도체 패키지를 외부 회로와 접속하는 외부 단자와, 반도체 칩과 회로층 사이에 삽입되는 탄성 중합체를 포함하는 반도체 패키지에 있어서, 탄성 중합체는 탄성 중합체의 중심부에 구멍이 뚫려 내부 공간을 형성하고 있는 격자형인 것과, 복수개의 조각으로 분할되어 각 조각 사이가 소정 간격 이격되어 있는 분할형인 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

탄성 중합체를 사용하는 반도체 패키지{Semiconductor package using elastomer}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩과 인쇄회로기판 또는 반도체 칩과 플렉시블 회로(Flexible Circuit) 사이에 탄성 중합체(Elastomer)를 사용하는 볼 그리드 어레이(Ball Grid Array) 패키지 등의 반도체 패키지에서 흡습, 열응력 등에 의한 불량을 방지하기 위해 탄성 중합체의 형태를 변형한 반도체 패키지에 관한 것이다.
반도체 소자의 고집적화 및 전자 기기의 소형화, 다기능화는 다양한 반도체 패키징 기술을 요구하고 있다. 고성능이 요구되는 특수한 용도의 고밀도 실장으로서 베어 칩(Bare Chip)의 실장이 행해지기도 하나, 베어 칩은 품질 보증의 곤란함과 사용자에 의한 실장 기술의 확립, 표준화, 실장 후의 신뢰성 보증 등 많은 과제가 있어서 일반적인 보급까지는 아직 이르지 못하고 있다.
이러한 요구에 부응하여 개발된 반도체 패키지 중의 하나가 볼 그리드 어레이 패키지(Ball Grid Array Package)이다. 볼 그리드 어레이 패키지는 리드 프레임을 대신하여 인쇄회로기판(Printed Circuit Board)을 사용하고 외부 리드가 필요 없는 고밀도의 표면 실장형 패키지로서, 최근 반도체 소자의 입출력 단자수가 지속적으로 증가하면서 반도체 패키지 하부면 전체에 볼(Ball) 모양의 돌출 단자가 형성된 볼 그리드 어레이 패키지가 주목을 받고 있다.
볼 그리드 어레이 패키지의 일반적인 구조의 특징은, 반도체 칩과 주 기판(Main Board) 간의 전기적 접속 단자로서 리드 대신에 솔더 볼(Solder Ball)이 사용된다는 것이다. 볼 그리드 어레이 패키지는 CBGA(Ceramic Ball Grid Array) 패키지, PBGA(Plastic Ball Grid Array) 패키지, TBGA(Tape Ball Grid Array) 패키지, MBGA(Metal Ball Grid Array) 패키지, FPBGA(Fine Pitch Ball Grid Array, 이하 'FPBGA'라 한다) 패키지 등으로 분류된다.
도 1은 일반적인 FPBGA 패키지를 나타내는 단면도이다.
도 1을 참조하면, FPBGA 패키지(10)는 반도체 칩(11)의 한쪽 면에 형성된 본딩 패드(13)가 각각 대응되는 플렉시블 회로(Flexible Circuit)(17)와 전기적으로 연결된다. 플렉시블 회로(17)에는 관통 구멍(18)을 갖는 폴리이미드 재질의 절연 테이프(15)가 부착되고, 플렉시블 회로(17)와 외부 단자인 솔더 볼(16)은 내부에 전도성 물질이 도포된 관통 구멍(18)을 통해서 전기적으로 연결된다.
그리고 반도체 칩(11)과 플렉시블 회로(17) 사이에는 탄성 중합체(Elastomer)(12)가 삽입된다. 이와 같은 패키지(10)에서 플렉시블 회로(17)와 반도체 칩(11)의 본딩 패드(13)는 빔 리드(14)에 의해 연결된다. 회로의 연결이 끝나면 회로를 외부로부터 보호하기 위해서 밀봉부(Encapsulant)(19)를 형성한다.
탄성 중합체(12)에는 실리콘계 탄성 중합체와 에폭시계 탄성 중합체가 있다. 또한, 탄성 중합체(12)는 그 형태에 따라 일정한 형상을 갖는 판형(Sheet Type)과 액상으로 되어 도포하는 도포식(Printing Type)이 있다. 그런데, 실리콘계 탄성 중합체가 에폭시계 탄성 중합체보다 흡습률이 낮고 열팽창률이 높음에도 불구하고 유동성이 커서 일정한 형태로 만들 수 없다는 공정상의 문제점으로 인해 에폭시계 탄성 중합체에 그 자리를 내주고 있다.
에폭시계 탄성 중합체를 사용하는 데에는 다음과 같은 문제점이 있다.
첫째, 에폭시계 탄성 중합체에 의한 흡습율이 매우 높다. 에폭시계 탄성 중합체는 실리콘계 탄성 중합체보다 흡습률이 40 내지 50배 크다. 따라서, 밀봉부(19)가 형성되지 않은 플렉시블 회로(17)를 통해서 습기가 흡수되면, 접착이 완전하지 않을 때에는 플렉시블 회로(17)와 탄성 중합체(19) 사이의 계면에 수분이 집중된다. 고온에서의 가열 용융(Reflow) 시 이러한 수분에 의한 수증기압의 상승으로 인해서 플렉시블 회로(17)가 들뜨게 되는 융기 현상(Swelling)이 발생한다.
둘째, 에폭시계 탄성 중합체는 열팽창률이 작기 때문에 반도체 칩(11)과 플렉시블 회로(17)의 열팽창률 차이로 인한 응력을 완화시키는데 부적절하다. 반도체 칩(11)과 플렉시블 회로(17)의 열팽창률 차이가 크기 때문에 이로 인한 응력을 완화할 수 있는 완충물(Stress Buffer)로서 사용하는 탄성 중합체(12)로는 실리콘계가 적당하지만 공정상의 문제점으로 인해 에폭시계가 사용되고 있다.
따라서, 본 발명의 목적은 수분의 흡수를 차단하여 계면 접착을 향상시키고, 열팽창률의 차이에 의한 응력을 완화시킬 수 있는 형태의 탄성 중합체를 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 복수개의 본딩 패드가 형성된 반도체 칩과, 소정의 회로가 형성되어 반도체 칩의 본딩 패드와 전기적으로 접속되는 회로층과, 반도체 칩과 회로층의 전기적 접속 부분을 밀봉하는 밀봉부와, 반도체 패키지를 외부 회로와 접속하는 외부 단자와, 반도체 칩과 회로층 사이에 삽입되는 탄성 중합체를 포함하는 반도체 패키지에 있어서, 탄성 중합체는 탄성 중합체의 중심부에 구멍이 뚫려 내부 공간을 형성하고 있는 격자형인 것과, 복수개의 조각으로 분할되어 각 조각 사이가 소정 간격 이격되어 있는 분할형인 것을 특징으로 하는 반도체 패키지를 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다. 본 발명은 FPBGA 패키지의 실시예에 한정되지 않고, 탄성 중합체를 사용하는 다른 실시예에도 적용이 가능하다.
도 2는 본 발명의 제1실시예에 따른 FPBGA 패키지를 나타내는 단면도이고, 도 3은 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도이다.
도 2 및 도 3을 참조하면, FPBGA 패키지(100)는 반도체 칩(111)의 한쪽 면에 형성된 본딩 패드(113)가 각각 대응되는 플렉시블 회로(117)와 전기적으로 연결된다. 플렉시블 회로(117)에는 구리 등으로 이루어진 회로 배선이 형성된 폴리이미드 재질의 절연 테이프(115)가 부착되고, 플렉시블 회로(117)는 외부 단자인 솔더 볼(116)에 의해 외부 회로와 접속된다.
반도체 칩(111)과 플렉시블 회로(117) 사이에는 탄성 중합체(112)가 삽입된다. 이와 같은 패키지(100)에서 플렉시블 회로(117)와 반도체 칩(111)의 본딩 패드(113)는 빔 리드(114)에 의해 연결된다. 회로의 연결이 끝나면 회로를 외부로부터 보호하기 위해서 밀봉부(119)를 성형한다. 밀봉부(119)는 일반적으로 실리콘계를 사용한다.
탄성 중합체(112)는 판형과 도포식 모두 사용이 가능하다. 반도체 칩(111)과 플렉시블 회로(117) 사이에 개재된 탄성 중합체(112)는 탄성 중합체(112)의 중심부가 비어 있는 내부 공간(120)을 구비한다. 공기가 중입된 탄성 중합체의 내부 공간(120)을 형성함으로써 흡수된 수분이 집중되는 탄성 중합체(112)와 플렉시블 회로(117)와의 접촉 면적이 줄어들어, 플렉시블 회로(117)의 융기 현상에 의한 불량을 제거하고, 접착력을 향상시킬 수 있다. 탄성 중합체의 내부 공간(120)의 형상은 어떠한 것이나 관계가 없지만 사각형이 바람직하다.
도 4 및 도 5는 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.
도 4 및 도 5를 참조하면, 탄성 중합체(132, 152)의 구조를 변경하여 탄성 중합체(132, 152)에 다수의 내부 공간(140, 160)을 형성한다.
도 6은 본 발명의 제2실시예에 따른 FPBGA 패키지를 나타내는 단면도이고, 도 7은 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도이다.
도 6 및 도 7을 참조하면, 본 발명의 제2실시예에 따른 FPBGA 패키지(200)는 도 2에 도시된 본 발명의 제1실시예에 따른 패키지와 동일하게 반도체 칩(211), 플렉시블 회로(117), 외부 단자(116), 밀봉부(119) 및 탄성 중합체(212)를 가지고 있다. 그러나, 탄성 중합체(212)의 구조가 격자형이 아닌 분할형으로 구성된다.
도 7에 도시된 바와 같이, 탄성 중합체(212)는 점선으로 표시된 것과 같은 종래의 형상에서 분할되어 4개의 사각형 탄성 중합체 조각(220)으로 나누어진다. 탄성 중합체 조각(220) 사이는 일정한 간격이 있고, 탄성 중합체 조각(220) 사이의 간격에는 밀봉부(119)에 사용된 실리콘계 재질의 밀봉재가 주입된다. 밀봉재는 저점도를 갖는 것이 탄성 중합체 조각(220) 사이의 간격에 주입되는데 바람직하다.
이와 같이 흡습률이 낮은 실리콘계 재질의 밀봉재가 탄성 중합체 조각(220) 사이의 간격에 주입됨으로써, 흡수된 수분이 집중되어 플렉시블 회로(117)의 융기 현상이 발생하는 접촉면이 줄어든다. 따라서, 수분에 의한 불량을 줄이고, 탄성 중합체(212)와 플렉시블 회로(117)와의 접착력을 향상시킬 수 있다. 또한, 실리콘계 밀봉재를 주입하기 때문에 에폭시계 재질의 탄성 중합체(212)만을 사용하는 것 보다 열팽창률의 차이에 의한 열응력과 외부 충격에 의한 응력을 현저히 줄일 수 있다.
탄성 중합체(212)가 분할되는 형상은 다양하게 선택이 가능하며, 반도체 칩(211)의 크기 및 본딩 패드의 위치에 따라 적절하게 선택할 수 있다. 실리콘계 밀봉재가 주입되는 탄성 중합체 조각(220) 사이의 간격은 클수록 좋으나, 밀봉재가 주입되는 시간과 주입량을 고려하여 선택한다.
도 8 및 도 9는 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.
도 8 및 도 9를 참조하면, 탄성 중합체(232, 252)는 반도체 칩의 크기 및 본딩 패드의 위치에 따라 2개, 4개 또는 그 이상으로도 분할이 가능하다. 또한, 분할되는 형상도 다양하게 선택할 수 있다. 그러나, 밀봉재가 주입되는 것을 고려하면 탄성 중합체 조각(240, 250)의 수는 8개를 넘지 않는 것이 바람직하다.
이상 설명한 바와 같이 본 발명에 의하면, 탄성 중합체와 플렉시블 회로와의 접촉면이 줄어 들어, 흡수된 습기에 의해 발생하는 융기 현상을 방지할 수 있다.
또한, 본 발명에 의하면 탄성 중합체의 빈 공간에 실리콘계 밀봉재를 주입하여 습기가 흡수되는 것을 차단하고, 응력을 완화할 수 있다.
도 1은 일반적인 FPBGA 패키지를 나타내는 단면도,
도 2는 본 발명의 제1실시예에 따른 FPBGA 패키지를 나타내는 단면도,
도 3은 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도,
도 4 및 도 5는 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도,
도 6은 본 발명의 제2실시예에 따른 FPBGA 패키지를 나타내는 단면도,
도 7은 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도,
도 8 및 도 9는 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.
<도면의 주요 부분에 대한 설명>
10, 100, 200; FPBGA 패키지 11, 111, 211; 반도체 칩
12, 112, 132, 152, 212, 232, 252; 탄성 중합체
13. 113; 본딩 패드 14, 114; 빔 리드
15, 115; 절연 테이프 16, 116; 솔더 볼
17, 117; 플렉시블 회로 18; 관통 구멍
19, 119; 밀봉부 120, 140, 160; 내부 공간
220, 240, 250; 탄성 중합체 조각

Claims (16)

  1. 가장자리 부분에 복수개의 본딩 패드가 형성된 반도체 칩과, 소정의 회로가 형성되어 상기 반도체 칩의 상기 본딩 패드와 전기적으로 접속되는 플렉시블 회로와, 상기 반도체 칩과 상기 플렉시블 회로의 전기적 접속 부분을 밀봉하는 밀봉부와, 상기 반도체 칩를 외부 회로와 접속하는 외부단자와, 상기 반도체 칩의 본딩 패드 사이의 영역과 상기 플렉시블 회로 사이에 삽입되는 탄성 중합체를 포함하는 반도체 패키지에 있어서,
    상기 플렉시블 회로와의 접촉면을 줄일 수 있도록, 상기 탄성 중합체는 상기 탄성 중합체의 중심부에 구멍이 뚫려 내부 공간을 형성하고 있는 격자형인 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 탄성 중합체는 중심부에 사각형의 구멍이 뚫린 상기 내부 공간을 형성하고 있는 격자형인 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 탄성 중합체는 중심부에 복수개의 상기 내부 공간이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서, 상기 밀봉부는 실리콘계 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서, 상기 탄성 중합체는 에폭시계 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서, 상기 탄성 중합체의 내부 공간에 공기가 주입되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서, 상기 반도체 칩과 상기 플렉시블 회로는 빔 리드에 의해서 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1항에 있어서, 상기 외부 단자는 솔더 볼을 사용하는 것을 특징으로 하는 반도체 패키지.
  9. 가장자리 부분에 복수개의 본딩 패드가 형성된 반도체 칩과, 소정의 회로가 형성되어 상기 반도체 칩의 상기 본딩 패드와 전기적으로 접속되는 플렉시블 회로와, 상기 반도체 칩과 상기 플렉시블 회로의 전기적 접속 부분을 밀봉하는 밀봉부와, 상기 반도체 칩을 외부 회로와 접속하는 외부단자와, 상기 반도체 칩의 본딩 패드 사이의 영역과 상기 플렉시블 회로 사이에 삽입되는 탄성 중합체를 포함하는 반도체 패키지에 있어서,
    상기 플렉시블 회로와의 접촉면을 줄일 수 있도록, 상기 탄성 중합체는 복수개의 조각으로 분할되어 상기 각 조각 사이가 소정 간격 이격되어 있는 분할형인 것을 특징으로 하는 반도체 패키지.
  10. 제 9항에 있어서, 상기 탄성 중합체는 같은 모양, 같은 크기의 복수개의 조각으로 분할되어 있는 것을 특징으로 하는 반도체 패키지.
  11. 제 9항에 있어서, 상기 밀봉부는 실리콘계 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 9항에 있어서, 상기 탄성 중합체의 조각 사이의 간격에 상기 밀봉부 재료가 주입되는 것을 특징으로 하는 반도체 패키지.
  13. 제 12항에 있어서, 상기 탄성 중합체의 조각 사이의 간격에 주입되는 상기 밀봉부 재료는 실리콘계 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제 9항에 있어서, 상기 탄성 중합체는 에폭시계 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  15. 제 9항에 있어서, 상기 반도체 칩과 상기 플렉시블 회로는 빔 리드에 의해서 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
  16. 제 9항에 있어서, 상기 외부 단자는 솔더 볼을 사용하는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002627A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 에어 컬럼을 갖는 반도체 패키지
KR100975401B1 (ko) * 2008-06-27 2010-08-11 주식회사 엠디티 세라믹 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223759A (ja) * 1996-02-14 1997-08-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JPH09246416A (ja) * 1996-03-08 1997-09-19 Shinko Electric Ind Co Ltd 半導体装置
JPH09260535A (ja) * 1996-03-22 1997-10-03 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造
KR980012324A (ko) * 1996-07-15 1998-04-30 김광호 칩 스케일 패키지의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223759A (ja) * 1996-02-14 1997-08-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JPH09246416A (ja) * 1996-03-08 1997-09-19 Shinko Electric Ind Co Ltd 半導体装置
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造
JPH09260535A (ja) * 1996-03-22 1997-10-03 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR980012324A (ko) * 1996-07-15 1998-04-30 김광호 칩 스케일 패키지의 제조 방법

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