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KR100528113B1 - 자기 랜덤 액세스 메모리와 그 판독 회로 및 그 제조 방법 - Google Patents

자기 랜덤 액세스 메모리와 그 판독 회로 및 그 제조 방법 Download PDF

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KR100528113B1
KR100528113B1 KR1020020074772A KR20020074772A KR100528113B1 KR 100528113 B1 KR100528113 B1 KR 100528113B1 KR 1020020074772 A KR1020020074772 A KR 1020020074772A KR 20020074772 A KR20020074772 A KR 20020074772A KR 100528113 B1 KR100528113 B1 KR 100528113B1
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KR
South Korea
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memory cells
read
random access
magnetic random
access memory
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이와따요시히사
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가부시끼가이샤 도시바
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Abstract

판독 비트선에는 복수의 블록이 접속된다. 1개의 블록은 판독 비트선과 접지 단자 사이에 직렬 접속되는 복수의 MTJ소자를 갖는다. 이들 복수의 MTJ소자는 예를 들면 반도체 기판 상에 중첩된다. 판독 비트선은 중첩된 복수의 MTJ소자 상에 배치된다. 블록 내의 복수의 MTJ소자의 근방에는 X 방향으로 연장되는 기입 워드선과 Y 방향으로 연장되는 기입 비트선이 배치된다.
판독 비트선, 접지 단자, MTJ소자, 반도체 기판, 기입 워드선, 기입 비트선

Description

자기 랜덤 액세스 메모리와 그 판독 회로 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND CIRCUIT FOR READING THE SAME AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 따른 회로도.
도 2는 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 따른 단면도.
도 3은 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 따른 단면도.
도 4는 구조예 1의 소자 영역 및 판독 워드선의 레이아웃을 나타내는 도.
도 5는 구조예 1의 소스선 및 기입 워드선의 레이아웃을 나타내는 도.
도 6은 구조예 1의 제1 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 7은 구조예 1의 제 1 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 8은 구조예 1의 제2 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 9는 구조예 1의 제2 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 10은 구조예 1의 제3 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 11은 구조예 1의 제3 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 12는 구조예 1의 제4 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 13은 구조예 1의 제4 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 14는 구조예 1의 판독 비트선의 레이아웃을 나타내는 도.
도 15는 구조예 1의 제 1 변형예를 나타내는 도.
도 16은 구조예 1의 제2 변형예를 나타내는 도.
도 17은 구조예 1의 제2 변형예를 나타내는 도.
도 18은 구조예 1의 제3 변형예를 나타내는 도.
도 19는 구조예 1의 제3 변형예를 나타내는 도.
도 20은 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 따른 회로도.
도 21은 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 따른 단면도.
도 22는 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 따른 단면도.
도 23은 구조예 2의 소자 영역 및 판독 워드선의 레이아웃을 나타내는 도.
도 24는 구조예 2의 소스선 및 기입 워드선의 레이아웃을 나타내는 도.
도 25는 구조예 2의 제1 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 26은 구조예 2의 제1 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 27은 구조예 2의 제2 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 28은 구조예 2의 제2 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 29는 구조예 2의 제3 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 30은 구조예 2의 제3 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 31은 구조예 2의 제4 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 32는 구조예 2의 제4 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 33은 구조예 2의 판독 비트선의 레이아웃을 나타내는 도.
도 34는 구조예 2의 제1 변형예를 나타내는 도.
도 35는 구조예 2의 제1 변형예를 나타내는 도.
도 36은 구조예 2의 제2 변형예를 나타내는 도.
도 37은 구조예 2의 제2 변형예를 나타내는 도.
도 38은 구조예 2의 제3 변형예를 나타내는 도.
도 39는 구조예 2의 제3 변형예를 나타내는 도.
도 40은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 따른 회로도.
도 41은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 따른 단면도.
도 42는 구조예 3의 소자 영역 및 판독 워드선의 레이아웃을 나타내는 도.
도 43은 구조예 3의 소스선 및 기입 워드선의 레이아웃을 나타내는 도.
도 44는 구조예 3의 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 45는 구조예 3의 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 46은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 따른 단면도.
도 47은 구조예 3의 소자 영역 및 판독 워드선의 레이아웃을 나타내는 도.
도 48은 구조예 3의 소스선 및 기입 워드선의 레이아웃을 나타내는 도.
도 49는 구조예 3의 TMR 소자 및 그 하부 전극의 레이아웃을 나타내는 도.
도 50은 구조예 3의 TMR 소자 및 그 상부 전극의 레이아웃을 나타내는 도.
도 51은 구조예 1에서의 판독 동작시의 등가 회로를 나타내는 도.
도 52는 구조예 2, 3에서의 판독 동작시의 등가 회로를 나타내는 도.
도 53은 구조예 1의 제2 변형예에서의 판독 동작시의 등가 회로를 나타내는 도.
도 54는 구조예 1의 제3 변형예에서의 판독 동작시의 등가 회로를 나타내는 도.
도 55는 구조예 2의 제2 변형예에서의 판독 동작시의 등가 회로를 나타내는 도.
도 56은 구조예 2의 제3 변형예에서의 판독 동작시의 등가 회로를 나타내는 도.
도 57은 가장 낮은 저항치를 갖는 제 1 TMR 소자의 구조예를 나타내는 도.
도 58은 2번째로 낮은 저항치를 갖는 제2 TMR 소자의 구조예를 나타내는 도.
도 59는 3번째로 낮은 저항치를 갖는 제3 TMR 소자의 구조예를 나타내는 도.
도 60은 가장 높은 저항치를 갖는 제4 TMR 소자의 구조예를 나타내는 도.
도 61은 가장 낮은 저항치를 갖는 제1 TMR 소자의 구조예를 나타내는 도.
도 62는 2번째로 낮은 저항치를 갖는 제2 TMR 소자의 구조예를 나타내는 도.
도 63은 3번째로 낮은 저항치를 갖는 제3 TMR 소자의 구조예를 나타내는 도.
도 64는 가장 높은 저항치를 갖는 제4 TMR 소자의 구조예를 나타내는 도.
도 65는 본 발명에 따른 판독 회로의 회로예 1을 나타내는 도.
도 66은 제4 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 67은 제3 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 68은 제2 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 69는 제1 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 70은 본 발명에 따른 판독 회로의 회로예 2를 나타내는 도.
도 71은 기준 전류 생성 회로의 구체예를 나타내는 도.
도 72는 제4 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 73은 제3 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 74는 제2 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 75는 제1 TMR 소자의 데이터값을 판정하는 논리 회로를 나타내는 도.
도 76은 기준 전위 생성 회로의 구체예를 나타내는 도.
도 77은 기입 워드선 드라이버/싱커의 회로예를 나타내는 도.
도 78은 기입 비트선 드라이버/싱커의 회로예를 나타내는 도.
도 79는 판독 워드선 드라이버의 회로예를 나타내는 도.
도 80은 컬럼 디코더의 회로예를 나타내는 도.
도 81은 본 발명의 제조 방법 1이 적용되는 디바이스 구조를 나타내는 도.
도 82는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 83은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 84는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 85는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 86은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 87은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 88은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 89는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 90은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 91은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 92는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 93은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 94는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 95는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 96은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 97은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 98은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 99는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 100은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 101은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 102는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 103은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 104는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 105는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 106은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 107은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 108은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 109는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 110은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 111은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 112는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 113은 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 114는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 115는 본 발명의 제조 방법 1의 1 스텝을 도시하는 단면도.
도 116은 본 발명의 제조 방법 2가 적용되는 디바이스 구조를 나타내는 도.
도 117은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 118은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 119는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 120은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 121은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 122는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 123은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 124는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 125는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 126은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 127은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 128은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 129는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 130은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 131은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 132는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 133은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 134는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 135는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 136은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 137은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 138은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 139는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 140은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 141은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 142는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 143은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 144는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 145는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 146은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 147은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 148은 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 149는 본 발명의 제조 방법 2의 1 스텝을 도시하는 단면도.
도 150은 본 발명의 제조 방법 3이 적용되는 디바이스 구조를 나타내는 도.
도 151은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 152는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 153은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 154는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 155는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 156은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 157은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 158은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 159는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 160은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 161은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 162는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 163은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 164는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 165는 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 166은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 167은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 168은 본 발명의 제조 방법 3의 1 스텝을 도시하는 단면도.
도 169는 본 발명의 디바이스 구조의 변형예를 도시하는 단면도.
도 170은 본 발명의 디바이스 구조의 변형예를 도시하는 단면도.
도 171은 본 발명의 디바이스 구조의 변형예를 도시하는 평면도.
도 172는 본 발명의 판독 회로의 변형예를 나타내는 도.
도 173은 본 발명의 기준 전류 생성 회로의 변형예를 나타내는 도.
도 174는 본 발명의 판독 회로의 변형예를 나타내는 도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : TMR 소자
23A-n : 기입 워드선 드라이버
23B-n : 판독 워드선 드라이버
24-n : 기입 워드선 싱커
25-n : 로우 디코더
28 : 공통 데이터선
29A : 회로 블록
29B : 판독 회로
31 : 회로 블록
32 : 컬럼 디코더
RSW : 판독 선택 스위치
SWA : 컬럼 선택 스위치
RWLn : 판독 워드선
BLj : 판독 비트선
BKjk, BK : 블록
CSLj : 컬럼 선택선 신호
본 발명은 자기 저항(Magneto Resistive) 효과를 이용하여 "1","0"-데이터를 기억하는 자기 랜덤 액세스 메모리(자기 랜덤 액세스 메모리.:Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 의해 데이터를 기억하는 메모리가 많이 제안되고 있지만 그 중 하나로, 터널 자기 저항(Tunnelling Magneto Resistive :이후, TMR이라 표기한다.) 효과를 이용하여 "1","0"-데이터를 기억하는 자기 랜덤 액세스 메모리가 있다.
자기 랜덤 액세스 메모리의 제안으로서는, 예를 들면, Roy Scheuerlein 등의, ISSCC200O Technical Digest p.128 「셀 각각에 자기 터널 정합 및 FET 스위치를 사용하는 10㎱ 판독 및 기입 비휘발성 메모리 어레이(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)」가 알려져 있다.
자기 랜덤 액세스 메모리는 TMR 소자에 의해, "1","0"-데이터를 기억한다. TMR 소자의 기본 구조는 2개의 자성층(강자성층) 사이에 절연층(터널 배리어)이 끼워진 구조이다.
TMR 소자에 기억되는 데이터는, 2개의 자성층의 자화 상태가 평행한지, 또는 반평행한지에 의해 판단된다. 여기서, 평행이란 2개의 자성층의 자화의 방향이 동일함을 의미하고, 반평행이란 2개의 자성층의 자화의 방향이 역방향임을 의미한다.
통상, 2개의 자성층 중의 1개(고정층)에는 반강자성층이 부설된다. 반강자 성층은 고정층의 자화의 방향을 고정하기 위한 소자이다. 따라서, 실제로는 2개의 자성층 중의 다른 1개(자유층)의 자화의 방향에 의해 TMR 소자에 기억되는 데이터("0" 또는 "1")가 결정된다.
TMR 소자의 자화 상태가 평행하게 된 경우, 그 TMR 소자를 구성하는 2개의 자성층의 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 낮아진다. 예를 들면, 이 상태를 "0"인 상태로 한다. 또한, TMR 소자의 자화 상태가 반평행하게 된 경우, 그 TMR 소자를 구성하는 2개의 자성층의 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 높아진다. 예를 들면, 이 상태를 "1"인 상태로 한다.
자기 랜덤 액세스 메모리의 셀 어레이 구조에 대해서는, 현재, 메모리 용량의 대용량화, 기입/판독 동작의 안정화 등의 관점에서 여러 가지의 구조가 검토되고 있다.
예를 들면, 현재에서는, 1개의 메모리 셀을 1개의 MOS 트랜지스터와 하나의 TMR 소자(또는 MTJ(Magnetic Tunne1 Junction) 소자)로 구성하는 셀 어레이 구조가 알려져 있다. 또한, 판독 동작의 안정화를 실현하기 위해서 이러한 셀 어레이 구조를 가짐과 동시에 1 비트 데이터를 2개의 메모리 셀 어레이를 이용하여 기억하는 자기 랜덤 액세스 메모리도 알려져 있다.
그러나, 이들 자기 랜덤 액세스 메모리에서는 메모리 용량의 증대를 도모하기 어렵다. 왜냐하면, 이들의 셀 어레이 구조에서는 1개의 TMR 소자에 1개의 M0S 트랜지스터가 대응하고 있기 때문이다.
(1) 본 발명의 제1 양태에 따르면, 상호 직렬 접속되고 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀; 상기 복수의 메모리 셀의 일단에 접속되어, 제1 방향으로 연장되는 비트선; 및 상기 비트선에 접속되는 판독 회로를 포함하는 자기 랜덤 액세스 메모리가 제공된다.
본 발명의 제2 양태에 따르면, 상호 병렬 접속되고 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀; 상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및 상기 비트선에 접속되는 판독 회로를 포함하며, 상기 복수의 메모리 셀의 자화 상태가 동일한 경우에도 상기 복수의 메모리 셀의 저항치는 서로 다른 자기 랜덤 액세스 메모리가 제공된다.
(2) 본 발명의 제1 양태에 따르면, 자기 랜덤 액세스 메모리는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀의 저항치가 서로 다른 자기 랜덤 액세스 메모리의 판독 방법이 제공되는데, 이 방법은 상기 복수의 메모리 셀이 직렬인 상태에서 상기 복수의 메모리 셀에 판독 전류를 흘리는 단계; 상기 판독 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 아날로그/디지털 변환하는 단계; 및 상기 아날로그/디지털 변환에 의해 얻어진 데이터에 기초하여 상기 복수의 메모리 셀의 데이터 값을 판단하는 단계를 포함한다.
본 발명의 제2 양태에 따르면, 자기 랜덤 액세스 메모리는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀의 저항치가 서로 다른 자기 랜덤 액세스 메모리의 판독 방법이 제공되는데, 이 방 법은 상기 복수의 메모리 셀이 병렬된 상태에서 상기 복수의 메모리 셀에 판독 전류를 흘리는 단계; 상기 판독 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 아날로그/디지털 변환하는 단계; 및 상기 아날로그/디지털 변환에 의해 얻어진 데이터에 기초하여 상기 복수의 메모리 셀의 데이터값을 판단하는 단계를 포함한다.
(3) 본 발명의 제1 양태에 따르면, 자기 랜덤 액세스 메모리가 제공되는데, 상기 판독 회로는 자기 저항 효과를 이용하여 데이터를 기억하는 상호 직렬 또는 병렬 접속된 복수의 메모리 셀을 갖는 자기 랜덤 액세스 메모리에 적용되며, 상기 자기 랜덤 액세스 메모리는 상기 복수의 메모리 셀에 판독 전류를 공급하는 전류원; 상기 판독 전류와 복수의 기준 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 복수의 기준 전위와 비교하는 아날로그/디지털 변환기; 및 상기 아날로그/디지털 변환기의 출력 신호에 기초하여 상기 복수의 메모리 셀의 데이터값을 판단하는 논리 회로를 포함한다.
본 발명의 제2 양태에 따르면, 자기 랜덤 액세스 메모리가 제공되는데, 상기 판독 회로는 자기 저항 효과를 이용하여 데이터를 기억하는 상호 직렬 또는 병렬 접속된 복수의 메모리 셀을 갖는 자기 랜덤 액세스 메모리에 적용되며, 상기 자기 랜덤 액세스 메모리는 상기 복수의 메모리 셀에 판독 전류를 공급하는 전류원; 상기 판독 전류와 복수의 기준 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 복수의 기준 전위와 비교하는 아날로그/디지털 변환기; 및 상기 아날로그/디지털 변환기의 출력 신호에 기초하여 상기 복수의 메모리 셀의 데이터값을 판단하는 논리 회로를 포함한다.
(4) 본 발명의 제1 양태에 따르면, 자기 랜덤 액세스 메모리의 제조 방법이 제공되는데, 이 방법은 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계; 상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제 1 기입 워드선을 형성하는 단계; 상기 제1 기입 워드선의 바로 위쪽에 제1 MTJ소자를 형성하는 단계; 상기 제1 MTJ소자의 바로 위쪽에 상기 제 1 방향과 교차하는 제2 방향으로 연장되는 제1 기입 비트선을 형성하는 단계; 상기 제1 MTJ소자의 바로 위쪽에 제2 MTJ소자를 형성하는 단계; 상기 제2 MTJ소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제2 기입 워드선을 형성하는 단계; 상기 제2 MTJ소자의 바로 위쪽에 제3 MTJ소자를 형성하는 단계; 상기 제3 MTJ소자의 바로 위쪽에 상기 제2 방향으로 연장되는 제2 기입 비트선을 형성하는 단계; 상기 제3 MTJ소자의 바로 위쪽에 제4 MTJ소자를 형성하는 단계; 상기 제4 MTJ소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제3 기입 워드선을 형성하는 단계; 및 상기 제4 MTJ소자 상에 상기 제2 방향으로 연장되는 판독 비트선을 형성하는 단계를 포함한다.
본 발명의 제2 양태에 따르면, 자기 랜덤 액세스 메모리의 제조 방법이 제공되는데, 이 방법은 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계; 상기 판독 선택 스위치 상에 제1 방향으로 연장되는 N(N은 복수)개의 기입 워드선을 형성하는 단계; 상기 N개의 기입 워드선의 바로 위쪽에 하부 전극을 형성하는 단계; 상기 N개의 기입 워드선의 바로 위쪽에 상기 하부 전극에 컨택트하는 N개의 MTJ소자를 형성하는 단계; 및 상기 N개의 MTJ소자에 접속하여 상기 제1 방향과 교 차하는 제2 방향으로 연장되는 판독 비트선을 형성하는 단계를 포함한다.
본 발명의 하나의 양태에 따른 자기 랜덤 액세스 메모리는 첨부 도면을 참조하여 이하 상세히 설명될 것이다.
1. 셀 어레이 구조
우선, 본 발명의 한 양태에 따른 자기 랜덤 액세스 메모리의 셀 어레이 구조가 이하 상세히 설명될 것이다.
(1) 구조예 1
구조예 1은 복수 단으로 중첩된 복수의 TMR 소자를 직렬 접속한 셀 어레이 구조에 관한 것이다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 1은 본 발명의 구조예 1로서의 자기 랜덤 액세스 메모리의 주요부를 나타내고 있다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. 여기서, Z 방향이란, X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말하는 것으로 한다.
본 예에서는, 메모리 셀 어레이(11)는 X 방향에 배치되는 j+1개의 TMR 소자(12)와, Y 방향에 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 중첩되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 중첩되는 TMR 소자(12)의 수는 본 예에서는 4개이지만, 그 수는 복수이기만 하면 몇 개든 상관없다.
Z 방향으로 중첩된 4개의 TMR 소자(12)는 상호 직렬 접속되어 1개의 블록 BKik(i=0,1,···j, k=0,1,···n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 중첩되어 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은, 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는, X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되어 Z 방향으로 중첩되는 복수 라인(본 예에서는 3개)의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다. 단, n은 로우의 번호이고 n=0, 1, 2, ···이다.
X 방향으로 연장되는 기입 워드선에 관해서는 1 로우 내의 1개의 단에 1개의 기입 워드선을 배치할 수 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 4개, 즉, TMR 소자(12)를 중첩하는 단 수와 동일해진다.
그러나, 여기서는, X 방향으로 연장되는 1 로우 내의 기입 워드선 중 적어도 1개를 2개의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)에 공유하도록 하고 있다. 구체적으로는, 본 예에서는 기입 워드선 WWL3n+1이 2단째와 3단째의 TMR 소자 에 공유된다. 이 경우, 기입 워드선의 수가 감소하기 때문에 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등의 효과를 얻을 수 있다.
블록 구조로부터 생각하면 도 169 및 도 170에 도시한 바와 같이, 1단째와 2단째의 TMR 소자로 1개의 기입 워드선을 공유하고, 3단째와 4단째의 TMR 소자로 1개의 기입 워드선을 공유하면 X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 2개로 할 수 있다.
그럼에도 불구하고, 본 예에서, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수를 3개로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 본 예에서는 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12)의 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12)의 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는, 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자에 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 1에서는 TMR 소자(12)를 입체적으로 그릴 수 없다는 이유로, 2개의 기입 비트선 Bj0, BLj1 사이에 블록 Bjn 내의 4개의 TMR 소자(12)가 끼워져 있도록 그려져 있지만, 실제는, 상술된 바와 같이, 1단째의 TMR 소자와 2단째의 TMR 소자 의 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자의 사이에 1개의 기입 워드선 BLj1이 배치된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적 구조에 대해서는 후술하는 디바이스 구조의 설명으로 분명해진다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, ···)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작시 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블 록 BK 에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(M0S 트랜지스터) SWA를 경유하여, 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, ···)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수 단에 중첩되고, 상호 직렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자는 반도체 기판 상에 삼차원적으로 배치됨과 동시에 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
② 디바이스 구조 1
다음에, 디바이스 구조에 대하여 설명한다.
도 2 및 도 3은 본 발명의 구조예 1로서의 자기 랜덤 액세스 메모리의 1 블록 분의 디바이스 구조를 나타내고 있다.
도 2는 자기 랜덤 액세스 메모리의 1 블록 분의 Y 방향의 단면을 나타내고, 도 3은 자기 랜덤 액세스 메모리의 1 블록 분의 X 방향의 단면을 나타내고 있다. 도 2 및 도 3에 도시되는 요소에는 도 1의 회로의 요소와 대응이 얻어지도록 도 1과 동일한 부호가 붙여져 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면 X 방향으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 중첩되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은, 하부 전극(41A1, 41A2, 41A3, 41A4)과 상부 전극(41B1, 41B2, 41B3, 41B4)의 사이에 배치되어 있다. 컨택트 플러그(42B, 42C, 42D, 42E, 42F)는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 상호 직렬 접속한다.
가장 하단의 TMR 소자 MTJ1의 하부 전극(41A1)은 컨택트 플러그(42A, 42B)및 중간층(43)을 경유하여 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자 MTJ4의 상부 전극(41B4)은 컨택트 플러그(42F)를 경유 하여 Y 방향으로 연장되는 판독 비트선 BLj에 접속된다.
기입 워드선 WWL3n은 TMR 소자 MTJ1의 바로 아래에 배치되고, 기입 워드선 WWL3n+1은 TMR 소자 MTJ2와 TMR 소자 MTJ3 사이에 배치되고, 기입 워드선 WWL3n+2는 TMR 소자 MTJ4의 바로 위쪽에 배치된다. 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 X 방향으로 연장되어 있다.
기입 비트선 BLj0은 TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 배치되고, 기입 비트선 BLj1은 TMR 소자 MTJ3과 TMR 소자 MTJ4 사이에 배치된다. 기입 비트선 BLj0, BLj1은 Y 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면, 1개의 판독 선택 스위치 RSW에 대하여, 복수(본 예에서는, 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 설치하고 있다. 또한, 이들의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에 중첩되어 상호 직렬 접속된다.
또한, 이 경우, 판독 비트선 BLj는 예를 들면, 최상층에 1개만 설치하면 된다. 또한, 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 및 기입 비트선 BLj0, BLj1 중 적어도 1개에 대해서는 2개의 TMR 소자로 공유시키는 것이 가능하다.
따라서, 이러한 디바이스 구조에 따르면, TMR 소자를 반도체 기판 상에 고밀도로 배치할 수 있게 되기 때문에, 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선등)의 수를 줄일 수 있기 때문에 TMR 소자의 바로 아래의 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상할 수 있다.
③ 디바이스 구조 2
다음에, 도 2 및 도 3의 자기 랜덤 액세스 메모리의 각 단(또는 각 배선층)에서의 평면 레이아웃에 대하여 설명한다.
도 4는 소자 영역 및 판독 워드선의 레이아웃을 나타내고 있다.
반도체 기판(41) 상의 소자 영역(42)은 소자 분리 영역(43)에 의해 둘러싸여 있다. 소자 영역(42)이란 판독 선택 스위치(M0S 트랜지스터)를 형성하는 영역의 것이다.
반도체 기판(41) 상에는 X 방향으로 연장되어, 소자 영역(42)을 걸치도록 판독 워드선 RWL0, RWL1, RWL2가 배치된다. 판독 워드선 RWL0 RWL1, RWL2는 판독 선택 스위치(MOS 트랜지스터)의 게이트가 된다.
판독 워드선 RWL0, RWL1, RWL2의 일방측의 소자 영역은, 판독 선택 스위치의 소스가 되고, 판독 워드선 RWL0, RWL1, RWL2의 타방측의 소자 영역은 판독 선택 스위치의 드레인이 된다.
컨택트부(44A)는 판독 선택 스위치의 소스에 대한 소스 컨택트부이고, 컨택트부(44B)는 판독 선택 스위치의 드레인에 대한 드레인 컨택트부이다.
도 5는 소스선 SL 및 기입 워드선 WWL3n의 레이아웃을 나타내고 있다.
소스선 SL은 X 방향으로 연장되어 있다. 중간층(43)은 소스선 SL과 동일한 배선층에 형성된다. 중간층(43)은 높은 어스펙트비를 갖는 컨택트홀이 형성되는 것을 방지하는 역할을 완수한다. 컨택트부(47)는 중간층(43)과 1단째(최하단)의 TMR 소자의 하부 전극과의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n은 1단째의 TMR 소자에 대한 기입 워드선으로서 작용한다. 기입 워드선 WWL3n은 도 2 및 도 3으로부터 분명하게 알 수 있는 것과 같이 소스선 SL 및 중간층(43)보다도 위이고, 1단째의 TMR 소자 MTJ1의 바로 아래에 배치된다. 기입 워드선 WWL3n은 X 방향으로 연장된다. 도 6은 1단째의 TMR 소자 MTJ1 및 그 하부 전극(41A1)의 레이아웃을 나타내고 있다.
하부 전극(41A1)은 예를 들면, 방형이고 규칙적으로 배치된다. 1단째의 TMR 소자 MTJ1은 하부 전극(41A1) 상에 배치된다. TMR 소자 MTJ1이 배치되는 위치는 예를 들면, 컨택트부(47)와 오버랩되지 않은 위치로 한다.
도 7은 1단째의 TMR 소자 MTJ1의 상부 전극(41B1) 및 기입 비트선 BLOO, BL10의 레이아웃을 나타내고 있다.
상부 전극(41B1)은 예를 들면, 방형이고 1단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(49)는 1단째의 TMR 소자의 상부 전극(41B1)과 2단째의 TMR 소자의 하부 전극의 컨택트부를 나타내고 있다.
기입 비트선 BL00, BL10은 1단째의 TMR 소자의 바로 위쪽에 배치되고, Y 방향으로 연장된다. 또한, 도 2 및 도 3으로부터 분명하게 알 수 있는 바와 같이, 기입 비트선 BL00, BL10은 2단째의 TMR 소자의 바로 아래에 배치된다. 기입 비트선 BL00, BL10은 1단째 및 2단째의 TMR 소자에 대한 기입 비트선으로서 작용한다.
도 8은 2단째의 TMR 소자 MTJ2 및 그 하부 전극(41A2)의 레이아웃을 나타내고 있다.
하부 전극(41A2)은 예를 들면, 방형이고 규칙적으로 배치된다. 2단째의 TMR 소자 MTJ2는 하부 전극(41A2) 상에 배치된다. TMR 소자 MTJ2가 배치되는 위치는 예를 들면, 컨택트부(49)와 오버랩되지 않은 위치로 한다.
도 9는 2단째의 TMR 소자 MTJ2의 상부 전극(41B2) 및 기입 워드 WWL3n+1의 레이아웃을 나타내고 있다.
상부 전극(41B2)은 예를 들면, 방형(方形)이고 2단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(50)는 2단째의 TMR 소자의 상부 전극(41B2)과 그 3단째의 TMR 소자의 하부 전극의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n+1은 2단째 및 3단째의 TMR 소자에 대한 기입 워드선으로서 작용한다. 기입 워드선 WWL3n+1은 도 2 및 도 3으로부터 분명하게 알 수 있는바와 같이, 2단째의 TMR 소자 MTJ2와 3단째의 TMR 소자 MTJ3 사이에 배치되어 X 방향으로 연장된다.
도 10은 3단째의 TMR 소자 MTJ3 및 그 하부 전극(41A3)의 레이아웃을 나타내고 있다.
하부 전극(41A3)은 예를 들면, 방형이고 규칙적으로 배치된다. 3단째의 TMR 소자 MTJ3은 하부 전극(41A3) 상에 배치된다. TMR 소자(MTJ3)가 배치되는 위치는 예를 들면, 컨택트부(50)와 오버랩되지 않은 위치로 한다.
도 11은 3단째의 TMR 소자 MTJ3의 상부 전극(41B3) 및 기입 비트선 BL01, BL11의 레이아웃을 나타내고 있다.
상부 전극(41B3)은 예를 들면, 방형이고 3단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(51x)는 3단째의 TMR 소자의 상부 전극(41B3)과 4 단째의 TMR 소자의 하부 전극의 컨택트부를 나타내고 있다.
기입 비트선 BL01, BL11은 3단째의 TMR 소자의 바로 위쪽에 배치되어 Y 방향으로 연장된다. 또한, 도 2 및 도 3으로부터 분명하게 알 수 있는 바와 같이, 기입 비트선 BL01, BL11은 4단째의 TMR 소자의 바로 아래에 배치된다. 기입 비트선 BLO1, BL11은 3단째 및 4단째의 TMR 소자에 대한 기입 비트선으로서 작용한다.
도 12는 4단째의 TMR 소자 MTJ4 및 그 하부 전극(41A4)의 레이아웃을 나타내고 있다.
하부 전극(41A4)은 예를 들면, 방형이고 규칙적으로 배치된다. 4단째의 TMR 소자 MTJ4는 하부 전극(41A4) 상에 배치된다. TMR 소자 MTJ4가 배치되는 위치는 예를 들면, 컨택트부(51x)와 오버랩되지 않은 위치로 한다.
도 13은 4단째의 TMR 소자 MTJ4의 상부 전극(41B4) 및 기입 워드선 WWL3n+2의 레이아웃을 나타내고 있다.
상부 전극(41B4)은 예를 들면, 방형이고 4단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(52x)는 4단째의 TMR 소자의 상부 전극(41B4)과 판독 비트선의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n+2는 4단째의 TMR 소자에 대한 기입 워드선으로서 작용한다. 기입 워드선 WWL3n+2는 도 2 및 도 3으로부터 분명하게 알 수 있는 바와 같이, 4단째의 TMR 소자 MTJ4의 바로 위쪽에 배치되고 X 방향으로 연장된다.
도 14는 판독 비트선 BL0, BL1의 레이아웃을 나타내고 있다.
판독 비트선 BL0, BL1은 Y 방향으로 연장된다. 판독 비트선 BL0, BL1은 1 컬럼 내에 1개 배치되고, 1 컬럼 내의 블록에 공통으로 접속된다. 컨택트부(52x)는 4단째의 TMR 소자의 상부 전극과 판독 비트선 BL0, BL1과의 컨택트부를 나타내고 있다.
④ 변형예
구조예 1의 변형예에 대하여 설명한다.
도 15는 구조예 1의 제1 변형예를 나타내고 있다.
동 도면은 도 2에 대응하고 있다. 본 예의 디바이스 구조가 도 2의 디바이스 구조와 다른 점은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 중첩되는 위치에 있다.
즉, 도 2의 디바이스 구조에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 게이트 전극, 즉, 판독 워드선 RWLn의 바로 위쪽에 중첩되었다. 이것에 대하여, 본 예의의 구조에서는, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 소스에 접속되는 소스선 SL의 바로 위쪽에 중첩된다.
TMR 소자의 고집적화를 실현하기 위해서는, 예를 들면, 1개의 소스선 SL을 Y 방향에 인접하는 2개의 블록으로 공유하는 것이 유효해진다. 이러한 소스선의 공유화를 생각한 경우에는 도 2의 디바이스 구조는 도 15의 디바이스 구조보다도 우수하다고 할 수 있다.
도 16 및 도 17은 구조예 1의 제2 변형예를 나타내고 있다.
도 16의 회로도는 도 1의 회로도에 대응하고, 또한, 도 17의 디바이스 구조의 단면도는 도 2의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 1 및 도 2의 구조와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 도 1 및 도 2의 구조에서는, 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이것에 대하여, 본 예의 구조에서는 판독 선택 스위치는 다이오드 DI 로 구성된다. 이렇게 하여, 판독 워드선 RWL0,‥‥RWLn은 다이오드 DI의 캐소드에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작시에는 선택된 로우의 판독 워드선 RWLi를 "L", 즉, 접지 전위로 설정한다. 이 때, 선택된 로우의 블록을 구성하는 직렬 접속된 복수의 TMR 소자에 판독 전류를 흘릴 수 있다.
도 18 및 도 19는 구조예 1의 제3 변형예를 나타내고 있다.
도 18의 회로도는 도 1의 회로도에 대응하고, 또한, 도 19의 디바이스 구조의 단면도는 도 2의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 1 및 도 2의 구조와 다른 점은 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 종류에 있다.
즉, 도 1 및 도 2의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 M0S 트랜지스터였다. 이것에 대하여, 본 예의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터로 되어있다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 모두를 바이폴라 트랜지스터로 해도 되고, 그 일부를 바이폴라 트랜지스터로 해도 된다.
(2) 구조예 2
구조예 2는 복수 단으로 중첩된 복수의 TMR 소자를 병렬 접속한 셀 어레이 구조에 관한 것이다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 20은 본 발명의 구조예 2로서의 자기 랜덤 액세스 메모리의 주요부를 나타내고 있다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말한다.
메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 중첩되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 중첩되는 TMR 소자(12)의 수는 본 예에서는 4개이지만 그 수는 복수이기만 하면 몇 개더라도 상관없다.
Z 방향으로 중첩된 4개의 TMR 소자(12)는 상호 병렬 접속되고, 1개의 블록 BKik(i=0,1,···j, k=0,1,. . . n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 중첩하고 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는 X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고, Z 방향으로 중첩되는 복수 라인(본 예에서는 3개)의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다. 단, n은, 로우의 번호이고, n=0, 1, 2, ···이다.
X 방향으로 연장되는 기입 워드선에 관해서는, 1 로우 내의 1개의 단에 1개의 기입 워드선을 배치 할 수 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 4개, 즉 TMR 소자(12)를 중첩하는 단 수와 동일해진다. 그러나, 구조예 1에서 설명한 바와 같이, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수의 증가는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하에 불리해진다.
그래서, 본 예에서도, X 방향으로 연장되는 1 로우 내의 기입 워드선 중 적어도 1개를 2개의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로 공유하도록 하고 있다. 구체적으로는, 본 예에서는, 기입 워드선 WWL3n+1이 2단째의 TMR 소자와 3단째의 TMR 소자에 공유된다.
블록 구조로부터 생각하면 1단째와 2단째의 TMR 소자로 1개의 기입 워드선을 공유하고, 3단째와 4단째의 TMR 소자로 1개의 기입 워드선을 공유하면, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 2개로 할 수 있다. 그럼에도 불구하고, 본 예에서 X 방향으로 연장되는 1 로우 내의 기입 워드선의 수를 3개로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 본 예에서는, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12)의 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12)의 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는, 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자로 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 20에서는 TMR 소자(12)를 입체적으로 그릴 수 없다는 이유로 인해, 2개의 기입 비트선 Bj0, BLj1은 블록 Bjn 내의 4개의 TMR 소자(12)에 교차하도록 그려지고 있지만, 실제는, 상술된 바와 같이, 1단째의 TMR 소자와 2단째의 TMR 소의 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자의 사이에 1개의 기입 워드선 BLj1이 배치된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적 구조에 대해서는 후술하는 디바이스 구조의 설명에서 명확하게 한다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, ···)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작시 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK 에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱 커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, ···)이 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수 단에 중첩되고 상호 병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자는 반도체 기판 상에 삼차원적으로 배치됨과 동시에 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
② 디바이스 구조 1
다음에, 디바이스 구조에 대하여 설명한다.
도 21 및 도 22는 본 발명의 구조예 2로서의 자기 랜덤 액세스 메모리의 1 블록 분의 디바이스 구조를 나타내고 있다.
도 21은 자기 랜덤 액세스 메모리의 1 블록 분의 Y 방향의 단면을 나타내고, 도 22는 자기 랜덤 액세스 메모리의 1 블록 분의 X 방향의 단면을 나타내고 있다. 도 21 및 도 22에 도시되는 요소에는 도 20의 회로의 요소와 대응이 얻어지도록 도 20과 동일한 부호가 붙여 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면, X 방향으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunne1 Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 중첩되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 하부 전극(41A1, 41A2, 41A3, 41A4)과 상부 전극(41B1, 41B2, 41B3, 41B4)의 사이에 배치되어 있다. 컨택트 플러그(42C1, 42C2, 42D1, 42D2, 42E1, 42E2)는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 상호 병렬 접속한다.
가장 하단의 TMR 소자 MTJ1의 하부 전극(41A1)은 컨택트 플러그(42A, 42B) 및 중간층(43)을 경유하여 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자 MTJ4의 상부 전극(41B4)은 컨택트 플러그(42F)를 경유하여 Y 방향으로 연장되는 판독 비트선 BLj에 접속된다.
기입 워드선 WWL3n은 TMR 소자 MTJ1의 바로 아래에 배치되고, 기입 워드선 WWL3n+1은 TMR 소자 MTJ2와 TMR 소자 MTJ3 사이에 배치되고, 기입 워드선 WWL3n+2는 TMR 소자 MTJ4의 바로 위쪽에 배치된다. 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 X 방향으로 연장되어 있다.
기입 비트선 BLj0은 TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 배치되고, 기입 비트선 BLj1은 TMR 소자 MTJ3과 TMR 소자 MTJ4 사이에 배치된다. 기입 비트선 BLj0, BLj1은 Y 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면, 1개의 판독 선택 스위치 RSW에 대하여 복수(본 예에서는 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 설치하고 있다. 또한, 이들 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에 중첩되고 상호 병렬로 접속된다.
또한, 이 경우, 판독 비트선 BLj는 예를 들면, 최상층에 1개만 설치하면 된다. 또한, 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 및 기입 비트선 BLj0, BLj1 중 적어도 1개에 대해서는 2개의 TMR 소자로 공유시키는 것이 가능하다.
따라서, 이러한 디바이스 구조에 따르면 TMR 소자를 반도체 기판 상에 고밀도로 배치할 수 있게 되기 때문에 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선등)의 수를 줄일 수 있기 때문에 TMR 소자의 바로 아래의 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상할 수 있다.
③ 디바이스 구조 2
다음에, 도 21 및 도 22의 자기 랜덤 액세스 메모리의 각 단(또는 각 배선층)에서의 평면 레이아웃에 대하여 설명한다.
도 23은 소자 영역 및 판독 워드선의 레이아웃을 나타내고 있다.
반도체 기판(41) 상의 소자 영역(42)은 소자 분리 영역(43)에 의해 둘러싸여 있다. 소자 영역(42)이란 판독 선택 스위치(MOS 트랜지스터)를 형성하는 영역이다.
반도체 기판(41) 상에는 X 방향으로 연장되어, 소자 영역(42)을 걸치도록 판독 워드선 RWL0, RWL1, RWL2가 배치된다. 판독 워드선 RWL0 RWL1, RWL2는 판독 선택 스위치(MOS 트랜지스터)의 게이트가 된다.
판독 워드선 RWL0, RWL1, RWL2의 일방측의 소자 영역은 판독 선택 스위치의 소스가 되고, 판독 워드선 RWL0, RWL1, RWL2의 타방측의 소자 영역은 판독 선택 스위치의 드레인이 된다.
컨택트부(44A)는 판독 선택 스위치의 소스에 대한 소스 컨택트부이고, 컨택트부(44B)는 판독 선택 스위치의 드레인에 대한 드레인 컨택트부이다.
본 예에서는, 도 21 및 도 22로부터 분명하게 알 수 있는 바와 같이, TMR 소자가 병렬 접속되어 있기 때문에 컨택트 플러그의 수가 많아져 컬럼 방향에 인접하는 2개의 블록의 거리를 단축하는 것이 어렵게 되어 있다.
그래서, 본 예에서는 블록마다 판독 선택 스위치의 소스에 대한 컨택트부(44A)를 설치한다.
단, 컬럼 방향에 인접하는 2개의 블록이 1개의 소스선을 공유하는 것에 변함이 없다. 즉, 구조예 2에서도 구조예 1과 같이 컬럼 방향에 인접하는 2개의 블록은 1개의 소스선을 공유한다.
도 24는 소스선 SL 및 기입 워드선 WWL3n의 레이아웃을 나타내고 있다.
소스선 SL은 X 방향으로 연장되어 있다. 소스선 SL은 컬럼 방향에 인접하는 2개의 블록 내의 판독 선택 스위치의 소스에 접속된다.
중간층(43)은 소스선 SL과 동일한 배선층에 형성된다. 중간층(43)은 높은 어스펙트비를 갖는 컨택트홀이 형성되는 것을 방지하는 역할을 완수한다. 컨택트부(47)는 중간층(43)과 1단째(최하단)의 TMR 소자의 하부 전극과의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n은 1단째의 TMR 소자에 대한 기입 워드선으로서 작용한다. 기입 워드선 WWL3n은 도 21 및 도 22로부터 분명하게 알 수 있는 바와 같이, 소스선 SL 및 중간층(43)보다도 위이고, 1단째의 TMR 소자 MTJ1의 바로 아래에 배치된다. 기입 워드선 WWL3n은 X 방향으로 연장된다.
도 25는 1단째의 TMR 소자 MTJ1 및 그 하부 전극(41A1)의 레이아웃을 나타내고 있다.
하부 전극(41A1)은 예를 들면, 방형을 가지고 규칙적으로 배치된다. 1단째의 TMR 소자 MTJ1은 하부 전극(41A1) 상에 배치된다. TMR 소자 MTJ1이 배치되는 위치는 예를 들면, 컨택트부(47)와 오버랩되지 않은 위치로 한다.
도 26은 1단째의 TMR 소자 MTJ1의 상부 전극(41B1) 및 기입 비트선 BL00, BL10의 레이아웃을 나타내고 있다.
상부 전극(41B1)은 예를 들면, 방형을 가지고, 1단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(49)는 1단째의 TMR 소자의 상부 전극(41B1)과 2단째의 TMR 소자의 하부 전극과의 컨택트부를 나타내고 있다.
기입 비트선 BL00, BL10은 1단째의 TMR 소자의 바로 위쪽에 배치되고, Y 방향으로 연장된다. 또한, 도 21 및 도 22로부터 분명한 바와 같이, 기입 비트선 BL00, BL10은 2단째의 TMR 소자의 바로 아래에 배치된다. 기입 비트선 BL00, BL10 은 1단째 및 2단째의 TMR 소자에 대한 기입 비트선으로서 작용한다.
도 27은 2단째의 TMR 소자 MTJ2 및 그 하부 전극(41A2)의 레이아웃을 나타내고 있다.
하부 전극(41A2)은 예를 들면, 방형을 가지고 규칙적으로 배치된다. 2단째의 TMR 소자 MTJ2는 하부 전극(41A2) 상에 배치된다. TMR 소자 MTJ2가 배치되는 위치는 예를 들면, 컨택트부(49)와 오버랩되지 않은 위치로 한다.
도 28은 2단째의 TMR 소자 MTJ2의 상부 전극(41B2) 및 기입 워드선 WWL3n+1의 레이아웃을 나타내고 있다.
상부 전극(41B2)은 예를 들면, 방형을 가지고 2단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(50)는 2단째의 TMR 소자의 상부 전극(41B2)과 그 3단째의 TMR 소자의 하부 전극과의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n+1은 2단째 및 3단째의 TMR 소자에 대한 기입 워드선으로서 작용한다. 기입 워드선 WWL3n+1은 도 21 및 도 22로부터 분명한 바와 같이, 2단째3단째 소자 MTJ2와 3단째의 TMR 소자 MTJ3 사이에 배치되고, X 방향으로 연장된다.
도 29는 3단째의 TMR 소자 MTJ3 및 그 하부 전극(41A3)의 레이아웃을 나타내고 있다.
하부 전극(41A3)은 예를 들면, 방형을 가지고 규칙적으로 배치된다. 3단째의 TMR 소자 MTJ3은 하부 전극(41A3) 상에 배치된다. TMR 소자 MTJ3이 배치되는 위치는 예를 들면, 컨택트부(50)와 오버랩되지 않은 위치로 한다.
도 30은 3단째의 TMR 소자 MTJ3의 상부 전극(41B3) 및 기입 비트선 BL01, BL11의 레이아웃을 나타내고 있다.
상부 전극(41B3)은 예를 들면, 방형을 가지고 3단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(51x)는 3단째의 TMR 소자의 상부 전극(41B3)과 4단째의 TMR 소자의 하부 전극과의 컨택트부를 나타내고 있다.
기입 비트선 BL01, BL11은 3단째의 TMR 소자의 바로 위쪽에 배치되고, Y 방향으로 연장된다. 또한, 도 2 및 도 3으로부터 분명한 바와 같이, 기입 비트선 BL01, BL11은 4단째의 TMR 소자의 바로 아래에 배치된다. 기입 비트선 BL01, BL11은 3단째 및 4단째의 TMR 소자에 대한 기입 비트선으로서 작용한다.
도 31은 4단째의 TMR 소자 MTJ4 및 그 하부 전극(41A4)의 레이아웃을 나타내고 있다.
하부 전극(41A4)은 예를 들면, 방형을 가지고 규칙적으로 배치된다. 4단째의 TMR 소자 MTJ4는 하부 전극(41A4) 상에 배치된다. TMR 소자 MTJ4가 배치되는 위치는 예를 들면, 컨택트부(51x)와 오버랩되지 않은 위치로 한다.
도 32는 4단째의 TMR 소자 MTJ4의 상부 전극(41B4) 및 기입 워드선 WWL3n+2의 레이아웃을 나타내고 있다.
상부 전극(41B4)은 예를 들면, 방형을 가지고 4단째의 TMR 소자의 하부 전극에 오버랩되도록 배치된다. 컨택트부(52x)는 4단째의 TMR 소자의 상부 전극(41B4)과 판독 비트선과의 컨택트부를 나타내고 있다.
기입 워드선 WWL3n+2는 4단째의 TMR 소자에 대한 기입 워드선으로서 작용한 다. 기입 워드선 WWL3n+2는 도 2 및 도 3으로부터 분명한 바와 같이 4단째의 TMR 소자 MTJ4의 바로 위쪽에 배치되고, X 방향으로 연장된다.
도 33은 판독 비트선 BLO, BL1의 레이아웃을 나타내고 있다.
판독 비트선 BL0, BL1은 Y 방향으로 연장된다. 판독 비트선 BL0, BL1은 1 컬럼 내에 1개 배치되어 1 컬럼 내의 블록에 공통으로 접속된다. 컨택트부(52x)는 4단째의 TMR 소자의 상부 전극과 판독 비트선 BL0, BL1과의 컨택트부를 나타내고 있다.
④ 변형예
구조예 2의 변형예에 대하여 설명한다.
도 34는 구조예 2의 제1 변형예를 나타내고 있다.
동 도면은 도 21에 대응하고 있다. 본 예의 디바이스 구조가 도 21의 디바이스 구조와 다른 점은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 중첩되는 위치에 있다.
즉, 도 21의 디바이스 구조에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 게이트 전극, 즉, 판독 워드선 RWLn의 바로 위쪽에 중첩되었다.
이 경우, 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)은 TMR 소자로부터 일방측으로 넓어지고, 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)은 TMR 소자로부터 타방측으로 넓어진다. 또한, TMR 소자의 양측에 하부 전극 및 상부 전극에 대한 컨택트부가 설치된다.
이것에 대하여, 본 예의 아이스 구조에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 소스에 접속되는 소스선 SL의 바로 위쪽에 중첩된다.
이 경우, 하부 전극(41A1, 41A2, 41A3, 41A4) 및 상부 전극(41B1, 41B2, 41B3, 41B4)은 모두 TMR 소자로부터 일방측으로 넓어진다. 또한, TMR 소자의 일방측에는 하부 전극 및 상부 전극에 대한 컨택트부가 설치된다.
도 35는 도 34의 디바이스 구조에서 TMR 소자, 하부 전극 및 상부 전극의 위치 관계를 평면도로 나타낸 것이다.
본 예에서는 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)의 형상은 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)의 형상과는 다르다. 또한, 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)의 일부, 즉, 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)에 오버랩되는 부분은 제거되어 있다.
도 36 및 도 37은 구조예 2의 제2 변형예를 나타내고 있다.
도 36의 회로도는 도 20의 회로도에 대응하고, 또한, 도 37의 디바이스 구조의 단면도는 도 34의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 20 및 도 34의 구조와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 도 20 및 도 34의 구조에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이것에 대하여, 본 예의 구조에서는 판독 선택 스위치는 다이오드 DI로 구성된다. 이렇게 하여, 판독 워드선 RWL0 ···RWLn은 다이오드 DI의 캐소드에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작시에는 선택된 로우의 판독 워드선 RWLi를 "0", 즉, 접지 전위로 설정한다. 이 때, 선택된 로우의 블록을 구성하는 직렬 접속된 복수의 TMR 소자에 판독 전류를 흘릴 수 있다.
도 38 및 도 39는 구조예 2의 제3 변형예를 나타내고 있다.
도 38의 회로도는 도 20의 회로도에 대응하고, 또한, 도 39의 디바이스 구조의 단면도는 도 34의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 20 및 도 34의 구조와 다른 점은 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 종류에 있다.
즉, 도 20 및 도 34의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 M0S 트랜지스터였다. 이것에 대하여, 본 예의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터로 되어있다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 모두를 바이폴라 트랜지스터로 해도 되고 그 일부를 바이폴라 트랜지스터로 해도 된다.
(3) 구조예 3
구조예 3은 복수의 TMR 소자를 병렬 접속한 셀 어레이 구조에 관한 것이다.
구조예 3에서는 1 컬럼 내의 복수의 블록의 각각은 반도체 기판의 표면에 대하여 수직인 방향(Z 방향)으로 복수 단으로 중첩된 복수의 TMR 소자를 갖고 있지 않다. 각 블록은 반도체 기판의 표면에 대하여 평행한 Y 방향(컬럼 방향)으로 나란한 복수의 TMR 소자로 구성된다.
그러나, 구조예 3에서도, 후술하는 본 발명의 판독 동작 원리를 적용할 수 있고, 또한, 그 경우에는 TMR 소자의 구조에 관하여 후술하는 본 발명의 구조를 채용할 필요가 있다.
그래서, 이하에서는, 구조예 3, 즉, 반도체 기판의 표면에 대하여 평행한 방향으로 나란한 복수의 TMR 소자를 병렬 접속한 구조에 대하여 설명한다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 40은 본 발명의 구조예 3으로서의 자기 랜덤 액세스 메모리의 주요부를 나타내고 있다.
메모리 셀 어레이(11)는 X 방향 및 Y 방향으로 어레이형으로 배치되는 복수의 블록 BK을 갖는다. 단, 동 도면에서는 도면을 이해하기 쉽게 하기 위해서 메모리 셀 어레이(11) 내에는 1개의 블록 BK만이 그려져 있다.
블록 BK은 상부 배선(26)과 하부 배선(27) 사이에 병렬 접속된 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4 (12)로 구성된다.
하나의 블록 BK을 구성하는 TMR 소자(12)의 수는 본 예에서는 4개이지만 그 수는 복수이기만 하면 몇 개더라도 상관없다.
상부 배선(26)의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SW를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다) 및 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29)에 접속된다.
상부 배선(26)의 타단은 컬럼 선택 스위치(MOS 트랜지스터) SW를 경유하여 공통 드라이버선(30)에 접속된다. 공통 드라이버선(30)은 기입 비트선 드라이버/싱커(31)에 접속된다.
컬럼 선택 스위치 SW의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, ···)이 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj 을 출력한다.
상부 배선(26)은 판독 동작시에는 판독 비트선 BLj로서 기능함과 동시에 기입 동작시에는 기입 비트선으로서도 기능한다.
하부 배선(27)은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다. 판독 동작시, 선택된 블록 BK에서는 판독 워드선 RWL0의 레벨이 "H"가 되기 때문에 판독 선택 스위치 RSW가 온 상태가 되어 그 블록 BK 내의 복수의 TMR 소자(12)에 판독 전류가 흐른다.
메모리 셀 어레이(11) 내에는 블록 BK을 구성하는 4개의 TMR 소자(12)에 대응하여 X 방향으로 연장되는 4개의 기입 워드선 WWLO, WWL1, WWL2, WWL3이 배치된다.
기입 워드선 WWLO, WWL1, WWL3, WWL4의 일단은 기입 워드선 드라이버(23A)에 접속되고, 그 타단은 기입 워드선 싱커(24)에 접속된다. 판독 선택 스위치 RSW의 게이트, 즉, 판독 워드선 RWL0은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B)에 접속된다.
로우 디코더(25)는 기입 동작시, 로우 어드레스 신호에 기초하여 기입 워드선 WWLO, WWL1, WWL2, WWL3 중의 1개를 선택한다. 기입 워드선 드라이버(23A)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24)에 흡수된다.
로우 디코더(25)는 판독 동작시 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B)는 선택된 블록 BK에 접속되는 판독 워드선 RWL0에 판독 워드선 전압("H" 레벨)을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되고 판독 동작은 블록 단위로 행해진다. 또한, 1개의 블록은 상호 병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조이더라도 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌 할 수 있다.
② 디바이스 구조 1
다음에, 디바이스 구조에 대하여 설명한다.
도 41은 본 발명의 구조예 3으로서의 자기 랜덤 액세스 메모리의 1 블록 분의 디바이스 구조를 나타내고 있다. 도 41에 도시되는 요소에는 도 40의 회로의 요소와 대응이 얻어지도록 도 40과 동일한 부호가 붙여 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면 X 방향에 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWL0으로 되어있다. 판독 워드선 RWL0은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 Y 방향으로 일렬로 나란히 배치되어 있다.
이 때문에 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래의 영역은 X 방향이 좁고 Y 방향이 넓게 되어 있다. 즉, 본 예에서는 판독 선택 스위치(MOS 트랜지스터) RSW의 채널 길이를 자유롭게 바꿀 수 있다. 판독 선택 스위치 RSW의 채널 폭에 대해서도 예를 들면, 도 171에 도시한 바와 같이, 판독 선택 스위치(MOS 트랜지스터) RSW를 지그재그 격자형으로 배치함으로써 자유롭게 설정할 수 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 상부 전극(26)과 하부 전극(27)의 사이에 병렬로 접속되어 있다. 컨택트 플러그(42A, 42B) 및 중간층(43)은 하부 배선(27)과 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인을 상호 접속한다.
기입 워드선 WWL0, WWL1, WWL2, WWL3은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대응하고 있다. 기입 워드선 WWL0, WWL1, WWL2, WWL3은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에 배치되어 X 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면 1개의 판독 선택 스위치 RSW에 대하여, 복수(본 예에서는 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 대응시켜, 이들에 의해 1개의 블록을 구성하고 있다. 또, 이들 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에서 상호 병렬로 접속된다.
따라서, 판독 선택 스위치의 수를 줄일 수 있고, TMR 소자의 고밀도화 및 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선등)의 수를 줄일 수 있기 때문에 TMR 소 자의 바로 아래 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상할 수 있다.
③ 디바이스 구조 2
다음에, 도 41의 자기 랜덤 액세스 메모리의 각 배선층에서의 평면 레이아웃에 대하여 설명한다.
도 42는 소자 영역 및 판독 워드선의 레이아웃을 나타내고 있다.
반도체 기판(41) 상의 소자 영역(42)은 소자 분리 영역(43)에 의해 둘러싸여 있다. 소자 영역(42)이란 판독 선택 스위치(MOS 트랜지스터)를 형성하는 영역이다.
반도체 기판(41) 상에는 X 방향으로 연장되어 소자 영역(42)을 걸치도록 판독 워드선 RWL0, RWL1이 배치된다. 판독 워드선 RWL0, RWL1은 판독 선택 스위치(M0S 트랜지스터)의 게이트가 된다.
판독 워드선 RWL0, RWL1의 일방측의 소자 영역은 판독 선택 스위치의 소스가 되고, 판독 워드선 RWL0, RWL1의 타방측의 소자 영역은 판독 선택 스위치의 드레인이 된다.
컨택트부(44A)는 판독 선택 스위치의 소스에 대한 소스 컨택트부이고, 컨택트부(44B)는 판독 선택 스위치의 드레인에 대한 드레인 컨택트부이다.
도 43은 소스선 SL 및 기입 워드선 WWL0, WWL1, WW2, WWL3의 레이아웃을 나타내고 있다.
소스선 SL은 X 방향으로 연장되어 있다. 소스선 SL은 판독 선택 스위치의 소스에 접속된다.
중간층(43)은 소스선 SL과 동일한 배선층에 형성된다. 중간층(43)은 높은 어스펙트비를 갖는 컨택트홀이 형성되는 것을 방지하는 역할을 완수한다. 컨택트부(47)는 중간층(43)과 TMR 소자의 하부 배선과의 컨택트부를 나타내고 있다.
기입 워드선 WWL0, WWL1, WWL2, WWL3은 도 41로부터 분명한 바와 같이, 소스선 SL 및 중간층(43)보다도 위이고, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에 배치된다. 기입 워드선 WWLO, WWL1, WW2, WWL3은 X 방향으로 연장된다.
도 44는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4 및 그 하부 배선(27)의 레이아웃을 나타내고 있다.
하부 배선(27)은 그 위에 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 배치할 수 있을 만큼의 충분한 폭을 가지고 Y 방향으로 연장되어 있다. 하부 배선(27)의 일단의 컨택트부(47)에서는 컨택트 플러그가 접속된다. TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 Y 방향에 일정 간격으로 배치됨과 동시에 기입 워드선의 바로 윗쪽에 배치된다.
도 45는 TMR 소자의 상부 전극(26) 및 하부 전극(27)의 레이아웃을 도시하고 있다.
상부 전극(26)은 TMR 소자의 바로 윗쪽에 배치되고 Y 방향으로 연장된다. 상부 전극(26)은 기입 비트선으로서 및 판독 비트선으로서 기능한다. 상부 배선(26)은 1 컬럼 내에 1개 배치되어 1 컬럼 내의 블록 내의 복수의 TMR 소자에 공통으로 접속된다.
④ 디바이스 구조 3
다음에, 디바이스 구조 1의 변형예에 대하여 설명한다.
이 디바이스 구조 3은 디바이스 구조 1의 변형예에 관한 것이다.
디바이스 구조 3의 특징은 디바이스 구조 1과 비교하면 판독 선택 스위치 RSW의 방향에 있다. 즉, 디바이스 구조 3의 판독 선택 스위치 RSW의 방향은 X-Y 평면 내에서 디바이스 구조 1의 판독 선택 스위치 RSW의 방향을 90°회전시킨 것으로 되어있다.
도 46은 본 발명의 구조예 3으로서의 자기 랜덤 액세스 메모리의 1 블록 분의 디바이스 구조를 나타내고 있다. 도 46에 도시되는 요소에는, 도 40의 회로의 요소와 대응이 얻어지도록 도 40과 동일한 부호가 붙여 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(M0S 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면 X 방향에 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLO이 되어있다. 판독 워드선 RWL0은 Y 방향으로 연장되고, 또한, 도면에서 90°꺾여 X 방향으로 연장된다.
본 예에서는, 판독 선택 스위치(MOS 트랜지스터) RSW의 채널 폭은 Y 방향에 평행하게 된다.
판독 선택 스위치 RSW 상의 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4는 Y 방향에 일렬로 나란히 배치되어 있기 때문에 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래 영역은 X 방향이 좁고, Y 방향이 넓게 되어 있다.
따라서, 본 예에서는 판독 선택 스위치(MOS 트랜지스터) RSW의 채널 폭을 자유롭게 바꿀 수 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 상부 전극(26)과 하부 전극(27) 사이에 병렬로 접속되어 있다. 컨택트 플러그(42A, 42B) 및 중간층(43)은 하부 배선(27)과 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인을 상호 접속한다.
기입 워드선 WWL0, WWL1, WWL2, WWL3은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대응하고 있다. 기입 워드선 WWL0, WWL1, WWL2, WWL3은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에 배치되어 X 방향으로 연장되어 있다.
이러한 디바이스 구조에서도 복수(본 예에서는 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 1개의 판독 선택 스위치 RSW에 대응시키면 된다. 또한, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에서 상호 병렬로 접속된다.
따라서, 판독 선택 스위치의 수를 줄일 수 있어, TMR 소자의 고밀도화 및 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선등)의 수를 줄일 수 있기 때문에 TMR 소자의 바로 아래 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상할 수 있다.
⑤ 디바이스 구조 4
다음에, 도 46의 자기 랜덤 액세스 메모리의 각 배선층에서의 평면 레이아웃 에 대하여 설명한다.
도 47은 소자 영역 및 판독 워드선의 레이아웃을 나타내고 있다.
반도체 기판(41) 상의 소자 영역(42)은 소자 분리 영역(43)에 의해 둘러싸여 있다. 소자 영역(42)이란 판독 선택 스위치(MOS 트랜지스터)를 형성하는 영역이다.
반도체 기판(41) 상에는 Y 방향으로 연장되어, 소자 영역(42)을 걸치도록 판독 워드선 RWL0, RWL1이 배치된다. 또한, 판독 워드선 RWL0, RWL1은 소자 분리 영역(43) 상에서 90°로 꺾여 X 방향으로 연장되어 있다.
판독 워드선 RWL0, RWL1은 판독 선택 스위치(MOS 트랜지스터)의 게이트가 된다. 판독 워드선 RWL0, RWL1의 일방측의 소자 영역은 판독 선택 스위치의 소스가 되고, 판독 워드선 RWL0, RWL1의 타방측의 소자 영역은 판독 선택 스위치의 드레인이 된다.
컨택트부(44A)는 판독 선택 스위치의 소스에 대한 소스 컨택트부이고, 컨택트부(44B)는 판독 선택 스위치의 드레인에 대한 드레인 컨택트부이다.
도 48은 소스선 SL 및 기입 워드선 WWL0, WWL1, WW2, WWL3의 레이아웃을 나타내고 있다.
소스선 SL은 Y 방향으로 연장되고, 또한, 소자 분리 영역 상에서 90°로 꺾여 X 방향으로 연장되어 있다. 소스선 SL은 판독 선택 스위치의 소스에 접속된다.
중간층(43)은 소스선 SL과 동일한 배선층에 형성된다. 중간층(43)은 높은 어스펙트비를 갖는 컨택트홀이 형성되는 것을 방지하는 역할을 완수한다. 컨택트 부(47)는 중간층(43)과 TMR 소자의 하부 배선과의 컨택트부를 나타내고 있다.
기입 워드선 WWLO, WWL1, WW2, WWL3은 도 46으로부터 분명한 바와 같이, 소스선 SL 및 중간층(43)보다도 위이고, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에 배치된다. 기입 워드선 WWL0, WWL1, WW2, WWL3은, X 방향으로 연장된다.
도 49는 TMR 소자 MTJ1, MTJ2, NITJ3, MTJ4 및 그 하부 배선(27)의 레이아웃을 나타내고 있다.
하부 배선(27)은 그 위에 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 배치할 수 있는 만큼의 충분한 폭을 가지고 Y 방향으로 연장되어 있다. 하부 배선(27)의 일단의 컨택트부(47)에서는 컨택트 플러그가 접속된다. TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 Y 방향으로 일정 간격으로 배치됨과 동시에 기입 워드선의 바로 윗쪽에 배치된다.
도 50은 TMR 소자의 상부 전극(26) 및 하부 전극(27)의 레이아웃을 도시하고 있다.
상부 전극(26)은 TMR 소자의 바로 윗쪽에 배치되고, Y 방향으로 연장된다. 상부 전극(26)은 기입 비트선으로서 및 판독 비트선으로서 기능한다. 상부 배선(26)은 1 컬럼 내에 1개 배치되어, 1 컬럼 내의 블록 내의 복수의 TMR 소자에 공통으로 접속된다.
⑥ 기타
상술의 구조예 3(디바이스 구조 1,2,3,4)에서는 판독 선택 스위치 RSW는 MOS 트랜지스터인 것을 전제로 하였다. 단, 판독 선택 스위치 RSW로서는 MOS 트랜지스 터로 대체하고, 다이오드, 바이폴라 트랜지스터 등을 사용해도 된다.
2. TMR 소자의 구조
상술한 셀 어레이 구조에서는 1 블록 내의 복수의 TMR 소자는 직렬 또는 병렬로 접속되어 있다.
이러한 셀 어레이 구조를 전제로 하는 경우, 1 블록 내의 복수의 TMR 소자의 구조가 동일할 때에는 파괴 판독 동작 원리 등의 특수한 판독 동작 원리를 채용해도 된다. 그러나, 이 파괴 판독 동작 원리에서는 1회의 데이터 판독 동작을 완료시키기 위해서 2회의 판독 동작과 2회의 기입 동작을 필요로 한다.
그래서, 여기서는 직렬 또는 병렬로 접속된 복수의 TMR 소자의 하나로부터 데이터를 판독하는 경우에 데이터가 파괴되는 일이 없다, 소위 비파괴 판독 동작 원리를 제안한다.
이 판독 동작 원리에 대해서는, 후에 상술하는 것으로 하고, 여기서는 이 판독 동작 원리를 실현하기 위한 TMR 소자의 구조를 설명한다.
(1) 판독 동작시의 등가 회로
우선, 판독 동작시에서의 1 블록 내의 TMR 소자(메모리 셀)의 등가 회로에 대하여 설명한다.
도 51은 셀 어레이 구조의 구조예 1에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 직렬 접속되고, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 직렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(MOS 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW의 게이트 즉, 판독 워드선 RWLn의 전위는 "H"로 설정되어 있기 때문에 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
도 52는 셀 어레이 구조의 구조예 2, 3에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 병렬 접속되고 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(MOS 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW의 게이트, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정되어 있기 때문에 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
도 53은 셀 어레이 구조의 구조예 1의 제2 변형예에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 직렬 접속되고, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 직렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 판독 워드선 RWLn 사이에는 다이오드 DI가 접속된다.
판독 워드선 RWLn의 전위는 접지 전위 VSS에 설정되어 있기 때문에 직렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에는 판독 전류가 흐른다.
도 54는 셀 어레이 구조의 구조예 1의 제3 변형예에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 직렬 접속되고, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 직렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(바이폴라 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW의 게이트 즉, 판독 워드선 RWLn의 전위는 "H"로 설정되어 있기 때문에 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
도 55는 셀 어레이 구조의 구조예 2의 제2 변형예에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 병렬 접속되고 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 판독 워드선 RWLn사이에는 다이오드 DI가 접속된다.
판독 워드선 RWLn의 전위는 접지 전위 VSS에 설정되어 있기 때문에 병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에는 판독 전류가 흐른다.
도 56은 셀 어레이 구조의 구조예 2의 제3 변형예에서의 판독 동작시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 병렬 접속되고 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(바이폴라 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW의 게이트 즉, 판독 워드선 RWLn의 전위는 "H"로 설정되어 있기 때문에 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
(2) TMR 소자의 구조
본 발명에 따른 TMR 소자의 구조의 특징은 1 블록 내의 직렬 또는 병렬 접속된 복수의 TMR 소자의 구조가 서로 다른 점에 있다.
구체적으로는, 본 발명에서는 1 블록 내의 복수의 TMR 소자의 자화 상태가 전부 평행(평행 및 반평행의 정의는 종래 기술란을 참조)인 경우의 각 TMR 소자의 저항치가 각각 다른 값이 되도록 이들 복수의 TMR 소자의 구조를 결정한다.
예를 들면, 1 블록 내의 복수의 TMR 소자의 자화 상태가 전부 평행한 경우의 각 TMR 소자의 저항치는 이하와 같이 설정된다.
직렬 또는 병렬 접속되는 i(i는 복수)개의 TMR 소자를 MTJ1, MTJ2, ···MTJi로 하고, 자화 상태가 평행일 때의 각각의 저항치를 RTMR1, RTMR2, ···RTMRi로 한다. 이 때, 저항치 RTMR1, RTMR2, ···RTMRi는,
Figure 112002039466969-pat00001
로 설정된다.
즉, 1 블록 내의 복수의 TMR 소자의 자화 상태가 전부 평행한 경우의 각 TMR 소자의 저항치는 2배씩 다르다.
또, i 개의 TMR 소자 MTJ1, MTJ2, ···MTJi의 블록 내의 위치에 대해서는 고정되지 않는다. 예를 들면, 가장, 판독 선택 스위치 RSW에 가까운 TMR 소자를 MTJ1로 해도 되고 또는 다른 소자로 해도 된다.
이러한 TMR 소자의 저항치의 관계를 실현하기 위해서 블록 내의 복수의 TMR 소자의 구조를 각각 다른 것으로 한다.
상기 수학식 1의 관계는 예를 들면, 각 TMR 소자의 면적(각 TMR 소자의 터널 배리어의 면적)을 바꾸는 것에 의해 실현할 수 있다.
즉, 직렬 또는 병렬 접속되는 i 개의 TMR 소자 MTJ1, MTJ2, ···MTJi의 면적을 STMR1, STMR2, ···STMRi로 한 경우,
Figure 112002039466969-pat00002
로 설정하면 상기 수학식 1의 관계를 실현할 수 있다.
또한, TMR 소자의 면적을 바꾸는 방법 이외의 방법으로서는 동일 구조 및 동일 면적의 MTJ 소자를 중첩하는 수(터널 배리어의 수)를 변경함으로써 상기 수학식 1이 관계를 충족시킨 복수의 TMR 소자를 실현할 수 있다.
예를 들면, 기억층, 핀층 및 터널 배리어로 이루어지는 MTJ 소자를 1 유닛으로 하고, 1 유닛의 저항치를 R로 한다. 이 경우, 2개의 유닛으로 이루어지는 TMR 소자의 저항치는 2×R이 되고, 또한, 4개의 유닛으로 이루어지는 TMR 소자의 저항치는 4×R이 되고, 또한, 8개의 유닛으로 이루어지는 TMR 소자의 저항치는 8×R이 된다.
이와 같이, 1개의 TMR 소자를 구성하는 유닛 수(터널 배리어의 수)를 바꾸는 것에 의해 그 TMR 소자의 저항치를 바꿀 수 있다.
1 블록 내의 TMR 소자의 저항치의 관계를 TMR 소자의 면적을 바꾸는 방법 이외의 방법으로 실현하는 경우, TMR 소자의 면적의 변화는 없기 때문에 각 TMR 소자의 자기 저항 효과의 정도가 변하는 일이 없다. 또한, TMR 소자의 면적(X-Y 면 내에 둘 수 있는 면적)이 일정하기 때문에 TMR 소자의 고집적화에 유리해진다.
ⓛ 구조예 1
도 57은 TMR 소자 MTJ1이 예를 나타내고 있다.
TMR 소자 MTJ1은 기본 유닛으로 구성된다. 기본 유닛이란 터널 배리어와 터널 배리어의 일방 측에 배치되는 강자성층(기억층)과 터널 배리어의 타방측에 배치되는 강자성층 및 반강자성층으로 이루어지는 유닛이다.
터널 배리어의 타방측에 배치되는 강자성층은 반강자성층에 접촉하고 있기 때문에 그 자화의 방향이 고정되어 있다. 터널 배리어의 타방측에 배치되는 강자성층과 그것에 접촉하는 반강자성층은 핀층을 구성한다.
이 구조에 의해 실현되는 TMR 소자 MTJ1의 저항치는 R로 한다. 도 58은 TMR 소자 MTJ2가 예를 나타내고 있다.
TMR 소자 MTJ2는 2개의 기본 유닛으로 구성된다. 단, 2개의 기본 유닛 사이에서 1개의 강자성층(기억층)이 공유된다. 즉, 기억층으로서의 강자성층의 일방 측에는 터널 배리어를 경유하여, 강자성층 및 반강자성층으로 이루어지는 핀층이 배치되고, 기억층으로서의 강자성층의 타방측에도 터널 배리어를 경유하여 강자성층 및 반강자성층으로 이루어지는 핀층이 배치된다.
TMR 소자 MTJ2는 기억층으로서의 강자성층에 대하여 터널 배리어와 핀층(강자성층 및 반강자성층)이 대칭적으로 배치된 구조를 갖는다.
이 구조에 의해 실현되는 TMR 소자 MTJ2의 저항치는 2×R이 된다. 도 59는 TMR 소자 MTJ3이 예를 나타내고 있다.
TMR 소자 MTJ3은 4개의 기본 유닛으로 구성된다. 또한, TMR 소자 MTJ3은 2개의 TMR 소자 MTJ2를 직렬 접속하였다는 것도 할 수 있다. 즉, TMR 소자 MTJ3은 2개의 TMR 소자 MTJ2를 직렬 접속함과 동시에 그 접속부의 반강자성층을 2개의 TMR 소자 MTJ2로 공유한 구조를 갖는다.
TMR 소자 MTJ3에서는 2개의 기억층이 존재하지만, 당연히, 이들 2개의 기억층에는 동일 데이터가 기억된다. 즉, TMR 소자 MTJ3에는 2개의 기억층에 의해 1 비트 데이터가 기억된다.
이 구조에 의해 실현되는 TMR 소자 MTJ3의 저항치는 4×R이 된다. 도 60은 TMR 소자 MTJ4가 예를 나타내고 있다.
TMR 소자 MTJ4는 8개의 기본 유닛으로 구성된다. 또한, TMR 소자 MTJ4는 2개의 TMR 소자 MTJ3을 직렬 접속할 수 있다. 즉, TMR 소자 MTJ4는 2개의 TMR 소자 MTJ3을 직렬 접속함과 동시에 그 접속부의 반강자성층을 2개의 TMR 소자 MTJ3으로 공유한 구조를 갖는다.
TMR 소자 MTJ4에서는 4개의 기억층이 존재하지만, 당연히, 이들 4개의 기억층에는 동일 데이터가 기억된다. 즉, TMR 소자 MTJ4에는 4개의 기억층에 의해 1 비트 데이터가 기억된다.
이 구조에 의해 실현되는 TMR 소자 MTJ4의 저항치는 8×R이 된다.
② 구조예 2
구조예 1 에서는, 기본 유닛(MTJ소자)의 수에 의해 터널 배리어의 수를 바꿔 TMR 소자의 저항치를 바꾸는 기술을 설명하였다. 그러나, 이 경우, 1 블록 내에서는 TMR 소자마다 기본 유닛의 수가 다르기 때문에 그 두께도 가지각색이 된다.
그래서, 구조예 2에서는 1 블록 내의 각 TMR 소자의 두께가 다르다는 문제를 해결하기 위해서 1 블록 내의 모든 TMR 소자를 동일 수의 유닛으로 구성하여 이들 두께를 동일하게 한다.
예를 들면, 1 블록이 4개의 TMR 소자로 구성되는 경우에는 각 TMR 소자는 8개의 유닛에 의해 구성한다.
또한, TMR 소자의 저항치의 조정에 대해서는 그 TMR 소자를 구성하는 복수의 유닛 중의 몇갠가를 더미 유닛으로 하는 것에 의해 행한다. 더미 유닛이란, 기본 유닛의 터널 배리어를 비자성 금속으로 바꾼 유닛을 말하는 것으로 한다.
이와 같이 하면, 예를 들면, 1개의 기본 유닛의 저항치를 R로 한 경우, 8개의 기본 유닛으로 이루어지는 TMR 소자의 저항치는 8×R(8개의 터널 배리어)이 된다. 또한, 8개의 유닛 중의 4개가 기본 유닛으로 다른 4개가 더미 유닛인 TMR 소자의 저항치는 4×R(4개의 터널 배리어)이 된다.
또한, 8개의 유닛 중의 2개가 기본 유닛으로, 다른 6개가 더미 유닛인 TMR 소자의 저항치는 2×R(2개의 터널 배리어)이 되고, 8개의 유닛 중의 1개가 기본 유닛이고 다른 7개가 더미 유닛인 TMR 소자의 저항치는 R(하나의 터널 배리어)이 된다.
비자성 금속을 끼운 2개의 강자성층간의 저항치는 터널 배리어를 끼운 2개의 강자성층간의 저항치보다도 충분히 작다. 이 때문에, TMR 소자를 구성하는 유닛(기본 유닛 및 더미 유닛의 합계)의 수를 동일하게 하며 모든 TMR 소자의 두께를 동일하게 함과 동시에 1 블록 내의 TMR 소자의 저항치의 비를 예를 들면, 1:2:4:8로 할 수 있다.
기본 유닛의 터널 배리어는 예를 들면, 알루미나로 구성된다. 알루미나는 알루미늄을 산화함으로써 형성되는 것이다.
따라서, 알루미늄을 형성한 후, 이 알루미늄을 산화하지 않고, 유닛을 형성하면, 그 유닛은 더미 유닛이 된다. 또한, 알루미늄을 형성한 후, 이 알루미늄을 산화하여 알루미나로 최종적으로 완성하는 유닛은 저항치 R의 기본 유닛이 된다.
또, 다른 저항치를 갖는 복수의 TMR 소자를 형성하는 방법에 대해서는 제조 방법의 설명란에서 상술한다.
도 61은 TMR 소자 MTJ1의 예를 나타내고 있다.
TMR 소자 MTJ1은 8개의 유닛으로 구성된다. 8개의 유닛 중의 하나는 터널 배리어를 갖는 기본 유닛이고, 남은 7개는 터널 배리어를 갖지 않는(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ1의 저항치는 유닛(또는 터널 배리어) 1개 분의 저항치 R이 된다.
도 62는 TMR 소자 MTJ2의 예를 나타내고 있다.
TMR 소자 MTJ2는 8개의 유닛으로 구성된다. 8개의 유닛 중의 2개는 터널 배리어를 갖는 기본 유닛이고, 남은 6개는 터널 배리어를 갖지 않는(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ2의 저항치는 유닛(또는 터널 배리어) 2개 분의 저항치 2×R이 된다.
도 63은 TMR 소자 MTJ3의 예를 나타내고 있다.
TMR 소자 MTJ3은 8개의 유닛으로 구성된다. 8개의 유닛 중의 4개는 터널 배리어를 갖는 기본 유닛이고, 남은 4개는 터널 배리어를 갖지 않는(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ3의 저항치는 유닛(또는 터널 배리어) 4개 분의 저항치 4×R이 된다.
도 64는 TMR 소자 MTJ4의 예를 나타내고 있다.
TMR 소자 MTJ4는 8개의 유닛으로 구성된다. 8개의 유닛의 전부는 터널 배리 어를 갖는 기본 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ4의 저항치는 유닛(또는 터널 배리어) 8개 분의 저항치 8×R이 된다.
(3) 기타
본 발명에서는 1 블록 내의 복수의 TMR 소자의 자화 상태를 전부 동일하게 한 경우에, 그 1 블록 내의 복수의 TMR 소자의 저항치를 터널 배리어의 수를 바꾸는 것에 의해 상호 다르게 한 점에 특징을 갖는다.
따라서, 상술의 TMR 소자의 구조는 일례이고 여러 가지의 변경이 가능하다. 예를 들면, 도 61 내지 도 63의 TMR 소자 MTJ1, MTJ2, MTJ3에 관해서는 터널 배리어의 수가 변하지 않으면 터널 배리어를 갖는 기본 유닛의 위치나 비자성 금속을 갖는 더미 유닛의 위치는 임의로 바꿀 수 있다.
3. 판독 동작 원리
본 발명의 판독 동작 원리에 대하여 설명한다.
본 발명의 판독 동작 원리에서는, 우선, 블록 단위로 판독 동작을 행할 경우에, 판독 동작시의 블록 내의 직렬 또는 병렬 접속된 복수의 TMR 소자에 관하여, 자화 상태가 동일(평행 또는 반평행)할 때의 저항치를 서로 다른 것으로 하고 있다. 그리고, 이 저항치의 차를 이용함으로써, 1회의 판독 동작으로 블록 내의 모든 TMR 소자의 데이터를 한번에 판독하는 것이 가능해진다.
(1) 구체예 1
구체예 1에 대하여 설명한다.
이 예에서는, 전제 조건으로서 1개의 블록(판독 블록)은 직렬 접속되는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4로 구성되는 것으로 한다.
또, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 블록 내의 위치에 대해서는 특별히 한정되지 않고 설계 시에 자유롭게 그 위치를 결정할 수 있지만, 적어도, 메모리 디바이스의 완성 후는 메모리 자체는 당연히 블록 내의 각 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 위치를 인식하고 있을 필요가 있다.
각 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 위치를 파악하지 않으면, 기입 동작시에, 기입을 행하는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 특정할 수 없기 때문이다.
또한, 판독 동작시간(판독 전류가 흐르고 있을 때)의 판독 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 저항치는 표1 에 도시한 바와 같이 설정되어 있는 것으로 한다.
Figure 112002039466969-pat00003
즉, TMR 소자 MTJ1에 관해서는, 자화 상태가 평행("1"-상태)할 때의 저항치를 R로 하고, 자화 상태가 반평행("0"-상태)할 때의 저항치를 R+△R로 한다.
또한, TMR 소자 MTJ2에 관해서는 자화 상태가 평행("1"-상태)할 때의 저항치 를 2R로 하고, 자화 상태가 반평행("0"-상태)할 때의 저항치를 2R+2△R로 한다.
또한, TMR 소자 MTJ3에 관해서는 자화 상태가 평행("1"-상태)할 때의 저항치를 4R로 하고, 자화 상태가 반평행("0"-상태)할 때의 저항치를 4R+4△R로 한다.
또한, TMR 소자 MTJ4에 관해서는 자화 상태가 평행("1"-상태)할 때의 저항치를 8R로 하고, 자화 상태가 반평행("0"-상태)할 때의 저항치를 8R+8△R로 한다.
이 때, 1 블록 내의 TMR 소자의 데이터와 합성 저항치와의 관계는 표2에 도시된 바와 같다.
Figure 112002039466969-pat00004
즉, 1 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값의 조합은 16가지이며, 데이터값의 16가지의 조합에 대응하여 합성 저항치도 16가지이다. 합성 저항치의 최소값은 15R이 되고, 최대치는 15R+15△R이 된다. 또한, 합성 저항치의 차분은 △R이 된다.
판독 동작시, 이 1 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 판독 전류(전류값 I)를 흘리면 판독 비트선 BLj의 전위는 1 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치에 따른 값이 된다.
판독 전류의 전류값을 I로 하면 판독 비트선 BLj에 나타나는 전위의 최소값은 I×(15R+r)이고, 그 최대치는 I×(15R+15△R+r)이다. 또한, 판독 비트선 BLj에 나타나는 각 전위의 차분은 I×△R이 된다.
여기서, r은 판독 선택 스위치(MOS 트랜지스터) SWA의 온 저항이다. 이 온 저항 r을 TMR 소자 MTJ1, NITJ2, MTJ3, MTJ4의 합성 저항치보다도 충분히 작아지도록 설계할 경우에는 이 r에 대해서는 무시해도 된다.
본 발명의 판독 동작 원리에서는, 판독 동작시, 판독 전류를 판독 블록 내의 복수의 TMR 소자에 흘리면 그 복수의 TMR 소자의 데이터값이 조합에 따른 판독 전위 Vtotal이 판독 비트선 BLj에 나타난다. 따라서, 이 판독 전위 Vtotal을 감지 증폭기(예를 들면, 아날로그/디지털 컨버터)로 검출하면, 1회의 판독 동작으로 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
표 3 및 표 4는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치, 구체적으로는 판독 비트선 BLj에 나타나는 판독 전위 Vtotal로부터 판독 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, NITJ4의 데이터값을 판정하는 원리를 나타내고 있다.
Figure 112002039466969-pat00005
Figure 112002039466969-pat00006
본 발명의 판독 동작 원리에서는, 우선, 자화 상태가 동일(예를 들면, 평행)할 때, 가장 저항치가 높아지는 TMR 소자(본 예에서는 TMR 소자 MTJ4, 저항치=8R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
예를 들면, 본 예에서는, 임계값 15R+7△R+△R/2를 설정하고, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지, 또는, 그 임계값을 하회하는지를 판단함으로써 TMR 소자 MTJ4의 데이터값을 결정할 수 있다.
다음에. 자화 상태가 동일(예를 들면, 평행)할 때, 2번째로 저항치가 높아지는 TMR 소자(본 예에서는 TMR 소자 MTJ3, 저항치=4R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
여기서의 소정의 판단 기준은 TMR 소자 MTJ4의 데이터값에 의해 변한다.
예를 들면, TMR 소자 MTJ4의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+3△R+△R/2이 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회(下廻)하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+11△R+△R/2이 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
이상에 의해 TMR 소자 MTJ3의 데이터값을 결정할 수 있다.
다음에, 자화 상태가 동일(예를 들면, 평행)할 때, 3번째로 저항치가 높아지는 TMR 소자(본 예에서는 TMR 소자 MTJ2,저항치=2R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
여기서의 소정의 판단 기준에 대해서는, 2개의 TMR 소자 MTJ4, MTJ3의 데이터값에 의해 변한다.
예를 들면, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "0"으로 판단된 경우에는 임계값 15R+△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+5△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+9△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이, 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+13△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
이상에 의해 TMR 소자 MTJ2의 데이터값을 결정 할 수 있다.
다음에, 자화 상태가 동일할(예를 들면, 평행) 때, 가장 저항치가 낮아지는 TMR 소자(본 예에서는 TMR 소자 MTJ1,저항치=R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
여기서의 소정의 판단 기준에 대해서는, 3개의 TMR 소자 MTJ4, MTJ3, MTJ2의 데이터값에 의해 변한다.
예를 들면, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "1", TMR 소자 MTJ2의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "1", TMR 소자 MTJ2의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+2△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "0", TMR 소자 MTJ2의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+4△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "1", TMR 소자 MTJ3의 데이터값이 "0", TMR 소자 MTJ2의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+6△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "1", TMR 소자 MTJ2의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+8△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계 값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "1", TMR 소자 MTJ2의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+10△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "0", TMR 소자 MTJ2의 데이터값이 "1"로 판단된 경우에는, 임계값 15R+12△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
또한, TMR 소자 MTJ4의 데이터값이 "0", TMR 소자 MTJ3의 데이터값이 "0", TMR 소자 MTJ2의 데이터값이 "0"으로 판단된 경우에는, 임계값 15R+14△R+△R/2가 설정되어, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치 Rtotal이 그 임계값을 넘는지 또는 그 임계값을 하회하는지가 판단된다.
이상에 의해 TMR 소자MTJ1의 데이터값을 결정할 수 있다.
이와 같이, 본 발명의 판독 동작 원리에서는 판독 비트선 BLj에 판독된 판독 전위 Vtotal을 감지 증폭기(예를 들면, 아날로그/디지털 컨버터)로 검출하면, 1회 의 판독 동작으로 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값을 판정하는 동작에 관해서는 각 TMR 소자의 데이터의 판정을 시계열적으로 행할 수 있는 외에 복수의 기준 전류를 이용하여 거의 동시에 행할 수도 있다.
표 3 및 표 4에 도시하는 논리는 소정의 논리 회로에 의해 간단히 실현할 수 있다. 즉, 그 소정의 논리 회로를 이용하면, 판독 전위 Vtotal을 검출한 후, 즉시, 판독 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값을 판정할 수 있다.
논리 회로의 구체예에 대해서는, 판독 회로란에서 설명한다.
(2) 구체예 2
구체예 1에서는 판독 블록 내의 복수의 TMR 소자는 상호 직렬 접속되는 것을 전제로 하였다. 이것에 대하여, 구체예 2에서는 판독 블록 내의 복수의 TMR 소자는 상호 병렬 접속되는 것을 전제로 한다.
판독 블록 내의 복수의 TMR 소자가 상호 병렬 접속되는 경우에도, 상술의 판독 동작 원리와 동일한 원리에 의해, 이들 복수의 TMR 소자의 데이터값을 판단할 수 있다.
판독 동작시의 1 블록 내의 TMR 소자의 저항치에 대해서는 구체예 1과 동일한 것으로 한다.
즉, 표 1에 도시한 바와 같이, TMR 소자 MTJ1에 관해서는 자화 상태가 평행("1"-상태)일 때의 저항치를 R로 하고, 자화 상태가 반평행("0"-상태)일 때의 저항치를 R+△R로 한다.
또한, TMR 소자 MTJ2에 관해서는 자화 상태가 평행("1"-상태)일 때의 저항치를 2R로 하고, 자화 상태가 반평행("0"-상태)일 때의 저항치를 2R+2△R로 한다.
또한, TMR 소자 MTJ3에 관해서는 자화 상태가 평행("1"-상태)일 때의 저항치를 4R로 하고, 자화 상태가 반평행("0"-상태)일 때의 저항치를 4R+4△R로 한다.
또한, TMR 소자 MTJ4에 관해서는, 자화 상태가 평행("1"-상태)일 때의 저항치를 8R로 하고, 자화 상태가 반평행("0"-상태)일 때의 저항치를 8R+8△R로 한다.
1 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값의 조합은 구체예 1과 같이 16가지이기 때문에 데이터값의 16가지의 조합에 대응하여 합성 저항치도 16가지이다.
구체예 2에서는 판독 블록 내의 복수의 TMR 소자는 상호 병렬 접속되는 것을 전제로 한다. 따라서, 설명을 간단히 하기 위해서, 이하에서는 구체예 1과는 달리 "합성 저항치의 역수"라는 개념을 이용하여 의논한다.
구체예 2에서는 표 5에 도시한 바와 같이, 합성 저항치의 역수의 최소값은 15/8(R+△R)이 되고, 그 최대치는 15/8R이 된다. 또한, 구체예 2에서는 구체예 1과는 달리 합성 저항치의 차분이 아니고 합성 저항치의 역수의 차분이 일정해진다. 그 차분은, △R/8 R(R+△R)이다.
Figure 112002039466969-pat00007
판독 동작시, 판독 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 판독 전위(TMR 소자의 양단의 전위차를 V로 한다)를 인가하면, 판독 비트선 BLj에 흐르는 전류는 판독 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치의 역수에 따른 값이 된다.
TMR 소자(MTJ소자)의 양단의 전위차를 V로 하면 판독 비트선 BLj에 나타나는 전류의 최소값은, V×15/8(R+△R)이고, 그 최대치는, V×15/8R 이다. 단, 판독 선택 스위치(MOS 트랜지스터) SWA의 온 저항 r은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 합성 저항치보다도 충분히 작은 것으로 한다.
본 발명의 판독 동작 원리에서는, 판독 동작시, 판독 전위를 판독 블록 내의 복수의 TMR 소자에 인가하면 그 복수의 TMR 소자의 데이터값이 조합에 따른 판독 전류 Itotal이 판독 비트선 BLj에 흐른다. 따라서, 이 판독 전류 Itotal을 감지 증폭기(예를 들면, 아날로그/디지털 컨버터)로 검출하면, 구체예 1과 같이, 1회의 판독 동작으로 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
구체적인 데이터 판단 수법에 대해서는, 구체예 1과는 반대로, 우선, 자화 상태가 동일(예를 들면, 평행)할 때, 가장 저항치가 낮아지는 TMR 소자(본 예에서는 TMR 소자 MTJ1,저항치= R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
다음에, 그 결과에 기초하여, 자화 상태가 동일(예를 들면, 평행)할 때, 2번째로 저항치가 낮아지는 TMR 소자(본 예에서는, TMR 소자 MTJ2,저항치= 2R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
다음에, 상기 2개의 결과에 기초하여, 자화 상태가 동일(예를 들면, 평행)할 때, 3번째로 저항치가 낮아지는 TMR 소자(본 예에서는, TMR 소자 MTJ3,저항치=4R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
마지막으로, 지금까지 얻어진 모든 결과에 기초하여, 자화 상태가 동일(예를 들면, 평행)할 때, 가장 저항치가 높아지는 TMR 소자(본 예에서는, TMR 소자 MTJ4,저항치=8R)의 데이터값이 소정의 판정 기준에 의해 판단된다.
이와 같이, 본 발명의 판독 동작 원리에서는, 판독 비트선 BLj에 흐르는 전류 Itotal을 감지 증폭기(예를 들면, 아날로그/디지털 컨버터)로 검출함으로써, 1회의 판독 동작으로 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값을 판정하는 동작에 관해서는 각 TMR 소자의 데이터의 판정을 시계열적으로 행할 수 있는 외에 복수의 기준 전류를 이용하여 거의 동시에 행할 수도 있다.
4. 판독 회로
본 발명의 판독 동작 원리를 실현하기 위한 판독 회로의 회로예에 대하여 설명한다.
상술의 판독 동작 원리(구체예 1)에서는 판독 동작시에 판독 블록 내의 복수의 TMR 소자의 합성 저항치에 따른 판독 전위 Vtotal이 판독 비트선 BLj에 나타나는 것을 설명하였다.
이 합성 저항치는, 표 2에 도시한 바와 같이, 판독 블록 내의 TMR 소자의 수가 N(N은, 복수)개인 경우에, TMR 소자의 데이터값의 조합 수에 상당하는 2N 가지만 존재한다.
따라서, 판독 비트선 BLj에 나타난 판독 전위 Vtotal을 판독 회로(감지 증폭기를 포함한다)로 검출하면 판독 블록 내의 TMR 소자의 데이터를 한번에 또한 용이하게 판독할 수 있다.
또한, 판독 동작 원리(구체예 2)에서는 판독 동작시에 판독 블록 내의 복수의 TMR 소자의 합성 저항치에 따른 판독 전류 Itotal이 판독 비트선 BLj에 흐르는 것을 설명하였다.
이 합성 저항치의 역수는 표 5에 도시한 바와 같이, 판독 블록 내의 TMR 소 자의 수가 N(N은, 복수)개인 경우에 TMR 소자의 데이터값의 조합 수에 상당하는 2N 가지만 존재한다.
따라서, 판독 비트선 BLj에 흐르는 판독 전류 Itotal을 판독 회로(감지 증폭기를 포함한다)로 검출하면 판독 블록 내의 TMR 소자의 데이터를 한번에 또한 용이하게 판독할 수 있다.
(1) 회로예1
① 감지 증폭기
도 65는 본 발명에 따른 판독 회로의 회로예1을 나타내고 있다.
이 판독 회로는 감지 증폭기로서의 아날로그/디지털 컨버터(A/D 컨버터)로 구성된다.
직렬 접속된 4개의 TMR 소자로 이루어지는 블록 BKjn의 일단은 N 채널 MOS 트랜지스터 SWA 및 P 채널 MOS 트랜지스터 Px2를 경유하여 전원 단자에 접속되고, 타단은 접지 단자에 접속된다. 블록 BKjn 내의 4개의 TMR 소자는 직렬 접속에 대신하여 병렬 접속해도 된다.
제1 전류 경로는 전원 단자로부터 MOS 트랜지스터 Px2, SWA 및 복수의 TMR 소자를 경유하여 접지 단자까지의 경로를 말하는 것으로 한다.
저항치 △R을 갖는 14개의 저항 소자의 일단은 P 채널 MOS 트랜지스터 Px3을 경유하여 전원 단자에 접속되고, 타단은 저항치 15R+△R/2를 갖는 저항 소자를 경유하여 접지 단자에 접속된다. 제2 전류 경로는 전원 단자로부터 MOS 트랜지스터 Px3 및 복수의 저항 소자를 경유하여 접지 단자까지의 경로를 말하는 것으로 한다.
여기서, R 및 △R는 판독 동작 원리란에서 설명한 R 및 △R와 동일한 의미를 갖는 것으로 한다.
P 채널 MOS 트랜지스터 Px1, Px2, Px3은 전류 미러 회로를 구성하고 있다. 이 때문에 정전류원 Ix에 의해 생성되는 정전류는 상술의 제1 및 제2 전류 경로에 흐른다.
제1 전류 경로에 흐르는 전류는 판독 전류가 되고, 이 판독 전류는 복수의 TMR 소자에 흐른다. 그 결과, 노드 nr에는, 블록 BKjn 내의 TMR 소자의 데이터값(합성 저항치)에 따른 판독 전위 Vtotal이 나타난다. 한편, 제2 전류 경로에 전류가 흐르면 각 저항 소자의 접속점 nx0, nx1, nx13, nx14에 소정의 기준 전위가 나타난다.
차동 증폭기 DI0, DI2, ···DI13, DI14는 노드 nr의 판독 전위 Vtotal과 소정의 기준 전위를 비교하여 그 비교 결과를 출력 신호Ｏ0b1,Ｏ1b2, ···O13b14, Ｏ14b15로서 출력한다.
예를 들면, 차동 증폭기 DI0의 플러스측 입력 단자에는, 노드 nx0의 기준 전위가 입력되고, 그 마이너스측 입력 단자에는 노드 nr의 판독 전위 Vtotal이 입력된다. 마찬가지로, 차동 증폭기 DI1의 플러스측 입력 단자에는 노드 nx1의 기준 전위가 입력되고, 그 마이너스측 입력 단자에는 노드 nr의 판독 전위 Vtotal이 입력되고, 차동 증폭기 DI14의 플러스측 입력 단자에는 노드 nx14의 기준 전위가 입력되며, 그 마이너스측 입력 단자에는 노드 nr의 판독 전위 Vtotal이 입력된다.
② 동작
표 6은 도 65의 판독 회로를 이용한 경우에 판독 블록 내의 TMR 소자 MTJ4의 데이터값과 A/D 컨버터의 출력 신호 Ｏ7b8와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00008
TMR 소자 MTJ4는 판독 블록 내의 복수의 TMR 소자 중에, 가장 높은 저항치 23R과 가장 높은 저항치의 변화량 23△R을 갖는 소자이다.
따라서, TMR 소자 MTJ4의 데이터값이 "1"인 경우에는, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal(차동 증폭기 DI0, ···DI14의 마이너스측 입력 신호)은 항상 A/D 컨버터의 기준 전위 R7b8보다도 낮은 값이 된다.
이 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, . . . Ｏ13b14, Ｏ14b15 중 적어도 Ｏ7b8부터 Ｏ14b15까지는 항상 "1" 이 된다.
또한, TMR 소자 MTJ4의 데이터값이 "0"인 경우에는, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은 항상 A/D 컨버터의 기준 전위 R7b8보다도 높은 값이 된다.
이 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1로부터 Ｏ7b8까지는 항상 "0" 이 된다.
즉, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, . . . Ｏ13b14, Ｏ14b15 중, Ｏ7b8에 관해서는 데이터의 값이 "1"일 때는, 항상, "1" 데이터의 값이 "0"일 때는 항상 "0"이 된다.
이상의 점으로부터 TMR 소자 MTJ4의 데이터값에 대해서는 Ｏ7b8에 기초하여 판단 할 수 있다.
표 7은 도 65의 판독 회로를 이용한 경우에 판독 블록 내의 TMR 소자 MTJ3의 데이터값과 A/D 컨버터의 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00009
TMR 소자 MTJ3은 판독 블록 내의 복수의 TMR 소자 중에 2번째로 높은 저항치 22R과 2번째로 높은 저항치의 변화량 22△R를 갖는 소자이다.
따라서, TMR 소자 MTJ3의 데이터값이 "1"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은,
·기준 전위 R3b4보다도 낮은 값이거나, 또는,
·기준 전위 R7b8보다도 높고, 기준 전위 R11b12보다도 낮은 값의 어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R3b4보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도 Ｏ3b4, Ｏ7b8, Ｏ11b12는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R7b8보다도 높고, 기준 전위 R11b12보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ3b4, Ｏ7b8은 항상 "0"이 되고, Ｏ11b12는 항상, "1"이 된다.
또한, TMR 소자 MTJ3의 데이터값이 "0"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal는,
·기준 전위 R3b4보다도 높고, 기준 전위 R7b8보다도 낮은 값이거나, 또는,
·기준 전위 R11b12보다도 높은 값의
어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이, 기준 전위 R3b4보다도 높고, 기준 전위 R7b8보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도 Ｏ3b4는 항상 "0"이 되고, Ｏ7b8, Ｏ11b12는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R11b12보다도 높은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도 Ｏ3b4, Ｏ7b8, Ｏ11b12는 항상 "0"이 된다.
이와 같이, TMR 소자 MTJ3의 데이터값과 A/D 컨버터의 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12와의 관계가 분명해졌다.
따라서, 논리 회로(이것에 대해서는, 후술한다)를 이용하여, A/D 컨버터의 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12를 처리하면, TMR 소자 MTJ3의 데이터값을 판단 할 수 있다.
표 8 및 표 9는, 도 65의 판독 회로를 이용한 경우에, 판독 블록 내의 TMR 소자 MTJ2의 데이터값과 A/D 컨버터의 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00010
Figure 112002039466969-pat00011
TMR 소자 MTJ2는 판독 블록 내의 복수의 TMR 소자 중에, 3번째로 높은 저항치 21R과 3번째로 높은 저항치의 변화량21△R를 갖는 소자이다.
따라서, TMR 소자 MTJ2의 데이터값이 "1"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은,
·기준 전위 R1b2보다도 낮은 값이거나,
·기준 전위 R3b4보다도 높고, 기준 전위 R5b6보다도 낮은 값이거나,
·기준 전위 R7b8보다도 높고, 기준 전위 R9b10보다도 낮은 값이거나, 또는,
·기준 전위 R11b12보다도 높고, 기준 전위 R12b13보다도 낮은 값의 어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R1b2보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ‥ Ｏ13b14, Ｏ14b15 중, 적어도, Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "1" 이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R3b4보다도 높고, 기준 전위 R5b6보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도, Ｏ1b2, Ｏ3b4는 항상 "0"이 되고, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R7b8보다도 높고, 기준 전위 R9b10보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도, Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8은 항상 "0"이 되고, Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "0"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R11b12보다도 높고, 기준 전위 R13b14보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도, Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12는 항상 "0"이 되고, Ｏ13b14는 항상 "1"이 된다.
또한, TMR 소자 MTJ2의 데이터값이 "0"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은,
·기준 전위 R1b2보다도 높고, 기준 전위 R3b4보다도 낮은 값이거나,
·기준 전위 R5b6보다도 높고, 기준 전위 R7b8보다도 낮은 값이거나,
·기준 전위 R9b10보다도 높고, 기준 전위 R11b12보다도 낮은 값이거나, 또는,
·기준 전위 R13b14보다도 높은 값의 어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R1b2보다도 높고, 기준 전위 R3b4보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중, 적어도, Ｏ1b2는 항상 "0"이 되고, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R5b6보다도 높고, 기준 전위 R7b8보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도Ｏ1b2,Ｏ3b4,Ｏ5b6는 항상 "0"이 되고,Ｏ7b8,Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R9b10보다도 높고, 기준 전위 R11b12보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10은 항상 "0"이 되고, Ｏ11b12, Ｏ13b14는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이, 기준 전위 R13b14보다도 높은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14는 항상 "0"이 된다.
이와 같이, TMR 소자 MTJ2의 데이터값과 A/D 컨버터의 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14과의 관계가 분명해졌다.
따라서, 논리 회로(이것에 대해서는 후술한다)를 이용하여, A/D 컨버터의 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14를 처리하면, TMR 소자 MTJ2의 데이터값을 판단할 수 있다.
표 10 내지 표 13은 도 65의 판독 회로를 이용한 경우에, 판독 블록 내의 TMR 소자 MTJ1의 데이터값과 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, Ｏ2b3, Ｏ3b4, Ｏ4b5, Ｏ5b6, Ｏ6b7, Ｏ7b8, Ｏ8b9, Ｏ9b10, Ｏ10b11, Ｏ11b12, Ｏ12b13, Ｏ13b14, Ｏ14b15와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00012
Figure 112002039466969-pat00013
Figure 112002039466969-pat00014
Figure 112002039466969-pat00015
TMR 소자 MTJ1은 판독 블록 내의 복수의 TMR 소자 중에 가장 낮은 저항치 20R와 가장 낮은 저항치의 변화량 20△R을 갖는 소자이다.
따라서, TMR 소자 MTJ1의 데이터값이 "1"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은,
·기준 전위 R0b1보다도 낮은 값이거나,
·기준 전위 R1b2보다도 높고 기준 전위 R2b3보다도 낮은 값이거나.
·기준 전위 R3b4보다도 높고 기준 전위 R4b5보다도 낮은 값이거나.
·기준 전위 R5b6보다도 높고 기준 전위 R6b7보다도 낮은 값이거나,
·기준 전위 R7b8보다도 높고 기준 전위 R8b9보다도 낮은 값이거나,
·기준 전위 R9b10보다도 높고 기준 전위 R10b11보다도 낮은 값이거나,
·기준 전위 R11b12보다도 높고 기준 전위 R12b13보다도 낮은 값이거나, 또는,
·기준 전위 R13b14보다도 높고 기준 전위 R14b15보다도 낮은 값의 어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R0b1보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2,···Ｏ13b14, Ｏ14b15의 전부가 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R1b2보다도 높고 기준 전위 R2b3보다도 낮은 값인 경우 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2는 항상 "0"이 되고, 남은 Ｏ2b3, Ｏ3b4, ···Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R3b4보다도 높고 기준 전위 R4b5보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, Ｏ2b3, Ｏ3b4는 항상 "0"이 되고 남은 Ｏ4b5, Ｏ5b6, ···Ｏ13b14, Ｏ14b15는 항상 "1" 이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R5b6보다도 높고 기준 전위 R6b7보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···Ｏ4b5, Ｏ5b6은 항상 "0"이 되고 남은 Ｏ6b7, Ｏ7b8, ···Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R7b8보다도 높고 기준 전위 R8b9보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···Ｏ6b7, Ｏ7b8은 항상 "0"이 되고 남은 Ｏ8b9, Ｏ9b10, ···Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R9b10보다도 높고 기준 전위 R10b11보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O8b9, Ｏ9b10은 항상 "0"이 되고, 남은 Ｏ10b11, Ｏ11b12, ···O13b14, Ｏ14b151는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R11b12보다도 높고 기준 전위 R12b13보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O10b11, Ｏ11b12는 항상 "0"이 되고, 남은 Ｏ12b13, Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R13b14보다도 높고 기준 전위 R14b15보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O12b13, Ｏ13b14는 항상 "0"이 되고 남은 Ｏ14b15는 항상 "1"이 된다.
또한, TMR 소자 MTJ1의 데이터값이 "0"인 경우, 판독 블록 내의 복수의 TMR 소자의 합성 저항치 Rtotal에 의존한 판독 전위 Vtotal은,
·기준 전위 R0b1보다도 높고 기준 전위 R1b2보다도 낮은 값이거나,
·기준 전위 R2b3보다도 높고 기준 전위 R3b4보다도 낮은 값이거나,
·기준 전위 R4b5보다도 높고 기준 전위 R5b6보다도 낮은 값이거나,
·기준 전위 R6b7보다도 높고 기준 전위 R7b8보다도 낮은 값이거나,
·기준 전위 R8b9보다도 높고 기준 전위 R9b10보다도 낮은 값이거나,
·기준 전위 R10b11보다도 높고 기준 전위 R11b12보다도 낮은 값이거나,
·기준 전위 R12b13보다도 높고 기준 전위 R13b14보다도 낮은 값이거나, 또는,
·기준 전위 R14b15보다도 높은 값 중 어느 하나가 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R0b1보다도 높고 기준 전위 R1b2보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1은 항상 "0"이 되고, 남은 Ｏ1b2, Ｏ2b3, ···O13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R2b3보다도 높고 기준 전위 R3b4보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, Ｏ2b3은 항상 "0"이 되고, 남은 Ｏ3b4, Ｏ4b5, ···O13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R4b5보다도 높고 기준 전위 R5b6보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O3b4, Ｏ4b5는 항상 "0"이 되고, 남은 Ｏ5b6, Ｏ6b7, ···O13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이, 기준 전위 R6b7보다도 높고 기준 전위 R7b8보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O5b6, Ｏ6b7은 항상 "0"이 되고, 남은 Ｏ7b8, Ｏ8b9, ···O13b14, Ｏ14b15는 항상 "1" 이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R8b9보다도 높고 기준 전위 R9b10보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O7b8, Ｏ8b9는 항상 "0"이 되고, 남은 Ｏ9b10, Ｏ10b11, ···O13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R10b11보다도 높고 기준 전위 R11b12보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···O9b10, Ｏ10b11은 항상 "0"이 되고, 남은 Ｏ11b12, Ｏ12b13, Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R12b13보다도 높고 기준 전위 R13b14보다도 낮은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 적어도 Ｏ0b1, Ｏ1b2, ···R11b12, Ｏ12b13은 항상 "0"이 되고, 남은 Ｏ13b14, Ｏ14b15는 항상 "1"이 된다.
합성 저항치 Rtotal에 의존한 판독 전위 Vtotal이 기준 전위 R14b15보다도 높은 값인 경우, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15의 전부가 "0"이 된다.
이와 같이, TMR 소자 MTJ2의 데이터값과 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15와의 관계가 분명해졌다. 따라서, 논리 회로(이것에 대해서는, 후술한다)를 이용하여, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15를 처리하면, TMR 소자 MTJ1의 데이터값을 판단 할 수 있다.
③ 논리 회로
상기 ①에서는 판독 회로의 회로예 1, 상기 ②에서는 회로예 1의 동작, 즉, A/D 컨버터의 출력 신호와 판독 블록 내의 TMR 소자의 데이터값과의 관계에 대하여 설명하였다.
다음에, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15에 기초하여 실제로 판독 블록 내의 TMR 소자 MTJ1 MTJ2, MTJ3, MTJ4의 데이터값을 판정하는 논리 회로에 대하여 설명한다.
도 66은 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는 상술의 표 6의 관계를 충족시키도록 구성된다. 본 예에서는 TMR 소자 MTJ4의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 출력 신호 Ｏ7b8에 기초하여 판단된다.
TMR 소자 MTJ4의 데이터값은 상술한 바와 같이 출력 신호 Ｏ7b8의 값만으로부터 판단할 수 있기 때문에 TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로는 직렬 접속된 인버터 IV1, IV2로 구성된다.
도 67은 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는 상술의 표 7의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ3의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12에 기초하여 판단된다.
TMR 소자 MTJ3의 데이터값은 상술한 바와 같이 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12의 값으로부터 판단할 수 있기 때문에 TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로는 인버터 IV3, IV4 및 NOR 게이트 회로 NR1, NR2로 구성된다.
예를 들면, Ｏ3b4="1"일 때는, TMR 소자 MTJ3의 데이터값은 "1"로 판단된다. 또한, Ｏ3b4="0", Ｏ7b8="1"일 때는, TMR 소자 MTJ3의 데이터값은 "0"으로 판단되고, Ｏ3b4="0", Ｏ7b8="0", Ｏ11b12="1"일 때는, TMR 소자 MTJ3의 데이터값은 "1"로 판단되고, Ｏ3b4="0", Ｏ7b8="0", Ｏ11b12="0" 일 때는 TMR 소자 MTJ3의 데이터값은 "0"으로 판단된다.
도 68은 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는 상술의 표 8 및 표 9의 관계를 충족시키도록 구성된다. 본 예에서는 TMR 소자 MTJ2의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15 중 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14에 기초하여 판단된다.
TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로는 인버터 IV5, IV6, IV7, IV8 및 NOR 게이트 회로 NR3, NR4, NR5, NR6으로 구성된다.
예를 들면, Ｏ1b2="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"로 판단된다. 또한, Ｏ1b2="0", Ｏ3b4="1"일 때는 TMR 소자 MTJ2의 데이터값은 "0"으로 판단되고, Ｏ1b2="0", Ｏ3b4="0", Ｏ5b6="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"로 판단된다.
도 69는 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는, 상술의 표 10 내지 표 13의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ1의 데이터값은 A/D 컨버터의 모든 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15에 기초하여 판단된다.
TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로는 인버터 IV9, IV10, IV11, IV12, IV13, IV14, IV15, IV16 및 NOR 게이트 회로 NR7, NR8, NR9, NR10, NR11, NR12, NR13, NR14로 구성된다.
예를 들면, Ｏ0b1="1"일 때는 TMR 소자 MTJ1의 데이터값은 "1"로 판단된다. 또한, Ｏ0b1="0", Ｏ1b2="1"일 때는 TMR 소자 MTJ1의 데이터값은 "0"으로 판단되 고, Ｏ0b1="0", Ｏ1b2="0", Ｏ2b3="1"일 때는 TMR 소자 MTJ1의 데이터값은 "1"로 판단된다.
또, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15의 출력 신호의 패턴은 전부 "1"인 경우, 전부 "0"인 경우, 및, "0"과 "1"이 존재하는 경우의 3가지가 된다.
또한, "0"과 "1"이 존재하는 경우에는, 항상 "0"과 "1"의 경계가 존재하여, 그 경계의 일방측의 출력 신호는 전부 "0", 타방측의 출력 신호는 전부 "1"이 된다.
(2) 회로예 2
상술의 회로예 1에서는 직렬 접속된 복수의 저항을 이용하여 복수의 기준 전위 R0b1, R1b2, ···R13b14, R14b15를 생성하였다.
그래서, 회로예 2에서는 판독 블록 내의 복수의 TMR 소자의 데이터를 판정하기 위해 필요한 기준 전위 또는 기준 전류를 메모리 셀과 동일한 TMR 소자를 이용하여 생성하는 기술에 대하여 설명하는 것으로 한다.
① 감지 증폭기
도 70은 본 발명에 따른 판독 회로의 회로예 2를 나타내고 있다.
이 판독 회로는 감지 증폭기로서의 아날로그/디지털 컨버터(A/D 컨버터)로 구성된다.
병렬 접속된 4개의 TMR 소자로 이루어지는 블록 BKjn의 일단은 N 채널 MOS 트랜지스터 SWA 및 P 채널 MOS 트랜지스터 QPx를 경유하여 전원 단자에 접속되고, 타단은 접지 단자에 접속된다. 블록 BKjn 내의 4개의 TMR 소자는 병렬 접속에 대신하여 직렬 접속해도 된다.
판독 전류 경로는 전원 단자로부터 MOS 트랜지스터 QPx, SWA 및 복수의 TMR 소자를 경유하여 접지 단자까지의 경로를 말하는 것으로 한다.
판독 전류 경로에 흐르는 판독 전류와 같은 또는 비례하는 전류는 P 채널 MOS 트랜지스터 QPx, QP0, ···QP14 및 차동 증폭기 DI15로 구성되는 전류 미러 회로에 의해 제1 내지 제15 전류 경로에도 흐른다.
차동 증폭기 DI15의 마이너스측 입력 단자에는 기준 전위 Vclamp가 입력되고, 그 플러스측 입력 단자에는 MOS 트랜지스터 QPx, SWA의 접속 노드의 전위가 입력된다. 차동 증폭기 DI15의 출력 신호는 P 채널 MOS 트랜지스터 QPx, QP0, ···QP14의 게이트에 입력된다.
차동 증폭기 DI15의 플러스측 입력 단자의 전위가 Vclamp보다도 낮은 경우, 차동 증폭기 DI15는 그 출력 전위를 낮게 하여 P 채널 MOS 트랜지스터에 흐르는 전류를 많게 하고, 플러스측 입력 단자의 전위를 높게 하도록 동작한다. 또한, 차동 증폭기 DI15의 플러스측 입력 단자의 전위가 Vclamp보다도 높은 경우, 차동 증폭기 DI15는 그 출력 전위를 높게 하여 P 채널 MOS 트랜지스터에 흐르는 전류를 줄여 플러스측 입력 단자의 전위를 낮게 하도록 동작한다.
이러한 마이너스 귀환 동작에 의해 차동 증폭기 DI15는 플러스측 입력 단자의 전위를 Vclamp와 같도록 동작한다. 판독 전위로서 Vclamp을 이용한 경우 판독 전류는 P 채널 MOS 트랜지스터 QPx를 흐른다. 또한, 판독 전류는 전류 미러 회로 에 의해 P 채널 M0S 트랜지스터 QP0, ···QP14에도 흐른다.
각 트랜지스터 QP0, ···QP14를 흐르는 판독 전류는 기준 전류 생성 회로(44-0, ···44-14)로부터 출력되는 14 종류의 기준 전류와 비교되어, 그 결과가 출력 신호 Ｏ0b1, ···O14b15로서 출력된다.
제1 전류 경로는 전원 단자로부터 P 채널 MOS 트랜지스터 QP0 및 N 채널 MOS 트랜지스터 QN01을 경유하여 접지 단자까지의 경로이다. 인버터 INV0은 MOS 트랜지스터 QP0, QN01의 접속 노드의 전위에 기초하여 출력 신호 ＯOb1을 출력한다.
N 채널 MOS 트랜지스터 QN00은 기준 전류 생성 회로(44-0)와 접지점 사이에 접속된다. N 채널 MOS 트랜지스터 QN00의 게이트와 드레인은 상호 접속되고, 또한, 게이트는 N 채널 MOS 트랜지스터 QNO1의 게이트에 접속된다.
기준 전류 생성 회로(44-0)은 기준 전위 R0b1을 출력한다. 실제는 기준 전류 생성 회로(44-0)은 N 채널 MOS 트랜지스터 QN00에 전류 I00을 흘린다. 이 전류 I00은 N 채널 MOS 트랜지스터 QN00, QN01에 의해 전류 미러되기 때문에, N 채널 MOS 트랜지스터 QN01에도 전류 I00과 같은 전류 I01이 흐른다.
한편, P 채널 MOS 트랜지스터 QP0에는 판독 블록 내의 복수의 TMR 소자의 데이터값에 따른 전류 IP0가 흐른다.
IP0이 I01보다도 커지면 인버터 INV0의 입력 노드에 전하가 공급되기 때문에 노드 nodeO의 전위는 상승한다. 즉, 인버터 INV0의 입력 신호는 "1"이 되고 출력 신호 Ｏ0b1은 "0"이 된다.
또한, IP0이 I01보다도 작아지면 인버터 INV0의 입력 노드의 전하가 방출되 기 때문에 노드 nodeO의 전위는 저하한다. 즉, 인버터 INV0의 입력 신호는 "0"이 되고 출력 신호 Ｏ0b1은 "1"이 된다.
이와 같이, 인버터 INV0의 출력 신호 Ｏ0b1은 블록 Bkjn 내의 TMR 소자에 흐르는 전류 IP0과 기준 전류 생성 회로(44-0)의 출력 전류 I01과의 비교 결과를 나타내고 있다.
즉, 블록 Bkjn 내의 TMR 소자에 흐르는 전류 IP0이 기준 전류 생성 회로(44-0)의 출력 전류 I01보다도 큰 경우에는, 출력 신호 Ｏ0b1은 "0"이 되고, 반대로 작은 경우에는 출력 신호 ＯOb1은 "1"이 된다.
제15 전류 경로는 전원 단자로부터 P 채널 MOS 트랜지스터 QP14 및 N 채널 MOS 트랜지스터 QN141을 경유하여 접지 단자까지의 경로이다. 인버터 INV14는 MOS 트랜지스터 QP14, QN141의 접속 노드의 전위에 기초하여 출력 신호 Ｏ14b15를 출력한다.
N 채널 MOS 트랜지스터 QN140은 기준 전류 생성 회로(44-14)와 접지점 사이에 접속된다. N 채널 MOS 트랜지스터 QN140의 게이트와 드레인은 상호 접속되고, 또한 게이트는 N 채널 MOS 트랜지스터 QN141의 게이트에 접속된다.
기준 전류 생성 회로(44-14)는 기준 전위 R14b15를 출력한다. 실제는, 기준 전류 생성 회로(44-14)는 N 채널 MOS 트랜지스터 QN140에 전류 I140을 흘린다. 이 전류 I140은 N 채널 MOS 트랜지스터 QN140, QN141에 의해 전류 미러되기 때문에 N 채널 MOS 트랜지스터 QN141에도 전류 I140과 같은 전류 I141이 흐른다.
한편, P 채널 MOS 트랜지스터 QP14에는 판독 블록 내의 복수의 TN1R 소자의 데이터값에 따른 전류 IP14가 흐른다.
IP14가 I141보다도 커지면 인버터 INV0의 입력 노드에 전하가 공급되기 때문에, 노드 node14의 전위는 상승한다. 즉, 인버터 INV14의 입력 신호는 "1"이 되고, 출력 신호 Ｏ14b15는 "0"이 된다.
또한, IP14가 I141보다도 작아지면 인버터 INV14의 입력 노드의 전하가 방출되기 때문에, 노드 node14의 전위는 저하한다. 즉, 인버터 INV14의 입력 신호는 "0"이 되고, 출력 신호 Ｏ14b15는 "1"이 된다.
이와 같이, 인버터 INV14의 출력 신호 Ｏ14b15는 블록 Bkjn 내의 TMR 소자에 흐르는 전류 IP14와 기준 전류 생성 회로(44-14)의 출력 전류 I141와의 비교 결과를 나타내고 있다.
즉, 블록 Bkjn 내의 TMR 소자에 흐르는 전류 IP14가 기준 전류 생성 회로(44-14)의 출력 전류 I141보다도 큰 경우에는 출력 신호 Ｏ14b15는 "0"이 되고, 반대로 작은 경우에는 출력 신호 Ｏ14b15는 "1"이 된다.
또, 제2 내지 제14 전류 경로의 구성에 관해서는 기준 전류 생성 회로로부터 출력되는 기준 전류의 값이 다른 점을 제외하면, 제1 및 제15 전류 경로와 동일한 구성을 갖고 있다.
도 71은 도 70의 기준 전류 생성 회로의 구체예를 나타내고 있다.
기준 전류 생성 회로(44-i)(i=0, 1, ···14)의 각각은, 8개의 TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A, MTJ4B, MTJ3b, MTJ2B, MTJ1B를 포함하고 있다.
TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A는 메모리 셀 어레이 내의 1개의 블록 내의 TMR 소자 MTJ4, MTJ3, MTJ2, MTJ1에 대하여, 실질적으로 동일한 회로 구성 및 실질적으로 동일한 디바이스 구조를 갖고 있다.
마찬가지로, TMR 소자 MTJ4B, MTJ3B, MTJ2B, MTJ1B에 대해서도, 메모리 셀 어레이 내의 1개의 블록 내의 TMR 소자 MTJ4, MTJ3, MTJ2, MTJ1과 실질적으로 동일한 회로 구성 및 실질적으로 동일한 디바이스 구조를 갖고 있다.
따라서, TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A의 저항치와 그 기억 데이터와의 관계는 상술의 표 1에 도시한 바와 같아진다. 또한, TMR 소자 MTJ4B, MTJ3B, MTJ2B, MTJ1B의 저항치와 그 기억 데이터와의 관계에 대해서도, 상술의 표 1에 도시한 바와 같아진다.
본 예에서는, TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A는 상호 병렬 접속되고, TMR 소자 MTJ4B, MTJ3B, MTJ2B, MTJ1B도 상호 병렬 접속된다. 즉, 본 예는 메모리 셀 어레이 내의 하나의 블록 내의 TMR 소자 MTJ4, MTJ3, MTJ2, MTJ1이 상호 병렬 접속된 자기 랜덤 액세스 메모리에 적용된다.
또, 도 172 및 도 173에 도시한 바와 같이, 하나의 블록이 직렬 접속된 4개의 TMR 소자로 구성되는 경우에는, TMR 소자 MTJ4A, MTJ3A MTJ2A, MTJ1A는 상호 직렬 접속되고, TMR 소자 MTJ4B, M TJ3B, MTJ2B, MTJ1B도 상호 직렬 접속된다.
기준 전류 생성 회로(44-i) 내의 TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A, MTJ4B, MTJ3B, MTJ2B, MTJ1B에는 기준 전류 생성 회로(44-i)의 출력 신호(기준 전류)의 값에 따라 미리 정해진 소정의 데이터가 기억된다.
표 14 및 표 15는 기준 전류 생성 회로(44-i)의 출력 신호 R0b1, R1b2, ·· ·R13b14, R14b15와 기준 전류 생성 회로(44-i) 내의 TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A, MTJ4B, MTJ3b, MTJ2B, MTJ1B에 기억된 데이터값의 관계를 나타내고 있다.
Figure 112002039466969-pat00016
Figure 112002039466969-pat00017
또, 도면내 「1:1」 및「2:1」은 전류 경로를 흐르는 전류의 비를 나타내고 있다.
기준 전류 생성 회로(44-i)는 메모리 셀과 동일한 구조를 갖는 TMR 소자를 갖는다. TMR 소자의 양단의 전위차는 메모리 셀의 TMR 소자의 양단의 전위차 V 와 동일하기 때문에, 출력 전류는 TMR 소자 MTJ4A, MTJ3A, MTJ2A, MTJ1A에 의해 생성된 전류와, TMR 소자 MTJ4B, MTJ3B, MTJ2B, MTJ1B에 의해 생성된 전류와의 평균값(중간값)이 된다.
표 16은 1 블록 내의 메모리 셀(TMR 소자) MTJ1, MTJ2, M TJ3, MTJ4의 데이터값과 판독 전류와의 관계를 나타내고 있다. 표 17은 기준 전류 생성 회로(44-i)(i=0, 1, ···14)가 출력하는 기준 전류를 나타내고 있다.
Figure 112002039466969-pat00018
Figure 112002039466969-pat00019
각 TMR 소자의 데이터값을 판단하기 위한 기준이 되는 데이터는 판독 전류와 복수의 기준 전류와의 대소 관계를 판단함으로써 얻어진다.
본 예의 판독 회로(감지 증폭기)에 따르면, 메모리 셀 어레이 내의 1 블록 내의 TMR 소자와 동일한 회로 구성 및 디바이스 구조를 갖는 TMR 소자를 이용하여, 데이터값을 판정하기 위해 필요한 복수의 기준 전류를 생성하고 있다. 이에 따라, 정확한 기준 전류를 생성할 수 있어 판독 동작을 안정적으로 실행할 수 있다.
이상은, 판독 전류와 복수의 기준 전류를 비교하는 감지 증폭기를 전제로 하였지만, 판독 전위와 복수의 기준 전위를 비교하는 감지 증폭기에 관해서도 메모리 셀의 구조와 동일한 구조를 갖는 TMR 소자를 이용하여 복수의 기준 전위를 생성할 수 있다.
도 76은 기준 전위 생성 회로의 구체예를 나타내고 있다.
예를 들면, 본 예의 기준 전위 생성 회로를 15개 이용하여, 도 65의 판독 회로의 기준 전위 R0b1, R1b2, ···R14b15를 생성한다. 이 경우의 판독 회로의 구성은 도 174에 도시된 바와 같다.
도면내, 「1:2」는 전류 경로를 흐르는 전류의 비를 나타내고 있다.
전류원 Ixx가 생성하는 정전류의 값은 메모리 셀에 대한 판독 전류, 예를 들면, 도 65의 전류원 Ix가 생성하는 정전류의 값과 동일한다.
출력 전위 Rαbβ(α=0, ···14, β=1, ···15)를 생성하는 15개의 기준 전위 생성 회로 내의 TMR 소자 MTJ1A, MTJ2A, MTJ3A, MTJ4A, MTJ1B, MTJ2B, MTJ3B, MTJ4B의 데이터값에 대해서는 표 18 및 표 19에 도시한다.
Figure 112002039466969-pat00020
Figure 112002039466969-pat00021
표 20은 기준 전위 생성 회로 내의 MTJA(MTJ1A, MTJ2A, MTJ3 A, MTJ4A) 및 MTJB(MTJ1B, MTJ2B, MTJ3B, MTJ4b)에 의한 합성 저항과, MTJ 전체에서 생성되는 전 위차(MOS 트랜지스터의 온 저항을 무시한 경우에는, 출력 전위를 나타낸다)와의 관계를 나타내고 있다.
Figure 112002039466969-pat00022
본 예에서는, TMR 소자의 병렬 저항 접속에 의해, 합성 저항은 약 반이 되지만, 예를 들면, TMR 소자에 흘리는 전류를 2배로 하면 문제없이 복수의 기준 전위를 생성할 수 있다.
이러한 판독 회로(감지 증폭기)에서도, 메모리 셀 어레이 내의 1 블록 내의 TMR 소자와 동일한 회로 구성 및 디바이스 구조를 갖는 TMR 소자를 이용하여, 데이터값을 판정하기 위하여 필요한 복수의 기준 전위를 생성하고 있다. 이에 따라, 정확한 기준 전위를 생성할 수 있어 판독 동작을 안정적으로 실행할 수 있다.
② 동작
표 21은 도 70 및 도 71의 판독 회로를 이용한 경우에 판독 블록 내의 TMR 소자 MTJ1의 데이터값과 A/D 컨버터의 출력 신호 Ｏ7b8와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00023
표 22는 도 70 및 도 71의 판독 회로를 이용한 경우에 판독 블록 내의 TMR 소자 MTJ2의 데이터값과 A/D 컨버터의 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00024
표 23 및 표 24는 도 70 및 도 71의 판독 회로를 이용한 경우에, 판독 블록 내의 TMR 소자 MTJ3의 데이터값과 A/D 컨버터의 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00025
Figure 112002039466969-pat00026
표 25 내지 표 28은, 도 70 및 도 71의 판독 회로를 이용한 경우에, 판독 블록 내의 TMR 소자 MTJ4의 데이터값과 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, Ｏ2b3, Ｏ3b4, Ｏ4b5, Ｏ5b6, Ｏ6b7, Ｏ7b8, Ｏ8b9, Ｏ9b10, Ｏ10b11, Ｏ11b12, Ｏ12b13, Ｏ13b14, Ｏ14b15와의 관계를 나타낸 것이다.
Figure 112002039466969-pat00027
Figure 112002039466969-pat00028
Figure 112002039466969-pat00029
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③ 논리 회로
도 72는 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는, 상술의 표 21의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ1의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 출력 신호 Ｏ7b8에 기초하여 판단된다.
TMR 소자 MTJ1의 데이터값은 상술한 바와 같이, 출력 신호 Ｏ7b8의 값만으로부터 판단할 수 있기 때문에 TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로는 직렬 접속된 인버터 IV1, IV2로 구성된다.
도 73은, A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는, 상술의 표 22의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ2의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12에 기초하여 판단된다.
TMR 소자 MTJ2의 데이터값은 상술한 바와 같이, 출력 신호 Ｏ3b4, Ｏ7b8, Ｏ11b12의 값으로부터 판단할 수 있기 때문에, TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로는 인버터 IV3, IV4 및 NOR 게이트 회로 NR1, NR2로 구성된다.
예를 들면, Ｏ3b4="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"로 판단된다. 또한, Ｏ3b4="0", Ｏ7b8="1"일 때는 TMR 소자 MTJ2의 데이터값은 "0"으로 판단되고, Ｏ3b4="0", Ｏ7b8="0", Ｏ11b12="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"로 판단되고, Ｏ3b4="0", Ｏ7b8="0", Ｏ11b12="0" 일 때는 TMR 소자 MTJ2의 데이터값은 "0"으로 판단된다.
도 74는 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는, 상술의 표 23 및 표 24의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ3의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15 중, 출력 신호 Ｏ1b2, Ｏ3b4, Ｏ5b6, Ｏ7b8, Ｏ9b10, Ｏ11b12, Ｏ13b14에 기초하여 판단된다.
TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로는 인버터 IV5, IV6, IV7, IV8 및 NOR 게이트 회로 NR3, NR4, NR5, NR6으로 구성된다.
예를 들면, Ｏ1b2="1"일 때는 TMR 소자 MTJ3의 데이터값은 "1"로 판단된다. 또한, Ｏ1b2="0", Ｏ3b4="1"일 때는 TMR 소자 MTJ3의 데이터값은 "0"으로 판단되고, Ｏ1b2="0", Ｏ3b4="0", Ｏ5b6="1"일 때는 TMR 소자 MTJ3의 데이터값은 "1"로 판단된다.
도 75는, A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
이 논리 회로는, 상술의 표 25 내지 표 28의 관계를 충족시키도록 구성된다. 본 예에서는, TMR 소자 MTJ4의 데이터값은 A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···O13b14, Ｏ14b15에 기초하여 판단된다.
TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로는 인버터 IV9, IV10, IV11, IV12, IV13, IV14, IV15, IV16 및 NOR 게이트 회로 NR7, NR8, NR9, NR10, NR11, NR12, NR13, NR14로 구성된다.
예를 들면, Ｏ0b1="1"일 때는 TMR 소자 MTJ4의 데이터값은 "1"로 판단된다. 또한, Ｏ0b1="0", Ｏ1b2="1"일 때는 TMR 소자 MTJ4의 데이터값은 "0"으로 판단되고, Ｏ0b1="0", Ｏ1b2="0", Ｏ2b3="1"일 때는 TMR 소자 MTJ4의 데이터값은 "1"로 판단된다.
또, A/D 컨버터의 출력 신호 Ｏ0b1, Ｏ1b2, ···Ｏ13b14, Ｏ14b15의 출력 신호의 패턴은 전부 "1"인 경우, 전부 "0"인 경우, 및, "0"과 "1"이 존재하는 경우의 3가지가 된다.
또한, "0"과 "1"이 존재하는 경우에는, 항상 "0"과 "1"의 경계가 존재하여, 그 경계의 일방측의 출력 신호는 전부 "0", 타방측의 출력 신호는 전부 "1"이 된다.
5. 판독 회로 이외의 회로예
판독 회로 이외의 회로예, 즉, 기입 워드선 드라이버/싱커의 회로예, 기입 비트선 드라이버/싱커의 회로예, 판독 워드선 드라이버의 회로예, 및, 컬럼 디코더의 회로예에 대하여 설명한다.
(1) 기입 워드선 드라이버/싱커
도 77은 기입 워드선 드라이버/싱커의 회로예를 나타내고 있다.
본 예에서는, 「1. 셀 어레이 구조」란에서 설명한 바와 같이, 1 로우 내에는 4단으로 중첩된 TMR 소자와 3개의 기입 워드선이 존재하는 것을 전제로 한다. 동 도면에서는, 기입 워드선 드라이버/싱커의 1 로우분만을 나타내고 있다.
기입 워드선 드라이버(23A-0)은 P 채널 MOS 트랜지스터 QP15, QP16, QP17 및 NAND 게이트 회로 ND1, ND2, ND3을 포함하고 있다. 기입 워드선 싱커(24-0)은 N 채널 MOS 트랜지스터 QN15, QN16, QN17로 구성된다.
P 채널 MOS 트랜지스터 QP15는 전원 단자와 상단의 기입 워드선 WWL2 사이에 접속된다. NAND 게이트 회로 ND1의 출력 신호는 P 채널 MOS 트랜지스터 QP15의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN15는 상단의 기입 워드선 WWL2와 접지 단자의 사이에 접속된다.
NAND 게이트 회로 ND1의 출력 신호가 "0"일 때, 기입 워드선 WWL2에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP16은 전원 단자와 중단의 기입 워드선 WWL1 사이에 접속된다. NAND 게이트 회로 ND2의 출력 신호는, P 채널 MOS 트랜지스터 QP16의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN16은, 중단의 기입 워드선 WWL1과 접지 단자의 사이에 접속된다.
NAND 게이트 회로 ND2의 출력 신호가 "0"일 때, 기입 워드선 WWL1에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP17은 전원 단자와 하단의 기입 워드선 WWL0 사이에 접속된다. NAND 게이트 회로 ND3의 출력 신호는 P 채널 MOS 트랜지스터 QP17의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN17은 하단의 기입 워드선 WWL0과 접지 단자의 사이에 접속된다.
NAND 게이트 회로 ND3의 출력 신호가 "0"일 때, 기입 워드선 WWL0에 기입 전류가 흐른다.
NOR 게이트 회로 NR15 및 익스클루시브 OR 게이트 회로 Ex-OR1에는, 각각 복수 비트의 로우 어드레스 신호 중의 하위 2 비트가 입력된다. 이 하위 2 비트는 선택된 로우 내의 3개의 기입 워드선 WWLO, WWL1, WWL2 중의 1개를 선택하기 위해 사용된다.
NOR 게이트 회로 NR15의 출력 신호는, NAND 게이트 회로 ND1에 입력되고, 익스클루시브 OR 게이트 회로 Ex-OR1의 출력 신호는 NAND 게이트 회로 ND2에 입력된다.
이러한 기입 워드선 드라이버/싱커에서는, 기입 동작시 기입 신호 WRITE는 "1"이 된다. 또한, 복수 비트의 로우 어드레스 신호 중 하위 2 비트를 제외한다, 상위 로우 어드레스 신호에 기초하여 복수의 로우 중의 하나가 선택된다. 선택된 로우에서는 상위 로우 어드레스 신호의 모든 비트는 "1"이 된다.
선택된 로우에서는, 복수 비트의 로우 어드레스 신호 중, 하위 2 비트 RA0, RA1에 기초하여, 기입 워드선 WWL0, WWL1, WWL2에 기입 전류를 흘릴지 여부를 결정한다.
예를 들면, 기입 동작시, 선택된 로우에서는, RA0="0", RA1="0"으로 하면, NAND 게이트 회로 ND1의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND1의 출력 신호가 "0"이 되고, P 채널 MOS 트랜지스터 QP15가 온 상태가 되어 기입 워드선 WWL2에 기입 전류가 흐른다.
또한, RA0="1", RA1="1"로 하면, NAND 게이트 회로 ND3의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND3의 출력 신호가 "0"이 되고, P 채널 MOS 트랜지스터 QP17이 온 상태가 되어 기입 워드선 WWL0에 기입 전류가 흐른다.
또한, RA0과 RA1이 다른 값(한쪽이 "0"이고, 다른 쪽이 "1")이 되면 NAND 게이트 회로 ND2의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND2의 출력 신호가 "0"이 되고, P 채널 MOS 트랜지스터 QP16이 온 상태가 되어, 기입 워드선 WWL1에 기입 전류가 흐른다.
(2) 기입 비트선 드라이버/싱커
도 78은 기입 비트선 드라이버/싱커의 회로예를 나타내고 있다.
본 예에서는, 1 컬럼 내에는 4단으로 중첩된 TMR 소자와 2개의 기입 비트선이 존재하는 것을 전제로 한다. 동 도면에서는, 기입 비트선 드라이버/싱커의 1 컬럼분만을 나타내고 있다.
기입 비트선 드라이버/싱커(29A)는, P 채널 MOS 트랜지스터 QP18, QP19, N 채널 MOS 트랜지스터 QN18, QN19, NAND 게이트 회로 ND4, ND5, AND 게이트 회로 AD1, A D2, NOR 게이트 회로 NR16 및 인버터 IV17, IV18로 구성된다.
기입 비트선 드라이버/싱커(31)는 P 채널 MOS 트랜지스터 QP20, QP21, N 채널 MOS 트랜지스터 QN20, QN21, NA ND 게이트 회로 ND6, ND7, AND 게이트 회로 AD3, AD4, NOR 게이트 회로 NR17 및 인버터 IV19, IV20으로 구성된다.
P 채널 MOS 트랜지스터 QP18은 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN18은 상단의 기입 비트선 BL01과 접지 단자 사 이에 접속된다. P 채널 MOS 트랜지스터 QP20은 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN20은 상단의 기입 비트선 BL01과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND4의 출력 신호가 "0", AND 게이트 회로 AD3의 출력 신호가 "1"일 때, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND6의 출력 신호가 "0", AND 게이트 회로 AD1의 출력 신호가 "1"일 때, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP19는 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN19는 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP21은 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN21은 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND5의 출력 신호가 "0", AND 게이트 회로 AD4의 출력 신호가 "1"일 때, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND7의 출력 신호가 "0", AND 게이트 회로 AD2의 출력 신호가 "1"일 때, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(31)에서 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
이러한 기입 비트선 드라이버/싱커에서는, 기입 동작시, 기입 신호 WRITE는 "1"이 된다. 또한, 선택된 컬럼에서는 복수 비트의 컬럼 어드레스 신호의 전 비트가 "1"이 된다.
또한, 본 예에서는, 복수 비트의 로우 어드레스 신호 중의 1 비트 RA1을 이용하여, 1 컬럼 내의 2개의 기입 비트선 BLO0, BLO1 중의 하나를 선택한다. 예를 들면, RA1이 "1"일 때는 기입 비트선 BL00이 선택되고, RA1이 "0"일 때는 기입 비트선 BL01이 선택된다.
또한, 선택된 컬럼 내의 선택된 기입 비트선에 흘리는 기입 전류의 방향은 기입 데이터 DATA의 값에 따라 결정된다.
예를 들면, 기입 비트선 BL00이 선택되어 있을 때(RA="1"일 때)는 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND5의 출력 신호가 "0"이 되고, AND 게이트 회로 AD4의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL00이 선택되어 있을 때(RA="1"일 때)는 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND7의 출력 신호가 "0"이 되고, AND 게이트 회로 AD2의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL01이 선택되어 있을 때(RA="0"일 때)는 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND4의 출력 신호가 "0"이 되고, AND 게이트 회로 AD3의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL01이 선택되어 있을 때(RA="0"일 때)는 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND6의 출력 신호가 "0"이 되고, AND 게이트 회로 AD1의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또, 도 2 및 도 3에 도시한 바와 같은 디바이스 구조를 채용한 경우, 예를 들면, 기입 비트선 BLj0은 2개의 TMR 소자 MTJ1, MTJ2에 공용된다. 여기서, TMR 소자 MTJ1로부터 보면 기입 비트선 BLj0은 그 상측에 있고, TMR 소자 MTJ2로부터 보면 기입 비트선 BLj0은 그 아래쪽에 있다.
따라서, 예를 들면, 기입 전류의 방향이, 도 1의 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 방향인 경우, 이 기입 전류에 의해, TMR 소자 MTJ1이 받는 자장과 TMR 소자 MTJ2가 받는 자장은 상호 역방향이 된다.
이와 같이, 1개의 기입 비트선을 2개의 TMR 소자로 공유하는 경우에는, 그 기입 비트선에 흘리는 기입 전류의 방향이 동일하더라도, 2개의 TMR 소자에 작용하는 자장은 역 방향이 되어 자화 방향도 상호 반대가 되는 점에 주의할 필요가 있 다.
이것은, 예를 들면, 도 2 및 도 3의 디바이스 구조에서의 2개의 TMR 소자 MTJ3, MTJ4에 대해서도 말할 수 있는 것이다.
각 TMR 소자 MTJ1, MTJ2. MTJ3, MTJ4에 관하여, 핀층의 자화 방향을 개별로 설정할 수 있는 경우에는 예를 들면, 기입 비트선 BLj0의 아래쪽에 존재하는 TMR 소자 MTJ1의 핀층의 자화의 방향과, 기입 비트선 BLj0의 상측에 존재하는 TMR 소자 MTJ2의 핀층의 자화의 방향을 상호 역 방향으로 함으로써, 상술의 판독 동작 원리 및 판독 회로로 설명한 논리를 그대로 적용할 수 있다.
즉, 핀층의 자화 방향과 기억층의 자화 방향이 동일한 경우를 "1"로 하고, 핀층의 자화 방향과 기억층의 자화 방향이 다른 경우를 "0"으로 할 수 있다.
각 TMR 소자 MTJ1, MTJ2. MTJ3, MTJ4에 관하여, 핀층의 자화의 방향이 전부 동일한 경우에는 상술의 판독 동작 원리 및 판독 회로로 설명한 논리를 그대로 적용하려고 하면 기입 동작 또는 판독 동작에 대하여 한층 더 연구가 필요해진다.
예를 들면, 기입 동작시에, 기입 비트선의 하측의 TMR 소자에 대한 기입과, 기입 비트선의 상측의 TMR 소자에 대한 기입을, 시간을 어긋나게 하여 따로따로 행함으로써 핀층의 자화 방향과 기억층의 자화 방향이 동일한 경우를 "1"로 하고, 핀층의 자화 방향과 기억층의 자화 방향이 다른 경우를 "0"으로 할 수 있다.
기입 비트선의 하측의 TMR 소자의 "1"/"0"의 조건(핀층의 자화 방향과 기억층의 자화 방향과의 관계)과, 기입 비트선의 상측의 TMR 소자의 "1"/"0"의 조건이 역인 경우에는 판독 동작시의 데이터를 판정하는 논리를 바꿀 필요가 있다.
(3) 판독 워드선 드라이버
도 79는 판독 워드선 드라이버의 회로예를 나타내고 있다.
판독 워드선 드라이버(23b-0)는 AND 게이트 회로 AD5로 구성된다. AND 게이트 회로 AD5에는 판독 신호 READ 및 상위 로우 어드레스 신호가 입력된다.
판독 신호는 판독 동작시에, "1"이 되는 신호이다. 상위 로우 어드레스 신호는 기입 워드선 드라이버/싱커(도 77)에서의 상위 로우 어드레스 신호와 동일한다. 즉, 복수 비트의 로우 어드레스 신호 중, 컬럼의 선택에 사용하는 상위 로우 어드레스 신호에 기초하여 판독 워드선 RWL0의 전위를 결정한다.
선택된 로우에서는, 상위 로우 어드레스 신호의 전 비트는 "1"이 되기 때문에 판독 워드선 RWL0의 전위는 "1"이 된다.
(4) 컬럼 디코더
도 80은 컬럼 디코더의 회로예를 나타내고 있다.
컬럼 디코더(32)는 AND 게이트 회로 AD6으로 구성된다. AND 게이트 회로 AD6에는 판독 신호 READ 및 컬럼 어드레스 신호가 입력된다. 판독 신호는 판독 동작시에 "1"이 되는 신호이다. 또한, 선택된 컬럼에서는 컬럼 어드레스 신호의 전 비트는 "1"이 되기 때문에 컬럼 선택 신호 CSLj의 전위는 "1"이 된다.
6. 제조 방법
본 발명의 자기 랜덤 액세스 메모리의 셀 어레이 구조, 판독 동작 원리, TMR 소자의 구조, 및, 판독 회로에 대해서는 상술한 대로이다. 그래서, 마지막으로, 본 발명의 자기 랜덤 액세스 메모리를 실현하기 위한 제조 방법에 대하여 설명한 다.
(1) 제조 방법 1
이 제조 방법 1은, 복수의 TMR 소자가 복수 단에 중첩되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 직렬 접속된 셀 어레이 구조(1 스위치-nMTJ구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법 1에 관한 셀 어레이 구조
도 81은 1 블록이 직렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 나타내고 있다.
이 셀 어레이 구조의 특징은, 1 컬럼(Y 방향) 내에 1개의 판독 비트선이 배치되고, 그 바로 아래에 직렬 접속된 복수의 TMR 소자가 배치되는 점에 있다. 복수의 TMR 소자는 1개의 판독 블록을 구성하고 있고, 판독 비트선과 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL 컬럼 방향에 인접하는 2개의 판독 블록으로 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)에 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 각각 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자)가 중첩되어 있다.
TMR 소자의 각각은, 하부 전극과 상부 전극의 사이에 배치되고, 또한, 컨택트 플러그에 의해 상호 직렬 접속된다. 가장 하단의 TMR 소자의 하부 전극은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자의 상부 전극은 컨택트 플러그에 의해 Y 방향으로 연장되는 판독 비트선 BL0에 접속된다.
1 로우 내에는 X 방향으로 연장되는 3개의 기입 워드선 WWL0, WWL1, WWL2가 존재하고, 1 컬럼 내에는 Y 방향으로 연장되는 2개의 기입 비트선 BL00, BL01이 존재한다.
반도체 기판의 상부에서 셀 어레이 구조를 본 경우에, 예를 들면, 중첩된 복수의 TMR 소자는 상호 오버랩되도록 레이아웃된다. 또한, 3개의 기입 워드선에 대해서도 상호 오버랩되도록 레이아웃된다. 또한, 판독 비트선 및 2개의 기입 비트선에 대해서도 상호 오버랩되도록 레이아웃된다.
복수의 TMR 소자를 직렬 접속하기 위한 컨택트 플러그는 기입 워드선이나 기입 비트선과 오버랩되지 않도록 하는 위치에 레이아웃된다. TMR 소자의 상부 전극 및 하부 전극은 컨택트 플러그와 컨택트하기 쉽도록 패턴으로 형성된다.
② 제조 방법 1의 각 스텝
이하, 도 81의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는, 구체화된 제조 방법(예를 들면, 듀얼더머신 처리의 채용등)을 설명 하기 때문에, 도 81의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성하는 셀 어레이 구조의 개략은 도 81의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 스텝
우선, 도 82에 도시한 바와 같이, 반도체 기판(51) 내에, STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해, 반도체 기판(51) 상에 마스크 패턴(질화 실리콘등)을 형성한다. 이 마스크 패턴을 마스크로 하여 RIE(Reactive Ion Etching)를 이용하여 반도체 기판(51)을 에칭하고, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여 이 트렌치 내에 절연층(산화 실리콘등)을 채운다.
이 후, 필요하면, 예를 들면, 이온 주입법에 의해, 반도체 기판 내에, P형 불순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여, P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 스텝
다음에, 도 83에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에 MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해, 소자 영역 내에 게이트 절연막(산화 실리콘등)(53)을 형성한다. CVD법에 의해, 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘등) 및 캡 절연층(질화 실리콘등)(55)을 형성한다.
PEP에 의해, 캡 절연층(55)을 패터닝한 후, 이 캡 절연층(55)을 마스크로 하여 RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연층(55) 및 게이트 전극(54)을 마스크로 하여, 이온 주입법을 이용하여, 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에, 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해, 반도체 기판(51) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭하여 게이트 전극(54) 및 캡 절연층(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연층(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는, 소스 영역(56A) 및 드레인 영역(56b)이 형성된다.
이 후, CVD법에 의해 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전히 덮는 층간 절연막(예를 들면, 산화 실리콘등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써 층간 절연막(58)의 표면을 평탄화한다.
컨택트홀의 형성 스텝 다음에, 도 84에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56b)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·배선홈의 형성 스텝
다음에, 도 85에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서는, 배선홈(60)은 X 방향으로 연장되어 있기 때문에, Y 방향에 따른 단면에서 본 경우에는 배선홈(60)은 컨택트홀(59)에 오버랩되어 있다. 그래서, 동 도면에서는 배선홈(60)을 파선으로 나타내고 있다.
배선홈(60)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·제1 배선층의 형성 스텝
다음에, 도 86에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(58) 상, 컨택트홀(59)의 내면 상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(61) 상에 컨택트홀(59) 및 배선홈(60)을 완전하게 채우는 금속 층(W 등)(62)을 형성한다.
이 후, 도 87에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(62)을 연마하여, 금속층(62)을 컨택트홀(59) 내 및 배선홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되고, 배선홈(60) 내에 잔존한 금속층(62)은 제1 배선층이 된다. 또한, CVD법에 의해, 층간 절연막(58) 상에 층간 절연막(산화 실리콘등)(63)을 형성한다.
또, 컨택트홀의 형성 스텝, 배선홈의 형성 스텝 및 제1 배선층의 형성 스텝으로 이루어지는 스텝은 듀얼더머신 처리라고 불린다.
·배선홈의 형성 스텝
다음에, 도 88에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는, 배선홈(64)은 기입 워드선을 형성하기 위한 홈으로 되어 있고, X 방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(65)이 형성된다.
배선홈(64)은 예를 들면, PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2배선층의 형성 스텝
다음에, 도 89에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 도 90에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(67)을 연마하여 금속층(67)을 배선홈(64) 내에만 남긴다. 배선홈(64) 내에 잔존한 금속층(67)은 기입 워드선으로서 기능하는 제2배선층이 된다.
또한, CVD법에 의해, 층간 절연막(63) 상에 절연층(질화 실리콘등)(68)을 형성한다. 또한, CMP 법에 의해, 이 절연층(68)을 연마하고, 이 절연층(68)을 제2배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제2배선층으로서의 금속층(67)을 완전하게 덮는 층간 절연막(산화 실리콘등)(69)을 형성한다.
또, 배선홈의 형성 스텝 및 제2배선층의 형성 스텝으로 이루어지는 스텝은, 다마신 처리라고 불린다.
·제1 MTJ소자의 하부 전극의 형성 스텝
다음에, 도 91에 도시한 바와 같이 층간 절연막(69)에 제 1 배선층으로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69) 을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(71)을 연마하여, 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, CVD법에 의해, 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(72)을 형성한다.
·제1 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 92에 도시한 바와 같이, 금속층(72) 상에 제1 MTJ 소자(73)을 형성한다. 제1 MTJ 소자(73)은 터널 배리어 및 이것을 끼운 2개의 강자성층과 반강자성층으로 구성되고, 예를 들면, 도 57에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여 제1 MTJ 소자(73)을 완전하게 덮는 층간 절연막(산화 실리콘등)(75A)을 형성한다. 또한, 예를 들면, CMP 법에 의해 층간 절연막(75A)을 연마하고, 층간 절연막(75A)을 제1 MTJ 소자(73)의 사이에만 잔존시킨다.
또한, 스퍼터법에 의해, 층간 절연막(75A) 상에 제1 MTJ 소자(73)의 상부 전극이 되는 금속층(Ta 등)(74)을 형성한다.
·제1 MTJ 소자의 하부/상부 전극의 패터닝 스텝
다음에, 도 93에 도시한 바와 같이, 제1 MTJ 소자(73)의 하부 전극(72) 및 상부 전극(74)을 각각 패터닝한다.
제 1MTJ소자(73)의 하부/상부 전극(72, 74)의 패터닝은 PEP에 의해 상부 전극(74) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부/상부 전극(72, 74)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여, 제1 MTJ 소자(73)의 상부 전극(74)을 완전하게 덮는 층간 절연막(75)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 94에 도시한 바와 같이, 층간 절연막(75)에 배선홈(75A)을 형성한다. 본 예에서는, 배선홈(75A)은 기입 비트선을 형성하기 위한 홈이 되어 있고, Y 방향으로 연장되어 있다. 배선홈(75A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)이 형성된다.
배선홈(75A)은 예를 들면, PEP에 의해 층간 절연막(75) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(75) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제3 배선층의 형성 스텝
다음에, 도 95에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(75) 상, 배선홈(75A)의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(76)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(76) 상에 배선홈(75A)을 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 도 96에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(77)을 연마하여, 금속층(77)을 배선홈(75A) 내에만 남긴다. 배선홈(75A) 내에 잔존한 금속층(77)은 기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(75) 상에 절연층(질화 실리콘등)(78)을 형성한다. 또한, CMP 법에 의해, 이 절연층(78)을 연마하여 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 덮는 층간 절연막(산화 실리콘등)(79)을 형성한다.
·제2 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 97에 도시한 바와 같이, 층간 절연막(75, 79)에 제1 MTJ 소자의 상부 전극(74)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(79) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(80)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(81)을 연마하여 금속층(81)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(79) 상에 제2 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(82)을 형성한다.
·제2 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 98에 도시한 바와 같이, 금속층(82) 상에 제2 MTJ 소자(84)를 형성한다. 제2 MTJ 소자(84)는 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되고, 예를 들면, 도 58에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여, 제2 MTJ 소자(84)를 완전하게 덮는 층간 절연막(산화 실리콘등)(83)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(83)을 연마하여 층간 절연막(83)을 제2 MTJ 소자(84) 사이에만 잔존시킨다.
또한, 스퍼터법에 의해, 층간 절연막(83) 상에, 제2 MTJ소자(84)의 상부 전극이 되는 금속층(Ta 등)(85)을 형성한다.
·제2 MTJ소자의 하부/상부 전극의 패터닝 스텝
다음에, 도 99에 도시한 바와 같이, 제2 MTJ 소자(84)의 하부 전극(82) 및 상부 전극(85)을 각각 패터닝한다.
제2 MTJ소자(84)의 하부/상부 전극(82, 85)의 패터닝은 PEP에 의해 상부 전극(85) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부/상부 전극(82, 85)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여, 제2 MTJ 소자(84)의 상부 전극(85)을 완전하게 덮는 층간 절연막(86)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 100에 도시한 바와 같이, 층간 절연막(86)에 배선홈(87)을 형성한다. 본 예에서는, 배선홈(87)은 기입 워드선을 형성하기 위한 홈이 되어 있고, X 방향으로 연장되어 있다. 배선홈(87)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(88)이 형성된다.
배선홈(87)은 예를 들면, PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(88)은 CVD법에 의해, 층간 절연막(86) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제4 배선층의 형성 스텝
다음에, 도 101에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(86) 상, 배선홈(87)의 내면 상 및 측벽 절연층(88) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(89)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(89) 상에 배선홈(87)을 완전하게 채우는 금속층(Cu 등)(91)을 형성 한다.
이 후, 도 102에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(91)을 연마하여, 금속층(91)을 배선홈(87) 내에만 남긴다. 배선홈(87) 내에 잔존한 금속층(91)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(86) 상에 절연층(질화 실리콘등)(92)을 형성한다. 또한, CMP 법에 의해, 이 절연층(92)을 연마하여, 이 절연층(92)을 제4 배선층으로서의 금속층(91) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에, 제4 배선층으로서의 금속층(91)을 완전하게 덮는 층간 절연막(산화 실리콘등)(93)을 형성한다.
·제3 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 103에 도시한 바와 같이, 층간 절연막(86, 93)에 제2 MTJ 소자의 상부 전극(85)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(93) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(94)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(94) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(95)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(95)을 연마하여, 금속층(95) 을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(95)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(93) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(96)을 형성한다.
·제3 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 104에 도시한 바와 같이, 금속층(96) 상에, 제3 MTJ 소자(97)를 형성한다. 제3 MTJ 소자(97)는 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 59에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여, 제3 MTJ 소자(97)을 완전하게 덮는 층간 절연막(산화 실리콘등)(98)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(98)을 연마하여, 층간 절연막(98)을 제3 MTJ 소자(97)의 사이에만 잔존시킨다.
또한, 스퍼터법에 의해, 층간 절연막(98) 상에, 제3 MTJ 소자(97)의 상부 전극이 되는 금속층(Ta 등)(99)을 형성한다.
·제3 MTJ 소자의 하부/상부 전극의 패터닝 스텝
다음에, 도 105에 도시한 바와 같이, 제3 MTJ 소자(97)의 하부 전극(96) 및 상부 전극(99)을 각각 패터닝한다.
제3 MTJ 소자(97)의 하부/상부 전극(96, 99)의 패터닝은, PEP에 의해 상부 전극(99) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 하부/상부 전극(96, 99)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여, 제3 MTJ 소자(97)의 상부 전극(99)을 완전하게 덮는 층간 절연막(100)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 106에 도시한 바와 같이, 층간 절연막(100)에 배선홈(100A)을 형성한다. 본 예에서는, 배선홈(100A)은 기입 비트선을 형성하기 위한 홈이 되어 있고, Y 방향으로 연장되어 있다. 배선홈(100A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)이 형성된다.
배선홈(100A)는 예를 들면, PEP에 의해, 층간 절연막(100) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해, 층간 절연막(100) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제5 배선층의 형성 스텝
다음에, 도 107에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(100) 상, 배선홈(100A)의 내면 상 및 측벽 절연층 상에 각각, 배리어 메탈층(Ta와 TaN의 적층등)(101)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(101) 상에 배선홈(100A)를 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 도 108에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여 금속층(102)을 연마하여, 금속층(102)을 배선홈(100A) 내에만 남긴다. 배선홈(100A) 내에 잔존한 금속층(102)은 기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(100) 상에 절연층(질화 실리콘등)(103)을 형성한다. 또한, CMP 법에 의해, 이 절연층(103)을 연마하여 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 덮는 층간 절연막(산화 실리콘등)(104)을 형성한다.
·제4 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 109에 도시한 바와 같이, 층간 절연막(100, 104)에 제3 MTJ 소자의 상부 전극(99)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면, PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(100, 104)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면상에 배리어 메탈층(Ti와 TiN의 적층등)(105)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(105) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(106)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(106)을 연마하여, 금속층(106)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(106)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(104) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(107)을 형성한다.
·제4 MTJ소자 및 그 상부 전극의 형성 스텝
다음에, 도 110에 도시한 바와 같이, 금속층(107) 상에, 제4 MTJ 소자(108)를 형성한다. 제4 MTJ 소자(108)는 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되고, 예를 들면, 도 60에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여, 제4 MTJ 소자(108)를 완전하게 덮는 층간 절연막(산화 실리콘등)(109)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(109)을 연마하여, 층간 절연막(109)을 제4 MTJ 소자(108)의 사이에만 잔존시킨다.
또한, 스퍼터법에 의해, 층간 절연막(109) 상에 제4 MTJ 소자(108)의 상부 전극이 되는 금속층(Ta 등)(110)을 형성한다.
·제4 MTJ 소자의 하부/상부 전극의 패터닝 스텝
다음에, 도 111에 도시한 바와 같이, 제4 MTJ 소자(108)의 하부 전극(107) 및 상부 전극(110)을 각각 패터닝한다.
제4 MTJ 소자(108)의 하부/상부 전극(107, 110)의 패터닝은 PEP에 의해 상부 전극(11O) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 하부/상부 전극(107, 110)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여, 제4 MTJ 소자(108)의 상부 전극(110)을 완전하게 덮는 층간 절연막(111)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 112에 도시한 바와 같이, 층간 절연막(111)에 배선홈(112)을 형성한다. 본 예에서는, 배선홈(112)은 기입 워드선을 형성하기 위한 구가 되고 있고, X 방향으로 연장되어 있다. 배선홈(112)의 측면에는, 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(113)이 형성된다.
배선홈(112)은 예를 들면, PEP에 의해 층간 절연막(111) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은 CVD법에 의해, 층간 절연막(111) 상의 전체에, 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성 할 수 있다.
·제6 배선층의 형성 스텝
다음에, 도 113에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(111) 상, 배선홈(112)의 내면 상 및 측벽 절연층(113) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(114)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(114) 상에 배선홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 도 114에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여 금속층(115)을 연마하고, 금속층(115)을 배선홈(112) 내에만 남긴다. 배선홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(111) 상에 절연층(질화 실리콘등)(116)을 형성한다. 또한, CMP 법에 의해, 이 절연층(116)을 연마하고, 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다. 또한, 층간 절연막(111) 상에 제6 배선층으로서의 금속층(115)을 완전하게 덮는 층간 절연막(산화 실리콘등)(117)을 형성한다.
·제7 배선층의 형성 스텝
다음에, 도 115에 도시한 바와 같이, 층간 절연막(111, 117)에 제4 MTJ 소자의 상부 전극(110)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해, 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111, 117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 층간 절연막(117)에 판독 비트선을 형성하기 위한 배선홈을 형성한다.
이 배선홈은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
이 후, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(117) 상, 컨택트홀의 내면 상 및 배선홈의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층등)(118)을 형 성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(118) 상에 컨택트홀 및 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP 법에 의해 금속층(119) 및 배리어 메탈층(117)을 연마하여, 이들 금속층(119) 및 배리어 메탈층(117)을 컨택트홀 내 및 배선홈 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 배선홈 내에 잔존한 금속층(119)은 판독 비트선으로서 기능하는 제7 배선층이 된다.
③ 통합
이 제조 방법 1에 따르면, 복수의 TMR 소자가 복수 단에 중첩되고, 또한，이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 직렬 접속된 셀 어레이 구조(1 트라 nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는, 배선층을 형성하는 것에 해당하여, 다마신 처리 및 듀얼 다마신 처리를 채용하였지만, 이것에 대신하여, 예를 들면, 배선층의 가공을 에칭에 의해 행하는 처리를 채용해도 된다.
(2) 제조 방법 2
이 제조 방법 2는 복수의 TMR 소자가 복수 단에 중첩되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 병렬 접속된 셀 어레이 구조(1 스위치-nMTJ 구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법 2에 관한 셀 어레이 구조
도 116은 1 블록이 병렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 나타내고 있다.
이 셀 어레이 구조의 특징은, 1 컬럼(Y 방향) 내에 1개의 판독 비트선이 배치되고, 그 바로 아래에 병렬 접속된 복수의 TMR 소자가 배치되는 점에 있다. 복수의 TMR 소자는 1개의 판독 블록을 구성하고 있어, 판독 비트선과 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL은 컬럼 방향에 인접하는 2개의 판독 블록으로 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)에 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는, 각각, 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자)가 중첩되어 있다.
TMR 소자의 각각은 하부 전극과 상부 전극의 사이에 배치되고, 또한, 컨택트 플러그에 의해 상호 병렬로 접속된다. 가장 하단의 TMR 소자의 하부 전극은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자의 상부 전극은 컨택트 플러그에 의해 Y 방향으로 연장되는 판독 비트선 BL0에 접속된다.
1 로우 내에는, X 방향으로 연장되는 3개의 기입 워드선 WWL0, WWL1, WWL2가 존재하고, 1 컬럼 내에는 Y 방향으로 연장되는 2개의 기입 비트선 BL00, BL01이 존재한다.
반도체 기판의 상부에서 셀 어레이 구조를 본 경우에, 예를 들면, 중첩된 복수의 TMR 소자는 상호 오버랩되도록 레이아웃된다. 또한, 3개의 기입 워드선에 대해서도, 상호 오버랩되도록 레이아웃된다. 또한, 판독 비트선 및 2개의 기입 비트선에 대해서도 상호 오버랩되도록 레이아웃된다.
복수의 TMR 소자를 직렬 접속하기 위한 컨택트 플러그는, 기입 워드선이나 기입 비트선과 오버랩되지 않도록 하는 위치에 레이아웃된다. TMR 소자의 상부 전극 및 하부 전극은 컨택트 플러그와 컨택트하기 쉽도록 패턴으로 형성된다.
② 제조 방법 2의 각 스텝
이하, 도 116의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는, 구체화된 제조 방법(예를 들면, 듀얼 다마신 처리의 채용등)을 설명하기 때문에, 도 116의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단지, 최종적으로 완성하는 셀 어레이 구조의 개략은, 도 116의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 스텝
우선, 도 117에 도시한 바와 같이, 반도체 기판(51) 내에, STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은, 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해, 반도체 기판(51) 상에 마스크 패턴(질화 실리콘등)을 형성한다. 이 마스크 패턴을 마스크로 하여, RIE(Reactive Ion Etching)를 이용하여 반도체 기판(51)을 에칭하고, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여, 이 트렌치 내에 절연층(산화 실리콘등)을 채운다.
이 후, 필요하면, 예를 들면, 이온 주입법에 의해, 반도체 기판 내에, P형 불순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여, P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 스텝
다음에, 도 118에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에, 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에, MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해, 소자 영역 내에 게이트 절연막(산화 실리콘등)(53)을 형성한다. CVD법에 의해, 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘등) 및 캡 절연층(질화 실리콘등)(55)을 형성한다.
PEP에 의해, 캡 절연층(55)을 패터닝한 후, 이 캡 절연층(55)을 마스크로 하여, RIE에 의해, 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연층(55) 및 게이트 전극(54)을 마스크로 하여, 이온 주입법을 이용하여, 반도체 기판(51) 내에, P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해, 반도체 기판(51) 상의 전체에, 절연막(질화 실리콘등)을 형성한 후, RIE에 의해, 그 절연막을 에칭하여, 게이트 전극(54) 및 캡 절연층(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연층(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여, 이온 주입법을 이용하여, 반도체 기판(51) 내에, P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는, 소스 영역(56A) 및 드레인 영역(56b)가 형성되는 이 후, CVD법에 의해, 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전하게 덮는 층간 절연막(예를 들면, 산화 실리콘등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써, 층간 절연막(58)의 표면을 평탄화한다.
·컨택트홀의 형성 스텝
다음에, 도 119에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에, MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56b)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해, 층간 절연막(58)상에 레지스트 패턴을 형성하여, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 층간 절연막(58)을 에칭하면, 용이하게 형성 할 수 있다. 이 에칭후, 레지스트 패턴은, 제거된다.
·배선홈의 형성 스텝
다음에, 도 120에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서는, 배선홈(60)은 X 방향으로 연장되어 있기 때문에, Y 방향에 따르는 단면으로 본 경우에는, 배선홈(60)은 컨택트홀(59)에 오버랩되어 있다. 그래서, 동 도면에서는, 배선홈(60)을 파선으로 나타내고 있다.
배선홈(60)은 예를 들면, PEP에 의해, 층간 절연막(58) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은, 제거된다.
·제1 배선층의 형성 스텝
다음에, 도 121에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(58) 상, 컨택트홀(59)의 내면상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(61) 상에, 컨택트홀(59) 및 배선홈(60)을 완전하게 채우는 금속층(W 등)(62)를 형성한다.
이 후, 도 122에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(62)를 연마하고, 금속층(62)을 컨택트홀(59) 내 및 배선홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되고, 배선홈(60) 내에 잔존한 금속층(62)은 제1 배선층이 된다. 또한, CVD법에 의해, 층간 절연막(58) 상에 층간 절연막(산화 실리콘등)(63)을 형성한다.
또, 컨택트홀의 형성 스텝, 배선홈의 형성 스텝 및 제1 배선층의 형성 스텝 으로 이루어지는 스텝은 듀얼 다마신 처리라고 불린다.
·배선홈의 형성 스텝
다음에, 도 123에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는, 배선홈(64)은 기입 워드선을 형성하기 위한 홈으로 되어 있고, X 방향으로 연장되어 있다. 배선홈(64)의 측면에는, 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(65)이 형성된다.
배선홈(64)은, 예를 들면, PEP에 의해, 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에, 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2배선층의 형성 스텝
다음에, 도 124에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각, 배리어 메탈층(Ta와 TaN의 적층등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 도 125에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(67)을 연마하고, 금속층(67)을 배선홈(64) 내에만 남긴다. 배선홈(64) 내 에 잔존한 금속층(67)은 기입 워드선으로서 기능하는 제2배선층이 된다.
또한, CVD법에 의해, 층간 절연막(63) 상에 절연층(질화 실리콘등)(68)을 형성한다. 또한, CMP 법에 의해, 이 절연층(68)을 연마하여, 이 절연층(68)을, 제2배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63)상에 제2배선층으로서의 금속층(67)을 완전하게 덮는 층간 절연막(산화 실리콘등)(69)을 형성한다.
또, 배선홈의 형성 스텝 및 제2배선층의 형성 스텝으로 이루어지는 스텝은 다마신 처리라고 불린다.
·제1 MTJ소자의 하부 전극의 형성 스텝
다음에, 도 126에 도시한 바와 같이, 층간 절연막(69)에 제1 배선층으로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면, PEP에 의해, 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(71)을 연마하여, 금속층(71) 을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(72)을 형성한다.
·제1 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 127에 도시한 바와 같이, 금속층(72) 상에, 제1 MTJ 소자(73)을 형성한다. 제1 MTJ 소자(73)은 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 57에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제1 MTJ 소자(73)의 측면에, 제1 MTJ 소자(73)를 보호하는 보호 절연층(산화 실리콘등)(73A)을 형성한다. 이 보호 절연층(73A)은 CVD법과 RIE 법을 이용하면 제1 MTJ 소자(73)의 측면에 용이하게 형성할 수 있다.
CVD법을 이용하여, 제1 MTJ 소자(73)을 완전하게 덮는 층간 절연막(산화 실리콘등)(75b)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(75b)을 연마하여, 층간 절연막(75b)를 제1 MTJ 소자(73)의 사이에만 잔존시킨다.
또한, 도 128에 도시한 바와 같이, 스퍼터법에 의해, 층간 절연막(75b) 상에, 제1 MTJ 소자(73)의 상부 전극이 되는 금속층(74)을 형성한다. 계속하여, CVD법에 의해, 금속층(74) 상에 제1 MTJ 소자(73)를 보호하는 알루미나층(74A)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하여, 이 레지스트 패턴을 마스크로 하여, 알루미나층(74A), 금속층(74) 및 층간 절연막(75b)을 패터닝한다. 이 때, 동시에, 제1 MTJ 소자(73)의 하부 전극으로서의 금속층(72)의 표면을 노출시킨다.
다시, 알루미나층(74A)를 형성한 후, RIE에 의해, 알루미나층(74A)을 에칭하면, 이 알루미나층(74A)은 상부 전극으로서의 금속층(74) 및 제1 MTJ 소자(73)의 상부 및 측벽부를 덮는 형태로 잔존한다.
이 후, CVD법을 이용하여, 제1 MTJ 소자(73)을 완전하게 덮는 층간 절연막(75)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 129에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여, RIE에 의해, 층간 절연막(75)에 배선홈(75A)를 형성한다. 이 때, 알루미나층(74A), 에칭 스토퍼로서 기능하기 때문에, 배선홈(75A)의 바닥부가 금속층(74) 및 제1 MTJ 소자(73)에 도달하는 것은 없다.
본 예에서는, 배선홈(75A)는 기입 비트선을 형성하기 위한 홈이 되어 있고, Y 방향으로 연장되고 있다. 배선홈(75.A)의 측면에는, 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)이 형성된다.
배선홈(75A)는 예를 들면, PEP에 의해, 층간 절연막(75) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해, 층간 절연막(75)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은, CVD법에 의해, 층간 절연막(75) 상의 전체에, 절연막(질화 실리콘등)을 형성한 후, RIE에 의해, 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
·제3 배선층의 형성 스텝
다음에, 도 130에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(75) 상, 배선홈(75A)의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(76)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(76) 상에, 배선홈(75A)를 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(77)을 연마하고, 금속층(77)을 배선홈(75A) 내에만 남긴다. 배선홈(75A) 내에 잔존한 금속층(77)은 기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(75) 상에 절연층(질화 실리콘등)(78)을 형성한다. 또한, CMP 법에 의해, 이 절연층(78)을 연마하고, 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 덮는 층간 절연막(산화 실리콘등)(79)을 형성한다.
·제2 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 131에 도시한 바와 같이, 층간 절연막(75, 79) 및 알루미나층(74A)에 제1 MTJ 소자의 상부 전극(74)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면, PEP에 의해 층간 절연막(79) 상에 레지스트 패턴 을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해, 층간 절연막(75, 79) 및 알루미나층(74A)를 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(80)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(80) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(81)을 연마하고, 금속층(81)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(79) 상에, 제2 MTJ 소자의 하부 전극이 되는 금속층(82)을 형성한다.
·제2 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 132에 도시한 바와 같이, 금속층(82) 상에, 제2 MTJ 소자(84)를 형성한다. 제2 MTJ 소자(84)는 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 58에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제2 MTJ 소자(84)의 측면에, 제2 MTJ 소자(84)를 보호하는 보호 절연층(산화 실리콘등(83A)를 형성한다. 이 보호 절연층(83A)는 CVD법과 RIE 법을 이용하면, 제2 MTJ 소자(84)의 측면에, 용이하게 형성할 수 있다.
이 후, 제2 MTJ 소자(84)의 하부 전극(82)를 패터닝한다. 제2 MTJ 소자(84) 의 하부 전극(82)의 패터닝은, PEP에 의해, 하부 전극(82)상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 하부 전극(82)를 에칭함으로써, 용이하게 행할 수 있다. 이 후, 레지스트 패턴은, 제거된다.
다음에, 도 133에 도시한 바와 같이, CVD법에 의해, 제2 MTJ 소자(84) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(83b)을 형성한다. 이 후, RIE에 의해, 알루미나층(83b)은 에칭되어, 그 결과, 제2 MTJ 소자(84)의 측벽부에 알루미나층(83b)이 잔존한다.
CVD법을 이용하여, 제2 MTJ소자(84)를 완전하게 덮는 층간 절연막(산화 실리콘등)(84b)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(84b)을 연마하여 층간 절연막(84b)을 제2 MTJ 소자(84)의 사이에만 잔존시킨다.
또한, 층간 절연막(75, 79, 84b)에 제1 MTJ 소자의 하부 전극(72)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면, PEP에 의해, 층간 절연막(84b) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79, 84b)를 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은, 제거된다.
또, 이 에칭 스텝에서, 알루미나층(74A, 83b)의 에칭 레이트는, 층간 절연막(75, 79, 84b)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀이 정합하지 않고, 알루미나층(74A, 83b)이 제1 및 제2 MTJ 소자(73, 84)를 보호하고 있기 때문에, 제 1 및 제2 MTJ 소자(73, 84)가 에칭된다는 사태가 생기는 일이 없다.
다음에, 도 134에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면상에 배리어 메탈층(Ti와' riN의 적층등)(85A)를 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(85A) 상에, 컨택트홀을 완전하게 채우는 금속층(W 등)(85b)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(85b)을 연마하여, 금속층(85b)을 컨택트홀 내에만 남긴다. 컨택트홀내에 잔존한 금속층(85b)은 컨택트 플러그가 된다. 또한, 스펙법에 의해, 층간 절연막(84b) 상에, 제2 MTJ 소자(84)의 상부 전극이 되는 금속층(85)을 형성한다. 계속하여, CVD 법에 의해, 금속층(85) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(85C)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 알루미나층(85C) 및 금속층(85)을 패터닝한다. 다시, 알루미나층(85C)을 형성한 후, RIE에 의해, 알루미나층(85C)를 에칭하면 이 알루미나층(85C)는 상부 전극으로서의 금속층(85) 및 제2 MTJ 소자(84)의 상부 및 측벽부를 덮는 형태로 잔존한다.
이 후, CVD법을 이용하여, 제2 MTJ 소자(85)를 완전하게 덮는 층간 절연막(86)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 136에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여, RIE에 의해, 층간 절연막(86)에 배선홈(87)을 형성한다. 이 때, 알루미나층(85C)은 에칭 스토퍼로서 기능하기 때문에 배선홈(87)의 바닥부가 금속층(85) 및 제2 MTJ 소자(84)에 도달하는 것은 없다.
본 예에서는, 배선홈(87)은 기입 워드선을 형성하기 위한 홈으로 되어 있고, X 방향으로 연장되어 있다. 배선홈(87)의 측면에는, 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(88)이 형성된다.
배선홈(87)은 예를 들면, PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 층간 절연막(86)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(88)은 CVD법에 의해, 층간 절연막(86) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해, 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제4 배선층의 형성 스텝
다음에, 도 137에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여, 층간 절연막(86) 상, 배선홈(87)의 내면 상 및 측벽 절연층(88) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(89)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(89) 상에, 배선홈(87)을 완전하게 채우는 금속층(Cu 등)(90)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여 금속층(90)을 연마하고, 금속층(90)을 배선홈(87) 내에만 남긴다. 배선홈(87) 내에 잔존한 금속층(90)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(86) 상에 절연층(질화 실리콘등)(92)을 형성한다. 또한, CMP 법에 의해, 이 절연층(92)를 연마하여 이 절연층(92)를 제4 배선층으로서의 금속층(90) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에, 제4 배선층으로서의 금속층(90)을 완전하게 덮는 층간 절연막(산화 실리콘등)(93)을 형성한다.
·제3 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 138에 도시한 바와 같이, 층간 절연막(86, 93)에, 제2 MTJ 소자(84)의 상부 전극(85)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(93) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(94)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(94) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(95)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(95)을 연마하고, 금속층(95)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(95)은 컨택트 플러그가 된다. 또한, CVD법에 의해, 층간 절연막(93) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(96)을 형성한다.
·제3 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 139에 도시한 바와 같이, 금속층(96) 상에 제3 MTJ 소자(97)를 형성한다. 제3 MTJ 소자(97)은 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 59에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제3 MTJ 소자(97)의 측면에 제3 MTJ 소자(97)를 보호하는 보호 절연층(산화 실리콘등)(97A)을 형성한다. 이 보호 절연층(97A)은 CVD법과 RIE 법을 이용하면 제3 MTJ 소자(97)의 측면에 용이하게 형성할 수 있다.
이 후, 제3 MTJ 소자(97)의 하부 전극(96)을 패터닝한다. 제3 MTJ 소자(97)의 하부 전극(96)의 패터닝은 PEP에 의해 하부 전극(96) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(96)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 140에 도시한 바와 같이, CVD법을 이용하여, 제3 MTJ 소자(97)을 완전하게 덮는 층간 절연막(산화 실리콘등)(98)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(98)을 연마하고, 층간 절연막(98)을 제3 MTJ 소자(97)의 사이에만 잔존시킨다.
이 후, 층간 절연막(86, 93, 98)에, 제2 MTJ 소자(84)의 하부 전극(82)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면, PEP에 의해 층간 절연막(98) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93, 98)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후 레지스트 패턴은 제거된다.
다음에, 도 141에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(99A)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(99A) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(99b)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(99b)을 연마하여, 금속층(99b)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(99b)는 컨택트 플러그가 된다. 또한, CVD법에 의해, 층간 절연막(98) 상에 제3 MTJ 소자의 상부 전극이 되는 금속층(99)을 형성한다.
또한, CVD법에 의해, 제3 MTJ 소자(97)의 상부 전극(99) 상에, 제3 MTJ 소자(97)을 보호하는 알루미나층(99C)을 형성한다.
다음에, 도 142에 도시한 바와 같이, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(99C) 및 금속층(99)을 패터닝한다. 다시, 알루미나층(99C)을 형성한 후, RIE에 의해 알루미나층(99C)을 에칭하면 이 알루미나층(99C)은 상부 전극으로서의 금속층(99) 및 제3 MTJ 소자(97)의 상부 및 측벽부를 덮은 형태로 잔존한다.
이 후, CVD법을 이용하여, 제3 MTJ 소자(97)을 완전하게 덮는 층간 절연막(100)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 143에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)에 Y 방향으로 연장되는 배선홈을 형성한다. 이 때, 알루미나층(99C)은 에칭 스토퍼로서 기능하기 때문에 배선홈의 바닥부가 금속층(99) 및 제3 MTJ 소자(97)에 도달하는 일은 없다.
본 예에서는, 배선홈은 기입 비트선을 형성하기 위한 홈으로 되어 있고, Y 방향으로 연장되어 있다. 배선홈의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)이 형성된다.
배선홈은 예를 들면, PEP에 의해, 층간 절연막(100) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(100) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제5 배선층의 형성 스텝
다음에, 도 143에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(100) 상, 배선홈의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(101)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(101) 상에 배선홈을 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(102)을 연마하고, 금속층(102)을 배선홈 내에만 남긴다. 배선홈 내에 잔존한 금속층(102)은 기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(100) 상에 절연층(질화 실리콘등)(103)을 형성한다. 또한, CMP 법에 의해, 이 절연층(103)을 연마하고, 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 덮는 층간 절연막(산화 실리콘등)(104)을 형성한다.
·제4 MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 144에 도시한 바와 같이, 층간 절연막(100, 104) 및 알루미나층(99C)에 제3 MTJ 소자(97)의 상부 전극(99)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104) 및 알루미나층(99C)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(80X)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80X) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81X)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여 금속층(81X)을 연마하여 금속층(81X)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81X)는 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(104) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(107)을 형성한다.
·제4 MTJ 소자 및 그 상부 전극의 형성 스텝
다음에, 도 144에 도시한 바와 같이, 금속층(107) 상에 제4 MTJ 소자(108)을 형성한다. 제4 MTJ 소자(108)은 터널 배리어 및 이것을 끼우는 2개의 강자성층과 반강자성층으로 구성되고, 예를 들면, 도 60에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제4 MTJ 소자(108)의 측면에, 제4 MTJ 소자(108)를 보호하는 보호 절연층(산화 실리콘등)(108A)을 형성한다. 이 보호 절연층(108A)은 CVD법과 RIE 법을 이용하면 제4 MTJ 소자(108)의 측면에 용이하게 형성할 수 있다.
이 후, 제4 MTJ 소자(108)의 하부 전극(107)을 패터닝한다. 제4 MTJ 소자(108)의 하부 전극(107)의 패터닝은 PEP에 의해 하부 전극(107) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(107)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 145에 도시한 바와 같이, CVD법에 의해 제4 MTJ 소자(108) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(108b)을 형성한다. 이 후, RIE에 의해 알루미나층(108b)은 에칭되고, 그 결과, 제4 MTJ 소자(108)의 측벽부에 알루미나층(108b)이 잔존한다.
CVD법을 이용하여, 제4 MTJ 소자(108)을 완전하게 덮는 층간 절연막(산화 실리콘등)(109)을 형성한다. 또한, 예를 들면, CMP 법에 의해, 층간 절연막(109)을 연마하고, 층간 절연막(109)을 제4 MTJ 소자(108)의 사이에만 잔존시킨다.
또한, 층간 절연막(100, 104, 109)에 제3 MTJ소자(97)의 하부 전극(96)에 도 달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(109) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104, 109)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또, 이 에칭 스텝에서, 알루미나층(99C, 108b)의 에칭 레이트는 층간 절연막(100, 104, 109)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀의 오정렬이 생기더라도 알루미나층(99C, 108b)가 제3 및 제4 MTJ 소자(97, 108)를 보호하고 있기 때문에, 제3 및 제4 MTJ 소자(97, 108)가 에칭된다는 사태가 생기지 않는다.
다음에, 도 146에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(105)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(105) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(106)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여 금속층(106)을 연마하고, 금속층(106)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(106)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(109) 상에, 제4 MTJ 소자(108)의 상부 전극이 되는 금속층(107)을 형성한다. 계속하여, CVD 법에 의해, 금속층(107) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(107A)을 형성한다.
다음에, 도 147에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하여 이 레지스트 패턴을 마스크로 하여 알루미나층(107A) 및 금속층(107)을 패터닝한다.
다시, 알루미나층(107A)를 형성한 후, RIE에 의해 알루미나층(107A)을 에칭하면, 이 알루미나층(107A)은 상부 전극으로서의 금속층(107) 및 제4 MTJ 소자(108)의 상부 및 측벽부를 덮은 형태로 잔존한다.
이 후, CVD법을 이용하여, 제4 MTJ 소자(108)를 완전하게 덮는 층간 절연막(111)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 148에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)에 X 방향으로 연장되는 배선홈(112)을 형성한다. 이 때, 알루미나층(107A)은 에칭 스토퍼로서 기능하기 때문에 배선홈(112)의 바닥부가 금속층(107) 및 제4 MTJ 소자(108)에 도달하지 않는다.
본 예에서는, 배선홈(112)은 기입 워드선을 형성하기 위한 홈이 되어 있으고, X 방향으로 연장되어 있다. 배선홈(112)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(113)이 형성된다.
배선홈(112)은 예를 들면, PEP에 의해 층간 절연막(111) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은 CVD법에 의해, 층간 절연막(111) 상의 전체에, 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성 할 수 있다.
·제6 배선층의 형성 스텝
다음에, 도 148에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(111) 상 배선홈(112)의 내면 상 및 측벽 절연층(113) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(114)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(114) 상에 배선홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(115)을 연마하고, 금속층(115)을 배선홈(112) 내에만 남긴다. 배선홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(111) 상에 절연층(질화 실리콘등)(116)을 형성한다. 또한, CMP 법에 의해, 이 절연층(116)을 연마하고, 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다.
·제7 배선층의 형성 스텝
다음에. 도 149에 도시한 바와 같이, 층간 절연막(111) 상에 제6 배선층으로서의 금속층(115)을 완전하게 덮는 층간 절연막(산화 실리콘등)(117)을 형성한다. 층간 절연막(111, 117)에 제4 MTJ 소자의 상부 전극(110)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해, 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111, 117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 층간 절연막(117)에 판독 비트선을 형성하기 위한 배선홈을 형성한다.
이 배선홈은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
이 후, 예를 들면, 스퍼터법을 이용하여 층간 절연막(117) 상 컨택트홀의 내면 상 및 배선홈의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층등)(118)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해, 배리어 메탈층(118) 상에 컨택트홀 및 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP 법에 의해, 금속층(119) 및 배리어 메탈층(117)을 연마하고, 이들 금속층(119) 및 배리어 메탈층(117)을 컨택트홀 내 및 배선홈 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 배선홈 내에 잔존한 금속층(119)은 판독 비트선으로서 기능하는 제7 배선층이 된다.
(3) 통합
이 제조 방법 2에 따르면, 복수의 TMR 소자가 복수 단에 중첩되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자 사이에 병렬 접속된 셀 어레이 구조(1 트라 nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는 배선층을 형성함에 있어, 다마신 처리 및 듀얼 다마신 처리를 채용하였지만, 이것에 대신하여 예를 들면, 배선층의 가공을 에칭에 의해 행하 는 처리를 채용해도 된다.
(3) 제조 방법 3
이 제조 방법 3은 1 블록을 구성하는 복수의 TMR 소자가 판독 비트선과 접지 단자 사이에 병렬 접속된 셀 어레이 구조(1 스위치-nMTJ구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
이 셀 어레이 구조에서는 1 블록을 복수의 TMR 소자는 세로 방향으로 중첩되지 않고, 가로 방향(본 예에서는 Y 방향)으로 나란히 배치된다. 이 셀 어레이 구조의 이점은 TMR 소자의 제조 방법이 간략화되는 점에 있다.
즉, 본 발명의 판독 동작 원리를 채용할 경우에는, 1 블록 내의 복수의 TMR 소자의 저항치를 각각 다른 값으로 할 필요가 있다. 여기서, TMR 소자의 구조로서 도 61 내지 도 64에 도시하는 구조를 채용한 경우, 이 셀 어레이 구조에서는 복수의 TMR 소자를 동일한 스텝에서 동시에 형성할 수 있다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법 3에 관한 셀 어레이 구조
도 150은 1 블록이 병렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 나타내고 있다.
이 셀 어레이 구조의 특징은, 1 컬럼(Y 방향) 내에 1개의 판독 비트선 BLj가 배치되고, 그 바로 아래에 병렬 접속된 복수의 TMR 소자 MTJ1 MTJ2, MTJ3, MTJ4가 배치되는 점에 있다. 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 1개의 판독 블록 을 구성하고 있고, 판독 비트선 BLj와 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는, 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL은 컬럼 방향에 인접하는 2개의 판독 블록으로 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)에 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 Y 방향으로 배치되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 하부 전극(34)과 상부 전극으로서의 판독 비트선 BLj 사이에 배치된다. 하부 전극(34)은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다.
1 블록 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에는 이들 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대응하여, 4개의 기입 워드선 WWL0, WWL1, WWL2, WWL3이 배치된다. 기입 워드선 WWLO, WWL1, WWL2, WWL3은 각각 X 방향으로 연장되어 있다.
본 예의 셀 어레이 구조에서는, 기입 동작시, 판독 비트선 BLj는 기입 비트선으로서 기능한다. 즉, 하나의 컬럼 내에는 기입 비트선으로서만 사용하는 배선이 존재하지 않는다. 이와 같이, 기입 비트선으로서의 기능과 판독 비트선으로서의 기능을 함께 갖는 배선을 1 컬럼 내에 배치함으로써 배선의 가공 스텝(또는 PEP 수)이 감소하기 때문에 제조 비용의 삭감이나 TMR 소자의 특성의 향상 등의 효과를 얻을 수 있다.
② 제조 방법 3의 각 스텝
이하, 도 150의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는, 구체화된 제조 방법(예를 들면, 듀얼 다마신 처리의 채용등)을 설명하기 때문에 도 150의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단지, 최종적으로 완성하는 셀 어레이 구조의 개략은 도 150의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 스텝
우선, 도 151에 도시한 바와 같이, 반도체 기판(51) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해, 반도체 기판(51) 상에 마스크 패턴(질화 실리콘등)을 형성한다. 이 마스크 패턴을 마스크로 하여, RIE(Reactive Ion Etching)를 이용하여 반도체 기판(51)을 에칭하고, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여 이 트렌치 내에 절연층(산화 실리콘등)을 채운다.
이 후, 필요하면, 예를 들면, 이온 주입법에 의해 반도체 기판 내에 P형 불 순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여 P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 스텝
다음에, 도 152에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면, 이하와 같은 처리에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에, MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해, 소자 영역 내에 게이트 절연막(산화 실리콘등)(53)을 형성한다. CVD법에 의해, 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘등) 및 캡 절연층(질화 실리콘등)(55)을 형성한다.
PEP에 의해, 캡 절연층(55)을 패터닝한 후, 이 캡 절연층(55)을 마스크로 하여, RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연층(55) 및 게이트 전극(54)을 마스크로 하여, 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해, 반도체 기판(51) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해, 그 절연막을 에칭하여 게이트 전극(54) 및 캡 절연층(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연층(55), 게이트 전극(54) 및 측벽 절연 층(57)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56b)이 형성되는 이 후, CVD법에 의해, 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전하게 덮는 층간 절연막(예를 들면, 산화 실리콘등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써 층간 절연막(58)의 표면을 평탄화한다.
·컨택트홀의 형성 스텝
다음에, 도 153에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·컨택트 플러그의 형성 스텝
다음에, 도 154에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(58) 상 및 컨택트홀(59)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(61) 상에 컨택트홀(59)을 완전하게 채우는 금속층(W 등)(62)을 형성한다.
이 후, 도 155에 도시한 바와 같이, 예를 들면, CMP 법을 이용하여, 금속층(62)을 연마하고, 금속층(62)을 컨택트홀(59) 내에만 남긴다. 컨택트 홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 된다. 또한, CVD법에 의해, 층 간 절연막(58) 상에, 층간 절연막(산화 실리콘등)(63)을 형성한다.
·배선홈의 형성 스텝
다음에, 도 156에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는, 배선홈(64)은 기입 워드선을 형성하기 위한 홈이 되어 있고, X 방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘등)(65)이 형성된다.
배선홈(64)은 예를 들면, PEP에 의해, 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제1 배선층의 형성 스텝
다음에, 도 157에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각 배리어 메탈층(Ta와 TaN의 적층등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(67)을 연마하고, 금속층(67)을 배선홈(64) 내에만 남긴다. 배선홈(64)내에 잔존한 금속층(67)은 기입 워드선 으로서 기능하는 제1 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(63) 상에 절연층(질화 실리콘등)(68)을 형성한다. 또한, CMP 법에 의해, 이 절연층(68)을 연마하고, 이 절연층(68)을 제1 배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제1 배선층으로서의 금속층(67)을 완전하게 덮는 층간 절연막(산화 실리콘등)(69)을 형성한다.
·MTJ 소자의 하부 전극의 형성 스텝
다음에, 도 158에 도시한 바와 같이, 층간 절연막(69)에 컨택트 플러그로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP 법을 이용하여, 금속층(71)을 연마하고, 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(69) 상에 MTJ 소자의 하부 전극이 되는 금속층(예를 들면, Ta)(72)을 형성한다.
·MTJ 소자의 형성 스텝
다음에, 도 159 내지 도 166에 도시한 바와 같이, 금속층(72) 상에 MTJ 소자를 형성한다. MTJ 소자는 예를 들면, 도 61 내지 도 64에 도시한 바와 같은 구조를 갖고 있고 동일 처리에 의해 동시에 형성된다.
우선, 도 159에 도시한 바와 같이, 금속층(72) 상에 반강자성층(72A), 강자성층(72b) 및 비자성 금속층(예를 들면, 알루미늄)(72C)을 차례로 형성한다. 계속하여, 비자성 금속층(72C) 상에 질화 실리콘층(72Z1)을 형성한다.
이 후, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z1)을 패터닝한다. 그 결과, 질화 실리콘층(72Z1)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z1)을 마스크로 하여 비자성 금속층(72C)의 산화를 실행한다. 질화 실리콘층(72Z1)에 덮혀 있지 않은 비자성 금속층(72C)은 산화되고, 그 결과, 도 160에 도시한 바와 같이, 터널 배리어층(72C1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z1)에 덮혀 있는 비자성 금속층(72C)은 산화되지 않기 때문에 도 160에 도시한 바와 같이, 비자성 금속층(72C2)인 채로이다. 이 후, 질화 실리콘층(72Z1)은 삭제된다.
다음에, 도 160에 도시한 바와 같이, 터널 배리어층(72C1) 상 및 비자성 금속층(72C2) 상에 강자성층(72D)을 형성한다. 또한, 강자성층(72D) 상에 반강자성층(72E), 강자성층(72F) 및 비자성 금속층(예를 들면, 알루미늄)(72G)을 차례로 형 성한다. 계속하여, 비자성 금속층(72G) 상에 질화 실리콘층(72Z2)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z2)을 패터닝한다. 그 결과, 질화 실리콘층(72Z2)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z2)를 마스크로 하여 비자성 금속층(72G)의 산화를 실행한다. 질화 실리콘층(72Z2)에 덮혀있지 않은 비자성 금속층(72G)는 산화되고, 그 결과, 도 161에 도시한 바와 같이, 터널 배리어층(72G1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z2)에 덮혀있는 비자성 금속층(72G)은 산화되지 않기 때문에 도 161에 도시한 바와 같이 비자성 금속층(72G2)인 채로이다. 이 후, 질화 실리콘층(72Z2)은 삭제된다.
다음에, 도 161에 도시한 바와 같이, 터널 배리어층(72G1) 상 및 비자성 금속층(72G2) 상에 강자성층(72H)을 형성한다. 또한, 강자성층(72H) 상에 반강자성층(72I), 강자성층(72J) 및 비자성 금속층(예를 들면, 알루미늄)을 차례로 형성한다.
비자성 금속층(72C, 72E)을 선택적으로 산화했을 때와 동일하게 하여, 질화 실리콘층의 패턴을 마스크로 하여 비자성 금속층의 산화를 선택적으로 행한다. 그 결과, 동 도면에 도시한 바와 같이, 선택적으로 터널 배리어층(72K1)이 형성된다. 질화 실리콘층에 덮혀있는 부분은 비자성 금속층(7K2)인 채로이다. 이 후, 질화 실리콘층은 삭제된다.
또한, 터널 배리어층(72K1) 상 및 비자성 금속층(72K2) 상에 강자성층(72L)을 형성한다. 또한, 강자성층(72L) 상에 반강자성층(72M), 강자성층(72N) 및 비자성 금속층(예를 들면, 알루미늄)(72Ｏ)를 차례로 형성한다. 계속하여, 비자성 금속층(72Ｏ) 상에 질화 실리콘층(72Z3)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z3)을 패터닝한다. 그 결과, 질화 실리콘층(72Z3)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z3)을 마스크로 하여, 비자성 금속층(72Ｏ)의 산화를 실행한다. 질화 실리콘층(72Z3)에 덮혀있지 않은 비자성 금속층(72Ｏ)은 산화되고, 그 결과, 도 162에 도시한 바와 같이, 터널 배리어층(72Ｏ1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z3)에 덮혀있는 비자성 금속층(72Ｏ)은 산화되지 않기 때문에 도 162에 도시한 바와 같이, 비자성 금속층(72Ｏ2)인 채로이다. 이 후, 질화 실리콘층(72Z3)은 삭제된다.
다음에, 도 162에 도시한 바와 같이, 터널 배리어층(72Ｏ1) 상 및 비자성 금속층(72Ｏ2) 상에 강자성층(72P)을 형성한다. 또한, 강자성층(72P) 상에 반강자성층(72Q), 강자성층(72R) 및 비자성 금속층(예를 들면, 알루미늄)(72S)을 차례로 형성한다. 계속하여, 비자성 금속층(72S) 상에 질화 실리콘층(72Z4)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z4)을 패터닝한다. 그 결과, 질화 실리콘층(72Z4)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z4)을 마스크로 하여, 비자성 금속층(72S)의 산화를 실행한다. 질화 실리콘층(72Z4)에 덮혀있지 않은 비자성 금속층(72S)은 산화되고, 그 결과, 도 163에 도시한 바와 같이, 터널 배리어층(72S1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z4)에 덮혀있는 비자성 금속층(72S)은 산화되지 않기 때문에, 도 163에 도시한 바와 같이, 비자성 금속층(72S2)인 채로이다. 이 후, 질화 실리콘층(72Z4)은 삭제된다.
다음에, 도 163에 도시한 바와 같이, 터널 배리어층(72S1) 상 및 비자성 금속층(72S2) 상에 강자성층(72T)을 형성한다. 또한, 강자성층(72T) 상에 반강자성층(72U), 강자성층(72V) 및 비자성 금속층(예를 들면, 알루미늄)(72W)을 차례로 형성한다. 계속하여, 비자성 금속층(72W) 상에 질화 실리콘층(72Z5)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z5)을 패터닝한다. 그 결과, 질화 실리콘층(72Z5)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z5)을 마스크로 하여, 비자성 금속층(72W)의 산화를 실행한다. 질화 실리콘층(72Z5)에 덮혀있지 않은 비자성 금속층(72W)은 산화되고, 그 결과, 도 164에 도시한 바와 같이, 터널 배리어층(72W1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z5)에 덮혀있는 비자성 금속층(72W)은 산화되지 않기 때문에, 도 164에 도시한 바와 같이, 비자성 금속층(72W2)인 채로이다. 이 후, 질화 실리콘층(72Z5)은 삭제된다.
다음에, 도 164에 도시한 바와 같이, 터널 배리어층(72W1) 상 및 비자성 금속층(72W2) 상에 강자성층(72X)을 형성한다. 또한, 강자성층(72X) 상에 반강자성층(72Y), 강자성층(72Z) 및 비자성 금속층(예를 들면, 알루미늄)(72AA)를 차례로 형성한다. 계속하여, 비자성 금속층(72AA) 상에 질화 실리콘층(72Z6)을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 질화 실리콘층(72Z6)을 패터닝한다. 그 결과, 질화 실리콘층(72Z6)으로 이루어지는 마스크가 형성된다.
또한, 질화 실리콘층(72Z6)을 마스크로 하여 비자성 금속층(72AA)의 산화를 실행한다. 질화 실리콘층(72Z6)에 덮혀있지 않은 비자성 금속층(72AA)은 산화되고, 그 결과, 도 165에 도시한 바와 같이 터널 배리어층(72AA1)이 선택적으로 형성된다.
한편, 질화 실리콘층(72Z6)에 덮혀있는 비자성 금속층(72AA)은 산화되지 않기 때문에, 도 165에 도시한 바와 같이, 비자성 금속층(72AA2)인 채로이다. 이 후, 질화 실리콘층(72Z6)은 삭제된다.
다음에, 도 165에 도시한 바와 같이, 터널 배리어층(72AA1) 상 및 비자성 금속층(72AA2) 상에 강자성층(72BB)을 형성한다. 또한, 강자성층(72BB) 상에 반강자성층(72CC), 강자성층(72DD) 및 비자성 금속층(예를 들면, 알루미늄)(72EE)을 차례로 형성한다. 계속하여, 비자성 금속층(72EE) 상에 질화 실리콘층을 형성한다.
이 후, PEP에 의해, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, 질화 실리콘층을 패터닝한다. 그 결과, 질화 실리콘층으로 이루어지는 마스크가 형성된다.
또, 이 스텝에서는 1 블록 내의 비자성 금속층(72EE)의 전부가 산화되기 때문에, 질화 실리콘층은 도시되어 있지 않다. 또한, 웨이퍼(또는 칩 영역) 상의 비자성 금속층(72EE)의 모두를 산화하여 상관없는 경우에는 질화 실리콘층의 형성 스텝을 생략할 수도 있다.
질화 실리콘층을 마스크로 하여, 비자성 금속층(72EE)의 산화를 실행한다. 질화 실리콘층에 덮혀있지 않은 비자성 금속층(72EE)는 산화되고, 그 결과, 도 166에 도시한 바와 같이 터널 배리어층(72EE1)이 선택적으로 형성된다.
다음에, 도 166에 도시한 바와 같이, 터널 배리어층(72EE1) 상에 강자성층(72FF)을 형성한다. 또한, 강자성층(72FF) 상에 반강자성층(72GG)을 형성한다. 계속하여, 스퍼터법에 의해 반강자성층(72GG) 상에 MTJ 소자의 상부 전극이 되는 금속층(예를 들면, Ta)(74)을 형성한다.
·MTJ소자의 패터닝 스텝
다음에, 도 167에 도시한 바와 같이, MTJ 소자의 패터닝 및 그 하부 전극(72) 및 상부 전극(74)의 패터닝을 행한다. 또, 동 도면에서는 도면을 간략화하기 위해서 MTJ 소자(72A, ···72GG)의 구조를 간략화하고 있다.
NITJ 소자 및 그 상부 전극(74)의 패터닝은 PEP에 의해, 상부 전극(74) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해, MTJ 소자 및 그 상부 전극(74)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
또한, 절연층을 형성한 후, RIE에 의해 이 절연층을 에칭하고, MTJ 소자의 측벽부에 MTJ 소자를 보호하는 보호층을 형성한다.
이 후, MTJ소자의 하부 전극(72)이 패터닝된다. MTJ 소자의 하부 전극(72)의 패터닝은 PEP에 의해 하부 전극(72) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 그 하부 전극(72)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
또한, CVD법을 이용하여 MTJ 소자 및 그 하부 전극(72) 및 상부 전극(74)을 완전하게 덮는 층간 절연막(75)을 형성한다. CMP 법에 의해, 층간 절연막(75)의 표면을 평탄화함과 동시에 MTJ 소자의 상부 전극(74)을 노출시킨다.
·배선홈의 형성 스텝
다음에, 도 168에 도시한 바와 같이, 층간 절연막을 형성하고, 또한, 이 층간 절연막에 Y 방향으로 연장되는 배선홈을 형성한다. 또, 동 도면에서는 배선홈이 Y 방향으로 연장되어 있기 때문에 배선홈을 갖는 층간 절연막은 도시되어 있지 않다.
이 배선홈은 판독 비트선으로서 및 기입 비트선으로서 기능하는 배선을 형성하기 위한 홈으로 되어 있고, 배선홈의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈은 예를 들면, PEP에 의해 층간 절연막 상에 레지스트 패턴을 형성하 고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막 상의 전체에 절연막(질화 실리콘등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2배선층의 형성 스텝
다음에, 도 168에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막 상 및 배선홈의 내면 상에 각각, 배리어 메탈층(Ti와 TiN의 적층등)(118)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(118) 상에 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP 법에 의해, 금속층(119) 및 배리어 메탈층(117)을 연마하고, 이들 금속층(119) 및 배리어 메탈층(117)을 배선홈 내에만 남긴다. 배선홈 내에 잔존한 금속층(119)은 판독 비트선 및 기입 비트선으로서 기능하는 제2배선층이 된다.
(3) 통합
이 제조 방법 3에 따르면 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 병렬 접속된 셀 어레이 구조(1 스위치 nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는 배선층을 형성함에 있어서 다마신 처리 및 듀얼 다마신 처리를 채용하였지만 이것에 대신하여 예를 들면 배선층의 가공을 에칭에 의해 행하는 처리를 채용해도 된다.
7. 기타
상술의 설명에서는, 자기 랜덤 액세스 메모리의 메모리 셀로서 TMR 소자를 이용하는 것을 전제로 하였지만, 메모리 셀이 GMR(Giant Magneto Resistance) 소자인 경우에도, 본 발명, 즉, 각종의 셀 어레이 구조, 판독 동작 원리, 판독 회로의 구체예 등을 적용할 수 있다.
또한, TMR 소자나 GMR 소자의 구조나 이들을 구성하는 재료 등에 대하여도 본 발명의 적용에 해당하여 특히 한정되는 것은 없다.
자기 랜덤 액세스 메모리의 판독 선택 스위치로서는 M0S 트랜지스터, 바이폴라 트랜지스터 및 다이오드의 경우에 대해 설명하였지만, 이것이외의 스위치 소자, 예를 들면, MIS(Metal Insu1ator Semiconductor) 트랜지스터(MOSFET를 포함한다), MES(Metal Semiconductor) 트랜지스터, 접합(Junction) 트랜지스터를 판독 선택 스위치로서 이용할 수 있다.
이상, 본 발명에 따르면, 메모리 용량의 증대에 적합한 신규한 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리 및 그 제조 방법을 제공할 수 있다.

Claims (155)

  1. 상호 직렬 접속되고, 자기 저항 효과를 이용하여 데이터를 기억하며 반도체기판에서 서로 상하 방향으로 배치되는 복수의 메모리 셀;
    상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및
    상기 비트선에 접속되는 판독 회로를 포함하고,
    상기 비트선은 상기 복수의 메모리 셀 상에 배치되며,
    상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향으로 연장되는 기입 비트선을 더 포함하고,
    상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기입 워드선을 더 포함하며,
    상기 복수의 메모리 셀은 하나의 블록(one block)을 구성하고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 통해 소스선에 접속되고,
    상기 복수의 메모리 셀 각각은 상부 전극과 하부 전극 사이에 배치되어 있고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 직렬 접속되는 자기 랜덤 액세스 메모리(magnetic random access memory).
  2. 제1항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일하더라도 상기 복수의 메모리 셀의 저항치들은 서로 다른 자기 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 복수의 메모리 셀은 반도체 기판 상에 포개지는 자기 랜덤 액세스 메모리.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 판독 선택 스위치는 상기 복수의 메모리 셀 바로 아래 위치한 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  9. 제8항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  10. 제9항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  11. 제8항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고 상기 제1 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  12. 제11항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  13. 제1항에 있어서, 상기 소스선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  14. 삭제
  15. 제1항에 있어서, 상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중 어느 하나인 자기 랜덤 액세스 메모리.
  16. 제2항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연체층을 포함하는 복수의 MTJ 층을 포함하고, 상기 MTJ 층의 수는 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  17. 제2항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연층을 포함하고, 상기 캡 절연층의 수는 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  18. 제2항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층, 복수의 비-자기 금속층 및 복수의 캡 절연층을 포함하고, 상기 비-자기 금속층 또는 상기 캡 절연층의 수는 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  19. 제2항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일할 때, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  20. 제19항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  21. 상호 병렬 접속되고, 자기 저항 효과를 이용하여 데이터를 기억하며 반도체 기판에서 서로 상하 방향으로 배치되는 복수의 메모리 셀;
    상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및
    상기 비트선에 접속되는 판독 회로를 포함하며,
    상기 복수의 메모리 셀의 저항치는 상기 복수의 메모리 셀의 자화 상태가 동일한 경우에도 서로 다르고, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연층을 포함하는 복수의 MTJ 층을 가지며, 상기 MTJ 층의 수는 상기 각각의 메모리 셀에 따라 서로 다르고,
    상기 비트선은 상기 복수의 메모리 셀 상에 배치되며,
    상기 복수의 메모리 셀 사이에 배치되고 상기 제1 방향으로 연장되는 기입 비트선을 더 포함하며,
    상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기입 워드선을 더 포함하고,
    상기 복수의 메모리 셀은 하나의 블록을 구성하고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 통해 소스선에 접속되며,
    상기 복수의 메모리 셀 각각은 상부 전극과 하부 전극 사이에 배치되고, 상기 복수의 메모리 셀은 상기 상부 전극 및 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 병렬 접속되는 자기 랜덤 액세스 메모리.
  22. 제21항에 있어서, 상기 복수의 메모리 셀은 반도체 기판 상에 포개지는 자기 랜덤 액세스 메모리.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제21항에 있어서, 상기 판독 선택 스위치는 상기 복수의 메모리 셀 바로 아래 위치한 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  28. 제21항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  29. 제28항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  30. 제27항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  31. 제30항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  32. 제21항에 있어서, 상기 소스선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  33. 삭제
  34. 제21항에 있어서, 상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중 어느 하나인 자기 랜덤 액세스 메모리.
  35. 제21항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일할 때, 상기 복수의 메모리 셀의 저항치는 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  36. 제35항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 최소 저항치를 갖는 메모리 셀의 저항치의 변화량으로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  37. 상호 병렬 접속되고, 자기 저항 효과를 이용하여 데이터를 기억하며 반도체 기판에서 서로 상하 방향으로 배치되는 복수의 메모리 셀;
    상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및
    상기 비트선에 접속되는 판독 회로를 포함하며,
    상기 복수의 메모리 셀의 저항치는 상기 복수의 메모리 셀의 자화 상태가 동일한 경우에도 서로 다르고, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층, 복수의 비-자기 금속층 및 복수의 캡 절연층을 포함하고, 상기 비-자기 금속층 또는 상기 캡 절연층의 수는 상기 각각의 메모리 셀에 따라 서로 다르고,
    상기 비트선은 상기 복수의 메모리 셀 상에 배치되며,
    상기 복수의 메모리 셀 사이에 배치되고 상기 제1 방향으로 연장되는 기입 비트선을 더 포함하며,
    상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기입 워드선을 더 포함하고,
    상기 복수의 메모리 셀은 하나의 블록을 구성하고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 통해 소스선에 접속되며,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀 바로 아래 위치한 상기 반도체 기판의 표면 영역에 배치되고,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 워드선을 더 포함하며,
    상기 복수의 메모리 셀 각각은 상부 전극과 하부 전극 사이에 배치되고, 상기 복수의 메모리 셀은 상기 상부 전극 및 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 병렬 접속되는 자기 랜덤 액세스 메모리.
  38. 제37항에 있어서, 상기 복수의 메모리 셀은 반도체 기판 상에 포개지는 자기 랜덤 액세스 메모리.
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제37항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  46. 제37항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  47. 제46항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  48. 제37항에 있어서, 상기 소스선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  49. 삭제
  50. 제37항에 있어서, 상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중 어느 하나인 자기 랜덤 액세스 메모리.
  51. 제37항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일할 때, 상기 복수의 메모리 셀의 저항치는 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  52. 제51항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 최소 저항치를 갖는 메모리 셀의 저항치의 변화량으로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  53. 상호 직렬 접속되고, 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀;
    상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및
    상기 비트선에 접속되는 판독 회로
    를 포함하며,
    상기 복수의 메모리 셀 각각은 상기 각각의 메모리 셀에 따라 서로 다른 수의 캡 절연층을 갖는 자기 랜덤 액세스 메모리(magnetic random access memory).
  54. 제53항에 있어서, 상기 메모리 셀의 면적들은 서로 같은 자기 랜덤 액세스 메모리.
  55. 제53항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일하더라도 상기 복수의 메모리 셀의 저항치들은 서로 다른 자기 랜덤 액세스 메모리.
  56. 제53항에 있어서, 상기 복수의 메모리 셀은 반도체 기판 상에 포개지는 자기 랜덤 액세스 메모리.
  57. 제56항에 있어서, 상기 비트선은 상기 복수의 메모리 셀 상에 배치되는 자기 랜덤 액세스 메모리.
  58. 제53항에 있어서, 상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향으로 연장되는 기입 비트선을 더 포함하는 자기 랜덤 액세스 메모리.
  59. 제53항에 있어서, 상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기입 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  60. 제53항에 있어서, 상기 복수의 메모리 셀은 하나의 블록을 구성하고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 통해 소스선에 접속되는 자기 랜덤 액세스 메모리.
  61. 제60항에 있어서, 상기 판독 선택 스위치는 상기 복수의 메모리 셀 바로 아래 위치한 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  62. 제61항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  63. 제62항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  64. 제61항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고 상기 제1 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  65. 제64항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  66. 제60항에 있어서, 상기 소스선은 상기 복수의 메모리 셀 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  67. 제53항에 있어서, 상기 복수의 메모리 셀 각각은 상부 전극과 하부 전극 사이에 배치되어 있고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 직렬 접속되는 자기 랜덤 액세스 메모리.
  68. 제60항에 있어서, 상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중 어느 하나인 자기 랜덤 액세스 메모리.
  69. 제53항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연체층을 포함하는 복수의 MTJ 층을 포함하고, 상기 MTJ 층의 수는 상기 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  70. 제53항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연층을 포함하고, 상기 캡 절연층의 수는 상기 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  71. 제53항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층, 복수의 비-자기 금속층 및 복수의 캡 절연층을 포함하고, 상기 비-자기 금속층 또는 상기 캡 절연층의 수는 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  72. 제53항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일할 때, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적 으로 2배가 되는 자기 랜덤 액세스 메모리.
  73. 제72항에 있어서, 상기 복수의 메모리 셀의 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  74. 상호 병렬 접속되고, 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀;
    상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선; 및
    상기 비트선에 접속되는 판독 회로
    를 포함하며,
    상기 복수의 메모리 셀 각각은 상기 각각의 메모리 셀에 따라 서로 다른 수의 캡 절연층을 갖는 자기 랜덤 액세스 메모리.
  75. 제74항에 있어서, 상기 복수의 메모리 셀의 면적들은 서로 같은 자기 랜덤 액세스 메모리.
  76. 제74항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일하더라도, 상기 복수의 메모리 셀의 저항치가 서로 다른 자기 랜덤 액세스 메모리.
  77. 제74항에 있어서, 상기 복수의 메모리 셀은 반도체 기판 상에 포개지는 자기 랜덤 액세스 메모리.
  78. 제77항에 있어서, 상기 비트선은 상기 복수의 메모리 셀 상에 배치되는 자기 랜덤 액세스 메모리.
  79. 제74항에 있어서, 상기 복수의 메모리 셀 사이에 배치되고 상기 제1 방향으로 연장되는 기입 비트선을 더 포함하는 자기 랜덤 액세스 메모리.
  80. 제74항에 있어서, 상기 복수의 메모리 셀 사이에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기입 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  81. 제74항에 있어서, 상기 복수의 메모리 셀은 하나의 블록을 구성하고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 통해 소스선에 접속되는 자기 랜덤 액세스 메모리.
  82. 제81항에 있어서, 상기 판독 선택 스위치는 상기 복수의 메모리 셀 바로 아래 위치한 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  83. 제82항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  84. 제83항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  85. 제82항에 있어서, 상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  86. 제85항에 있어서, 상기 판독 워드선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  87. 제81항에 있어서, 상기 소스선은 상기 복수의 메모리 셀의 바로 아래 배치되는 자기 랜덤 액세스 메모리.
  88. 제74항에 있어서, 상기 복수의 메모리 셀 각각은 상부 전극과 하부 전극 사이에 배치되고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 병렬 접속되는 랜덤 액세스 메모리.
  89. 제81항에 있어서, 상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중 어느 하나인 자기 랜덤 액세스 메모리.
  90. 제74항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연층을 포함하는 복수의 MTJ 층을 포함하고, 상기 MJT 층의 수는 상기 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  91. 제74항에 있어서, 상기 복수의 메모리 셀 각각은 복수의 반-강자성층, 복수의 강자성층 및 복수의 캡 절연층을 포함하고, 상기 캡 절연층의 수는 상기 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  92. 제74항에 있어서, 상기 메모리 복수의 셀 각각은 복수의 반-강자성층, 복수의 강자성층, 복수의 비-자기 금속층 및 복수의 캡 절연층을 포함하고, 상기 비-자기 금속층 또는 상기 캡 절연층의 수는 상기 각각의 메모리 셀에 따라 서로 다른 자기 랜덤 액세스 메모리.
  93. 제74항에 있어서, 상기 복수의 메모리 셀의 자화 상태가 동일할 때, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적 으로 2배가 되는 자기 랜덤 액세스 메모리.
  94. 제93항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 최소 저항치를 갖는 메모리 셀의 저항치의 변화량으로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리.
  95. 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀의 저항치가 서로 다른 자기 랜덤 액세스 메모리의 판독 방법에 있어서,
    상기 복수의 메모리 셀이 상호 직렬 접속된 상태에서 상기 복수의 메모리 셀에 판독 전류를 흘리는 단계;
    상기 판독 전류 또는 상기 판독 전류로부터 생성된 판독 전위를 아날로그/디지털 변환하는 단계; 및
    상기 아날로그/디지털 변환에 의해 얻어진 데이터에 기초하여 상기 복수의 메모리 셀의 데이터값을 판단하는 단계
    를 포함하는 자기 랜덤 액세스 메모리 판독 방법.
  96. 제95항에 있어서, 상기 복수의 메모리 셀의 데이터값은 한 번의 판독 동작에 의해 사실상 동시에 판단되는 자기 랜덤 액세스 메모리 판독 방법.
  97. 제95항에 있어서, 상기 아날로그/디지털 변환은 서로 다른 복수의 기준 전위와 상기 판독 전위 간의 크기 관계를 판단함으로써 수행되는 자기 랜덤 액세스 메모리 판독 방법.
  98. 제95항에 있어서, 상기 복수의 기준 전위는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자(resistance elements)를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  99. 제95항에 있어서, 상기 복수의 기준 전위는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자에 의해 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  100. 제95항에 있어서, 상기 아날로그/디지털 변환은 서로 다른 복수의 기준 전류와 상기 판독 전류 간의 크기 관계를 판단함으로써 수행되는 자기 랜덤 액세스 메모리 판독 방법.
  101. 제95항에 있어서, 상기 복수의 기준 전류는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  102. 제95항에 있어서, 상기 복수의 기준 전류는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  103. 제95항에 있어서, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 방법.
  104. 제103항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 방법.
  105. 제95항에 있어서, 상기 복수의 메모리 셀의 데이터값은 상기 아날로그/디지털 변환에 의해 얻어진 상기 데이터에 대해 논리 처리를 행함으로써 얻어질 수 있는 자기 랜덤 액세스 메모리 판독 방법.
  106. 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀의 저항치가 서로 다른 자기 랜덤 액세스 메모리의 판독 방법에 있어서,
    상기 복수의 메모리 셀이 서로 병렬로 접속된 상태에서 상기 복수의 메모리 셀에 판독 전류를 흘리는 단계;
    상기 판독 전류 또는 상기 판독 전류로부터 생성된 판독 전위를 아날로그/디지털 변환하는 단계; 및
    상기 아날로그/디지털 변환에 의해 얻어진 데이터에 기초하여 상기 복수의 메모리 셀의 데이터값을 판단하는 단계
    를 포함하는 자기 랜덤 액세스 메모리 판독 방법
  107. 제106항에 있어서, 상기 복수의 메모리 셀의 상기 데이터값은 한 번의 판독 동작에 의해 사실상 동시에 판단되는 자기 랜덤 액세스 메모리 판독 방법.
  108. 제106항에 있어서, 상기 아날로그/디지털 변환은 서로 다른 복수의 기준 전위와 상기 판독 전위 간의 크기 관계를 판단함으로써 수행되는 자기 랜덤 액세스 메모리 판독 방법.
  109. 제106항에 있어서, 상기 복수의 기준 전위는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  110. 제106항에 있어서, 상기 복수의 기준 전위는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  111. 제106항에 있어서, 상기 아날로그/디지털 변환은 서로 다른 복수의 기준 전류와 상기 판독 전류 간의 크기 관계를 판단함으로써 수행되는 자기 랜덤 액세스 메모리 판독 방법.
  112. 제106항에 있어서, 상기 복수의 기준 전류는 직렬 접속, 병렬 접속 및 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  113. 제106항에 있어서, 상기 복수의 기준 전류는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 방법.
  114. 제106항에 있어서, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 방법.
  115. 제114항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2 배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 방법.
  116. 제106항에 있어서, 상기 복수의 메모리 셀의 데이터값은 상기 아날로그/디지털 변환에 의해 얻어진 상기 데이터에 대해 논리 처리를 행함으로써 얻어지는 자기 랜덤 액세스 메모리 판독 방법.
  117. 자기 저항 효과를 이용하여 데이터를 기억하고 상호 직렬 접속되는 복수의 메모리 셀을 갖는 자기 랜덤 액세스 메모리의 판독 회로에 있어서,
    상기 복수의 메모리 셀에 판독 전류를 공급하는 전류원;
    상기 판독 전류와 복수의 기준 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 복수의 기준 전위와 비교하는 아날로그/디지털 변환기; 및
    상기 아날로그/디지털 변환기로부터의 출력 신호에 기초하여 상기 복수의 메모리 셀의 데이터 값을 판단하는 논리 회로
    를 포함하는 자기 랜덤 액세스 메모리 판독 회로.
  118. 제117항에 있어서, 상기 논리 회로는 한 번의 판독 동작에 의해 상기 복수의 메모리 셀의 데이터 값들을 사실상 동시에 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  119. 제117항에 있어서, 상기 아날로그/디지털 변환기는 서로 다른 복수의 기준 전위와 상기 판독 전위 간의 크기 관계를 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  120. 제117항에 있어서, 상기 복수의 기준 전위는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  121. 제117항에 있어서, 상기 복수의 기준 전위는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  122. 제117항에 있어서, 상기 아날로그/디지털 변환기는 서로 다른 복수의 기준 전류와 상기 판독 전류 간의 크기 관계를 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  123. 제117항에 있어서, 상기 복수의 기준 전류는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  124. 제117항에 있어서, 상기 복수의 기준 전류는 상기 복수의 메모리 셀과 사실 상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  125. 제117항에 있어서, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 회로.
  126. 제125항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 회로.
  127. 자기 저항 효과를 이용하여 데이터를 기억하고 서로 병렬로 접속되는 복수의 메모리 셀을 갖는 자기 랜덤 액세스 메모리의 판독 회로에 있어서,
    상기 복수의 메모리 셀에 판독 전류를 공급하는 전류원;
    상기 판독 전류와 복수의 기준 전류 또는 상기 판독 전류로부터 생성되는 판독 전위를 복수의 기준 전위와 비교하는 아날로그/디지털 변환기; 및
    상기 아날로그/디지털 변환기로부터의 출력 신호에 기초하여 상기 복수의 메모리 셀의 데이터 값을 판단하는 논리 회로
    를 포함하는 자기 랜덤 액세스 메모리 판독 회로.
  128. 제127항에 있어서, 상기 논리 회로는 한 번의 판독 동작에 의해 상기 복수의 메모리 셀의 데이터 값들을 사실상 동시에 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  129. 제127항에 있어서, 상기 아날로그/디지털 변환기는 서로 다른 복수의 기준 전위와 상기 판독 전위 간의 크기 관계를 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  130. 제127항에 있어서, 상기 복수의 기준 전위는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  131. 제127항에 있어서, 상기 복수의 기준 전위는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  132. 제127항에 있어서, 상기 아날로그/디지털 변환기는 서로 다른 복수의 기준 전류와 상기 판독 전류 간의 크기 관계를 판단하는 자기 랜덤 액세스 메모리 판독 회로.
  133. 제127항에 있어서, 상기 복수의 기준 전류는 직렬 접속, 병렬 접속 또는 이들 접속의 조합으로 구성되는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  134. 제127항에 있어서, 상기 복수의 기준 전류는 상기 복수의 메모리 셀과 사실상 동일한 구조를 갖는 복수의 저항 소자를 이용하여 생성되는 자기 랜덤 액세스 메모리 판독 회로.
  135. 제127항에 있어서, 상기 복수의 메모리 셀의 저항치는 최소 저항치를 갖는 메모리 셀의 저항치로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 회로.
  136. 제135항에 있어서, 상기 복수의 메모리 셀의 상기 저항치의 변화량은 상기 최소 저항치를 갖는 상기 메모리 셀의 상기 저항치의 변화량으로부터 순차적으로 2배가 되도록 미리 결정되는 자기 랜덤 액세스 메모리 판독 회로.
  137. 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계;
    상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제1 기입 워드선을 형성하는 단계;
    상기 제1 기입 워드선 바로 위에 제1 MTJ 소자를 형성하는 단계;
    상기 제1 MTJ 소자 바로 위에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 기입 비트선을 형성하는 단계;
    상기 제1 MTJ 소자 바로 위에 제2 MTJ 소자를 형성하는 단계;
    상기 제2 MTJ 소자 바로 위에 상기 제1 방향으로 연장되는 제2 기입 워드선을 형성하는 단계;
    상기 제2 MTJ 소자 바로 위에 제3 MTJ 소자를 형성하는 단계;
    상기 제3 MTJ 소자 바로 위에 상기 제2 방향으로 연장되는 제2 기입 비트선을 형성하는 단계;
    상기 제3 MTJ 소자 바로 위에 제4 MTJ 소자를 형성하는 단계;
    상기 제4 MTJ 소자 바로 위에 상기 제1 방향으로 연장되는 제3 기입 워드선을 형성하는 단계; 및
    상기 제4 MTJ 소자 위에 상기 제2 방향으로 연장되는 판독 비트선을 형성하는 단계
    를 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  138. 제137항에 있어서, 상기 제1, 제2 및 제3 기입 워드선과 상기 제1 및 제2 기입 비트선은 각각 다마신 처리에 의해 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  139. 제137항에 있어서, 상기 제1, 제2 및 제3 기입 워드선과 제1 및 제2 기입 비 트선은, 캡 절연체 상에 배선홈을 형성하는 단계, 상기 배선홈을 완전히 채우는 금속층을 형성 단계, 및 상기 배선홈 내 이외의 상기 금속층을 제거하는 단계에 의해 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  140. 제139항에 있어서, 상기 금속층을 형성하는 단계 이전에 배리어 금속층을 형성하는 단계를 더 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  141. 제140항에 있어서, 상기 배리어 금속층을 형성하는 단계 이전에 상기 배선홈의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 배선홈 내 이외의 상기 금속층을 제거하는 단계 이후에 상기 금속층 상에만 상기 측벽 스페이스와 동일한 물질로 이루어진 캡 절연체를 형성하는 단계를 더 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  142. 제141항에 있어서, 상기 측벽 스페이서는 실리콘 질화물로 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  143. 제137항에 있어서, 상기 제1 MTJ 소자를 덮는 제1 보호층을 형성하는 단계, 상기 제2 MTJ 소자를 덮는 제2 보호층을 형성하는 단계, 상기 제3 MTJ 소자를 덮는 제3 보호층을 형성하는 단계, 및 상기 제4 MTJ 소자를 덮는 제4 보호층을 형성하는 단계를 더 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  144. 제143항에 있어서, 상기 제1, 제2, 제3 및 제4 보호층은 알루미나로 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  145. 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계;
    상기 판독 선택 스위치 상에 제1 방향으로 연장되는 N(N은 복수)개의 기입 워드선을 형성하는 단계;
    상기 N개의 기입 워드선 바로 위에 하부 전극을 형성하는 단계;
    상기 N개의 기입 워드선 바로 위에 상기 하부 전극에 컨택트하는 N개의 MTJ 소자를 형성하는 단계; 및
    상기 N개의 MTJ 소자에 컨택트하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 판독 비트선을 형성하는 단계
    를 포함하며,
    상기 MTJ 소자들은 비-자기 금속층을 형성하는 단계와, 상기 비-자기 금속층을 선택적으로 산화하여 산화된 부분을 캡 절연층으로 하는 단계를 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  146. 제145항에 있어서, 상기 MTJ 소자들은 동일한 단계에서 사실상 동시에 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  147. 제145항에 있어서, 상기 비-자기 금속층을 형성하는 단계와 상기 비-자기 금속층을 선택적으로 산화하는 단계는 단지 2(N-1) 회만 반복적으로 수행되는 자기 랜덤 액세스 메모리 제조 방법.
  148. 제147항에 있어서, 상기 비-자기 금속층의 산화는 상기 N개의 MTJ 소자가 서로 다른 수의 캡 절연층을 갖도록 수행되는 자기 랜덤 액세스 메모리 제조 방법.
  149. 제148항에 있어서, 상기 MTJ 소자들이 갖는 상기 캡 절연층의 상기 수는 최소수(적어도 한 개)의 캡 절연층을 갖는 MTJ 소자의 캡 절연층 수로부터 순차적으로 2배가 되는 자기 랜덤 액세스 메모리 제조 방법.
  150. 제147항에 있어서, 상기 MTJ 소자들이 갖는 상기 캡 절연층의 수와 상기 비-자기 금속층의 수의 총 합계가 동일한 자기 랜덤 액세스 메모리 제조 방법.
  151. 제145항에 있어서, 상기 기입 워드선 및 상기 판독 비트선은 각각 다마신 처리에 의해 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  152. 제145항에 있어서, 상기 기입 비트선과 상기 판독 비트선은 각각 캡 절연체 상에 배선홈을 형성하는 단계, 상기 배선홈을 완전히 채우는 금속층을 형성하는 단 계, 및 상기 배선홈 내 이외의 금속층을 제거하는 단계에 의해 형성되는 자기 랜덤 액세스 메모리 제조 방법.
  153. 제152항에 있어서, 상기 금속층을 형성하는 단계 이전에 배리어 금속층을 형성하는 단계를 더 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  154. 제153항에 있어서, 상기 배리어 금속층을 형성하는 단계 이전에 상기 배선홈의 측벽 상에 측벽 스페이서를 형성하는 단계, 및 상기 배선홈 내 이외의 상기 금속층을 제거하는 단계 이후에 상기 금속층 상에 상기 측벽 스페이서와 동일한 물질로 이루어진 캡 절연층을 형성하는 단계를 더 포함하는 자기 랜덤 액세스 메모리 제조 방법.
  155. 제154항에 있어서, 상기 측벽 스페이서는 실리콘 질화물로 형성되는 자기 랜덤 액세스 메모리 제조 방법.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246567A (ja) * 2001-02-14 2002-08-30 Toshiba Corp 磁気ランダムアクセスメモリ
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6795334B2 (en) * 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003196973A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP3808799B2 (ja) 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
EP1639653B1 (en) * 2003-06-24 2008-08-20 International Business Machines Corporation Self-aligned conductive lines for fet-based magnetic random access memory devices and method of forming the same
US6925000B2 (en) * 2003-12-12 2005-08-02 Maglabs, Inc. Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture
KR100527536B1 (ko) * 2003-12-24 2005-11-09 주식회사 하이닉스반도체 마그네틱 램
US7061037B2 (en) * 2004-07-06 2006-06-13 Maglabs, Inc. Magnetic random access memory with multiple memory layers and improved memory cell selectivity
US7075818B2 (en) * 2004-08-23 2006-07-11 Maglabs, Inc. Magnetic random access memory with stacked memory layers having access lines for writing and reading
KR100612878B1 (ko) * 2004-12-03 2006-08-14 삼성전자주식회사 자기 메모리 소자와 그 제조 및 동작방법
JP2006245310A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 磁気記憶装置
JP2008034456A (ja) 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
KR100855965B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
JP4864760B2 (ja) 2007-02-15 2012-02-01 株式会社東芝 半導体記憶装置及びそのデータ書き込み／読み出し方法
JP4896830B2 (ja) * 2007-07-03 2012-03-14 株式会社東芝 磁気ランダムアクセスメモリ
KR101422093B1 (ko) * 2007-10-10 2014-07-28 한국과학기술원 Ｔｍｒ 소자를 이용한 ａｄ 컨버터
US7804710B2 (en) * 2008-03-31 2010-09-28 International Business Machines Corporation Multi-layer magnetic random access memory using spin-torque magnetic tunnel junctions and method for write state of the multi-layer magnetic random access memory
JP2009259316A (ja) * 2008-04-14 2009-11-05 Toshiba Corp 半導体記憶装置
US8289662B2 (en) * 2008-05-20 2012-10-16 International Business Machines Corporation Tunnel junction resistor for high resistance devices and systems using the same
KR20090126102A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
JP2010232475A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 磁気記憶装置およびその製造方法
JP2012069606A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US20120134200A1 (en) * 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
KR20120114611A (ko) * 2011-04-07 2012-10-17 에스케이하이닉스 주식회사 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법
WO2013095540A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Memory with elements having two stacked magnetic tunneling junction (mtj) devices
KR102101407B1 (ko) 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102235043B1 (ko) * 2014-06-09 2021-04-05 삼성전자주식회사 반도체 메모리 장치
KR102367900B1 (ko) * 2014-11-11 2022-02-25 한국전자통신연구원 디지털 값 생성 장치 및 방법
KR102373793B1 (ko) * 2014-11-11 2022-03-14 한국전자통신연구원 디지털 값 생성 장치 및 방법
US9418761B2 (en) * 2014-12-12 2016-08-16 Intel Corporation Apparatus for boosting source-line voltage to reduce leakage in resistive memories
US9330758B1 (en) * 2015-03-10 2016-05-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9882576B1 (en) * 2017-01-04 2018-01-30 Arm Limited Analog to digital converter using correlated electron material devices
DE102018107724B4 (de) 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10629649B2 (en) 2017-12-29 2020-04-21 Spin Memory, Inc. Method of making a three dimensional perpendicular magnetic tunnel junction with thin-film transistor
CN110021323A (zh) * 2018-01-10 2019-07-16 中电海康集团有限公司 一次写入多次读取的数据存储器件及系统
TWI657443B (zh) * 2018-03-19 2019-04-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11417829B2 (en) * 2018-05-18 2022-08-16 Integrated Silicon Solution, (Cayman) Inc. Three dimensional perpendicular magnetic tunnel junction with thin film transistor array
CN110660428A (zh) * 2018-06-29 2020-01-07 中电海康集团有限公司 存储器、其写入方法与读取方法
JP2020047663A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 記憶装置
CN110910924B (zh) * 2018-09-18 2021-09-14 联华电子股份有限公司 磁阻式随机存取存储器
US11309005B2 (en) * 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
CN111833930B (zh) * 2019-04-22 2022-07-08 上海新微技术研发中心有限公司 磁随机存取存储器及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995U (ko) * 1998-04-22 1998-07-25 강영희 이종의 고체 연료를 사용할 수 있는 보일러용 노

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894447A (en) 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
JP3450657B2 (ja) 1997-07-16 2003-09-29 株式会社東芝 半導体記憶装置
DE19744095A1 (de) 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6169688B1 (en) 1998-03-23 2001-01-02 Kabushiki Kaisha Toshiba Magnetic storage device using unipole currents for selecting memory cells
US5936882A (en) * 1998-03-31 1999-08-10 Motorola, Inc. Magnetoresistive random access memory device and method of manufacture
US5986925A (en) * 1998-04-07 1999-11-16 Motorola, Inc. Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method
US6191972B1 (en) * 1999-04-30 2001-02-20 Nec Corporation Magnetic random access memory circuit
US6259586B1 (en) * 1999-09-02 2001-07-10 International Business Machines Corporation Magnetic tunnel junction sensor with AP-coupled free layer
US6188615B1 (en) * 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6169689B1 (en) * 1999-12-08 2001-01-02 Motorola, Inc. MTJ stacked cell memory sensing method and apparatus
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2001217398A (ja) 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
DE10020128A1 (de) * 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP4477199B2 (ja) 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6314020B1 (en) * 2000-09-29 2001-11-06 Motorola, Inc. Analog functional module using magnetoresistive memory technology
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
US6724653B1 (en) * 2001-12-21 2004-04-20 Kabushiki Kaisha Toshiba Magnetic random access memory
TW578149B (en) * 2002-09-09 2004-03-01 Ind Tech Res Inst High density magnetic random access memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995U (ko) * 1998-04-22 1998-07-25 강영희 이종의 고체 연료를 사용할 수 있는 보일러용 노

Also Published As

Publication number Publication date
CN1421866A (zh) 2003-06-04
US20030198080A1 (en) 2003-10-23
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US20050232002A1 (en) 2005-10-20

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