KR100519246B1 - 1 개의 극점을 가지는 클럭 발생기 - Google Patents

Abstract

위상검출신호와 위상에러신호를 발생시키는 위상검출기, 차지펌프, 대역폭을 설정하는 루프필터, 다중위상 출력신호를 발생시키는 전압제어 오실레이터, 샘플러, 다중위상 제어신호를 발생시키는 제어회로, 및 디바이더를 포함하는 위상동기루프에 기초한 클럭 발생기가 개시된다.

본 발명에 따른 클럭 발생기에 의하면, 안정도와 트래킹 지터는 종래의 클럭 발생기와 비슷한 값을 가지고, 주기 지터의 특성은 크게 향상된다. 또한, 본 발명에 따른 클럭 발생기는 하나의 극점을 가지며 루프필터에 커패시터 1 개만 사용한다.

Description

1 개의 극점을 가지는 클럭 발생기{CLOCK GENERATOR WITH ONE POLE}

본 발명은 위상동기루프(phase-locked loop; 이하 PLL이라 함)에 기초한 클럭 발생기에 관한 것으로, 특히 1 개의 극점(pole)을 가지며 주기 지터(period jitter)의 특성을 개선할 수 있는 PLL에 기초한 클럭 발생기에 관한 것이다.

도 1은 전압제어 오실레이터(Voltage-Controlled Oscillator; 이하 VCO라 함)(40)를 사용한 종래의 위상동기루프에 기초한 클럭 발생기를 나타낸다. 도 1을 참조하면, VCO(40)의 출력은 샘플러(50)에서 샘플링되고 디바이더(60)에서 낮은 주파수를 갖는 신호로 바뀐다. 그 후, 이 신호는 위상검출기(10), 차지펌프(20), 및 루프필터(30)를 통과하여 VCO(40)의 입력으로 피드백된다. 디바이더(60)의 출력신호(FFEED)는 위상검출기(10)의 한 입력단자에 입력된다. 위상검출기(10)의 다른 입력단자에는 클럭 입력신호(FIN)가 입력된다. 위상검출기(10)의 출력은 차지펌프(20)에 의해 루프제어전압(LCV)으로 바뀌어 루프필터(30)에 입력된다. 루프필터(30)는 회로의 대역폭을 설정하고, 루프필터(30)의 출력은 VCO(40)의 입력단자에 입력된다.

도 1에 도시된 바와 같은 종래의 클럭 발생기는 2 개의 극점(pole)을 갖는 시스템이다. 2 개의 극점 중 하나는 루프필터(30)를 구성하는 커패시터(미도시)에 의해 발생되고, 다른 하나는 VCO(40)의 출력에서 발생된다.

이러한 2-pole 시스템은 불안정하기 때문에, 루프필터(30)에 저항을 삽입하여 영점(zero)를 추가함으로써 안정된 시스템을 구현할 수 있다. 그런데, 이러한 시스템은 리플에 의해 출력 클럭의 주기 지터(period jitter) 특성을 열화시킨다.

출력 클럭의 주기 지터(period jitter) 특성이 열화되는 것을 방지하는 방법에는 지연동기루프(delay-locked loop; 이하 DLL이라 함)에 기초하여 클럭 발생기를 설계하는 방법과 위상동기루프에 기초하면서 사이클링 특성(cycling nature)이 보상된 클럭 발생기를 설계하는 방법이 있다.

도 1을 참조하면, 루프필터(30)에 의해 발생되는 극점은 ac 신호를 dc 신호로 바꾸어 VCO(40)를 제어하기 위해서 반드시 필요하다. VCO(40)의 출력에서 발생되는 극점은 VCO(40)의 출력의 주파수가 위상(phase) 형태로 위상검출기(10)에서 비교됨으로 인해 발생된다. 이 극점의 위상은 주파수의 적분 형태로 나타난다.

DLL에 기초하여 클럭 발생기를 설계하는 방법은 VCO 대신에 전압제어 지연회로(voltage-controlled delay line; 이하 VCDL이라 함)를 사용하는 방법이다. VCO 대신 VCDL을 사용하는 DLL에 기초하여 클럭 발생기를 설계하는 방법은 위상을 비교하고 제어하는 방식이므로 루프필터를 구성하는 커패시터에 의해서만 극점이 발생하므로 하나의 극점을 갖는 시스템(1-pole system)으로 구현이 가능하다. 그런데, 이 방법은 넓은 주파수 범위에 대해 적용하는 데는 한계가 있다.

본 발명의 목적은 상술한 종래의 문제를 해결하고자 1 개의 극점(pole)을 가지며 주기 지터(period jitter)의 특성을 개선할 수 있는 PLL에 기초한 클럭 발생기를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명에 따른 클럭 발생기는 입력 클럭신호와 피드백 신호를 수신하고 상기 입력 클럭신호와 상기 피드백 신호 사이의 위상을 비교하여 위상검출신호와 위상에러신호를 발생시키는 위상검출기, 상기 위상검출기로부터 상기 위상검출신호를 수신하고 루프제어전압을 발생시키는 차지펌프, 상기 루프제어전압을 필터링하여 적분전압신호를 발생시키는 루프필터, 상기 루프필터로부터 상기 적분전압신호를 수신하고 다중위상 출력신호를 발생시키는 전압제어 오실레이터, 상기 위상에러신호와 상기 다중위상 출력신호와 다중위상 제어신호를 수신하고 제 1 및 제 2 출력신호와 업다운 검출신호를 발생시키는 샘플러, 상기 샘플러로부터 상기 제 1 및 제 2 출력신호와 상기 업다운 검출신호를 수신하고 상기 다중위상 제어신호를 발생시키는 제어회로, 및 상기 샘플러로부터 상기 제 1 출력신호를 수신하고 상기 제 1 출력신호의 주파수를 낮추어 상기 피드백 신호를 발생시키는 디바이더를 구비한다.

본 발명에 따른 클럭 발생기의 제어회로는 상기 샘플러로부터 제 2 출력신호를 수신하고 가산연산을 수행하고 합신호를 발생시키는 가산기, 상기 가산기의 출력신호와 상기 샘플러의 상기 제 1 출력신호를 수신하고 로드신호를 발생시키는 프로그래머블 카운터, 및 상기 업다운 검출신호와 상기 로드신호와 상기 샘플러의 상기 제 1 출력신호를 수신하고 상기 다중위상 제어신호를 출력하는 결정 카운터를 구비한다.

바람직하게는, 상기 클럭 발생기는 상기 전압제어 오실레이터의 출력신호를 최종 출력 클럭신호로 사용한다.

본 발명의 제 2 실시형태에 따른 클럭 발생기는 상기 전압제어 오실레이터의 내부에 상기 다중위상 출력신호를 세분화하는 인터폴레이터를 구비한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

도 2는 클럭 발생기의 입력 클럭과 피드백 신호와의 위상관계를 나타내는 타이밍도이다. 도 2를 참조하면, T1에서 발생한 위상에러(Φ1)가 T2에서 반영되어 나타나며, T2에서의 위상에러(Φ2)는 Φ2 = Φ1 + delta Φ2로 표현된다. 이 식에서 Φ1은 T1에서의 위상에러가 T2에서 누적되어 나타나는 에러이다. 여기서, Φ1 만큼 에러를 보상해 줄 수 있다면 Φ2 = delta Φ2로 될 수 있다.

도 3은 본 발명의 하나의 실시예에 따른 위상동기루프에 기초한 클럭 발생기를 나타낸다. 도 3을 참조하면, 클럭 발생기는 위상검출기(10), 차지펌프(20), 루프필터(30), 전압제어 오실레이터(40), 샘플러(50), 디바이더(60), 및 제어회로(70)를 포함한다.

도 4는 도 3에 있는 샘플러의 입력신호와 출력신호 사이의 관계를 나타내는 타이밍도이다.

이하, 도 3과 도4를 참조하여, 본 발명의 하나의 실시예에 따른 클럭 발생기의 동작에 대해 설명한다.

VCO(40)의 출력은 샘플러(50)에서 샘플링되고 디바이더(60)에서 낮은 주파수를 갖는 신호로 바뀐다. 그 후, 이 신호는 위상검출기(10), 차지펌프(20), 및 루프필터(30)를 통과하여 VCO(40)의 입력으로 피드백된다. 디바이더(60)의 출력신호(FFEED)는 위상검출기(10)의 한 입력단자에 입력된다. 위상검출기(10)의 다른 입력단자에는 클럭 입력신호(FIN)가 입력된다. 위상검출기(10)의 출력인 위상검출신호는 차지펌프(20)에 의해 루프제어전압(LCV)으로 바뀌어 루프필터(30)에 입력된다. 루프필터(30)는 회로의 대역폭을 설정하고, 루프필터(30)의 출력은 VCO(40)의 입력단자에 입력된다. VCO(40)는 8 비트의 다중위상(multi-phase) 출력(VCOOUT)을 만들어낸다.

샘플러(50)는 위상검출기(10)의 출력인 위상에러 신호(PERR)를 수신하여 그 양을 검출한다. 샘플러(50)의 제 1 출력(FCLK)은 디바이더(60)와 제어회로(70)에 인가된다. 위상에러 신호(PERR)의 양은 다중위상 출력(VCOOUT)의 위상차만큼의 정밀도(resolution)를 가지고 검출된다. 도 4에 나타낸 바와 같이, 검출의 정밀도는 하나의 위상에러 신호(PERR)에 대응하는 VCO(40)의 출력의 개수에 의해 검출된다. 샘플러(50)의 제 2 출력(SDO)은 제어회로(70)에 인가된다. 또한, 샘플러(50)는 검출된 위상에러의 양을 고려하여 VCO(40)의 출력을 증가시킬 것인지 감소시킬 것인지를 지시하기 위해 업다운 검출신호(SDET)를 발생시킨다. 예를 들면, 업다운 검출신호(SDET)가 "1"이면 업 신호를 나타내고, "0"이면 다운 신호를 나타낸다. 샘플러(50)는 제어회로(70)로부터 다중위상 제어신호(MPCS)를 수신한다.

도 5는 도 3에 있는 제어회로(70)의 블록도이다.

도 5를 참조하면, 제어회로는 가산기(71), 프로그래머블 카운터(72), 및 결정 카운터(decision counter)(73)를 포함한다.

이하, 제어회로(70)의 동작에 대해 설명한다.

가산기(71)는 샘플러(50)의 제 2 출력(SDO)을 수신하여, 로직 "1"인 데이터의 수를 더한다. 로직 "1"인 데이터의 수는 결국 위상에러의 양과 동일하다. 프로그래머블 카운터(72)는 가산기(71)의 출력신호(SCC)를 수신하고 수신된 값의 제어하에 동작하며 로드신호(SL)를 출력한다. 로드신호(SL)는 결정카운터(73)를 제어한다.

결정 카운터(73)는 Swallow 카운터와 결정 로직(decision logic)으로 구성되며(미도시), 로드신호(SL)가 로직 "1"일 때만 동작하고, 로직 "0"일 때는 현재 상태를 유지한다. Swallow 카운터는 VCO(40)의 다중위상 출력(VCOOUT)이 샘플러(50)의 제 1 출력신호(FCLK)로서 출력되도록 제어한다. 결정 카운터(73)는 샘플러(50)에서 발생된 업다운 검출신호(SDET)가 로직 "1"인 경우에는 VCO(40)의 최종출력의 위상을 순차적으로 감소시키며, 로직 "0"인 경우에는 VCO(40)의 최종출력의 위상을 순차적으로 증가시킨다.이하, 본원발명의 도 3 내지 도 5를 참조하여 전압제어 오실레이터의 출력, 즉 클럭 발생기의 출력(PCLK)의 위상이 증가 또는 감소하는 과정을 설명한다.샘플러(50)는 위상검출기(10)의 출력인 위상에러신호(PERR)를 수신하여 그 양을 검출한다. 위상에러의 양은 위상에러신호(PERR)에 대응하는 전압제어 오실레이터의 다중위상 출력의 천이(transition)의 개수에 이해 검출된다. 샘플러(50)는 다중위상 출력신호(VCOOUT)의 8 비트 데이터를 다중위상 제어신호(MPCS)의 제어하에 1 비트씩 샘플러(50)의 제 1 출력신호(FCLK)로서 출력한다. 다중위상 제어신호(MPCS)는 제어회로(70)에 의해 발생된다. 샘플러(50)의 제 2 출력신호(SDO)는 전압제어 오실레이터(40)의 8 비트 출력신호(VCOOUT)의 비트들 중에서 위상에러신호(PERR)가 로직 "1"인 구간에 로직 "1"로 천이하는 비트들의 값은 로직 "1"이 되며 샘플러(50)의 제 2 출력신호(SDO)로서 출력되고, 위상에러신호(PERR)가 로직 "1"인 구간에 로직 "1"로 천이하지 않는 비트들의 값은 로직 "0"이 되며 샘플러(50)의 제 2 출력신호(SDO)로서 출력된다. 제어회로(70) 내에 있는 가산기(71)는 샘플러(50)의 제 2 출력신호(SDO)에 포함된 로직 "1"인 데이터의 수를 더한다. 제 2 출력신호(SDO)에 포함된 로직 "1"의 수는 결국 위상에러의 양을 나타낸다. 결정 카운터(73)는 샘플러(50)에서 발생된 업다운 검출신호(SDET)의 제어하에 다중위상 제어신호(MPCS)를 발생시킨다. 다중위상 제어신호(MPCS)는 다중위상 출력신호(VCOOUT)의 8비트 중에서 샘플러(50)에서 출력될 데이터를 선택하여 출력신호(FCLK)로서 출력한다. 업다운 검출신호(SDET)가 로직 "1"일 때, 즉 위상검출신호가 업신호의 펄스일 때, 그 값이 1 감소되며 현재 샘플러(50)의 출력신호(FCLK)로서 출력될 데이터 비트 대신에 이보다 하나의 단위지연시간이 짧은 비트(예를 들면, VCOOUT2 대신 VCOOUT1)가 샘플러(50)의 출력신호(FCLK)로서 출력된다. 즉, 업다운 검출신호(SDET)가 로직 "1"일 때, 피드백 신호(FFEED)의 위상이 빨라지고(감소하고), 결국 위상검출기(10), 차지펌프(20), 루프필터(30), 및 전압제어 오실레이터(40)를 통과한 최종 출력의 위상은 감소하여 입력 클럭신호(FIN)에 동기될 수 있다. 한편, 업다운 검출신호(SDET)가 로직 "0"일 때, 즉 위상검출신호가 다운 신호의 펄스일 때, 그 값이 1 증가되며 현재 샘플러(50)의 출력신호(FCLK)로서 출력될 데이터 비트 대신에 이보다 하나의 단위지연시간이 긴 비트(예를 들면, VCOOUT1 대신 VCOOUT2)가 샘플러(50)의 출력신호(FCLK)로서 출력된다. 즉, 업다운 검출신호(SDET)가 로직 "0"일 때, 피드백 신호(FFEED)의 위상이 느려지고(증가하고), 결국 위상검출기(10), 차지펌프(20), 루프필터(30), 및 전압제어 오실레이터(40)를 통과한 최종 출력의 위상은 증가하여 입력 클럭신호(FIN)에 동기될 수 있다.

이와 같이 제어된 VCO(40)의 다중위상 출력(VCOOUT) 중 최종출력은 클럭 발생기의 디바이더(도 3의 60)에 입력되어 T1에서 발생한 위상에러(도 2의 Φ1)가 로버스트(robust)한 방법에 의해 보상되게 된다. 결국 클럭 발생기는 하나의 극점을 갖는 시스템으로 동작하게 된다. 클럭 발생기의 최종 출력은 디바이더의 입력으로 인가된 클럭이 아닌 VCO(도 3의 40)의 출력 클럭을 바로 사용하기 때문에, 입력 지터에 의한 주기 지터의 증가와 논리제어에 의한 주기 지터의 증가를 방지할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 위상동기루프에 기초한 클럭 발생기를 나타낸다. 도 6의 클럭 발생기는 도 3의 클럭 발생기의 VCO(40)의 내부에 인터폴레이터(42)를 더 포함한다. 인터폴레이터(42)는 VCO(40)의 출력이 다양한 비트의 위상을 갖도록 세분화하기가 용이하다.

인터폴레이터(42)가 추가된다는 점을 제외하면, 도 6의 클럭 발생기의 구조는 도 3의 클럭 발생기의 구조와 동일하므로 그 설명을 생략한다.

본 발명에서 사용한 시뮬레이션의 조건은 다음과 같다.

- 입력 주파수 : 5MHz(2.7ns(pk-pk) random jitter 인가)

- 출력 주파수 : 200MHz

- Pump Current(Ip) : 20uA

- VCO Gain(Kvco) : 480MHz/Volt

- Loop Filter(종래의 클럭 발생기) : (Wc(BW) = 1/10 * Win)

Main Cap: 97pF, Ripple Cap: 9.7pF, Resistor: 13KΩ

- Loop Filter(본 발명의 클럭 발생기)

Main Cap: 97pF

도 7은 지터(jitter)를 갖는 입력 클럭의 주기를 나타낸다.

도 7에 도시된 바와 같이, 입력 클럭은 주기 지터가 2.7ns(pk-pk)이다.

도 8a 내지 도 8c는 종래의 클럭 발생기에 대한 시뮬레이션 결과를 나타낸다.

도 8a는 루프제어전압(도 1의 LCV)의 파형이며, 클럭 발생기의 안정도를 나타내는데 안정적인 특성을 보이고 있다. 도 8b는 출력 클럭의 주기 지터를 나타내고 있으며, 입력 지터에 의해 80ps(pk-pk)를 가짐을 알 수 있다. 즉, 영점(zero)를 만들기 위해 도입된 리플에 의해 주기 지터 특성이 열화되고 있음을 나타낸다. 도 8c는 입력 대비 출력의 트래킹 지터를 나타내며, 3.3ns(pk-pk)로서 입력 대비 비교적 안정적인 특성을 보이고 있다.

도9a 내지 도 9c는 본 발명에 따른 클럭 발생기에 대한 시뮬레이션 결과를 나타낸다. 도 9a에서 알 수 있듯이, 클럭 발생기가 안정적으로 동작함을 알 수 있다. 도 9b에서 알 수 있듯이, 출력 클럭의 주기 지터는 14ps(pk-pk)로서 종래의 클럭 발생기의 주기 지터에 비해 1/6로 줄어들었음을 알 수 있다. 그 이유는 본 발명의 클럭 발생기가 하나의 극점을 갖는 시스템으로서, 종래의 클럭 발생기처럼 영점(zero)의 추가에 기인한 리플이 발생하지 않기 때문이다. 도 9c에서 알 수 있듯이, 입력 대비 출력의 트래킹 지터는 2.4ns(pk-pk)로서 종래의 클럭 발생기의 트래킹 지터의 양과 비슷하다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따른 클럭 발생기에 의하면, 안정도와 트래킹 지터는 종래의 클럭 발생기와 비슷한 값을 가지고, 주기 지터의 특성은 크게 향상된다. 또한, 본 발명에 따른 클럭 발생기는 하나의 극점을 가지며, 루프필터에 커패시터 1 개만 사용한다.

도 1은 종래의 위상동기루프에 기초한 클럭 발생기의 일례를 나타내는 블록도이다.

도 2는 클럭 발생기의 입력 클럭과 피드백 신호와의 위상관계를 나타내는 타이밍도이다.

도 3은 본 발명의 하나의 실시예에 따른 위상동기루프에 기초한 클럭 발생기의 블록도이다.

도 4는 도 3에 있는 샘플러의 입력신호와 출력신호 사이의 관계를 나타내는 타이밍도이다.

도 5는 도 3에 있는 제어회로의 블록도이다.

도 6은 본 발명의 다른 실시예에 따른 위상동기루프에 기초한 클럭 발생기의 블록도이다.

도 7은 지터(jitter)를 갖는 입력 클럭의 주기를 나타내는 도면이다.

도 8a 내지 도 8c는 종래의 클럭 발생기에 대한 시뮬레이션 결과를 나타내는 도면이다.

도9a 내지 도 9c는 본 발명에 따른 클럭 발생기에 대한 시뮬레이션 결과를 나타내는 도면이다.

Claims (4)

1. 입력 클럭신호와 피드백 신호를 수신하고 상기 입력 클럭신호와 상기 피드백 신호 사이의 위상을 비교하여 위상검출신호와 위상에러신호를 발생시키는 위상검출기;

   상기 위상검출기로부터 상기 위상검출신호를 수신하고 루프제어전압을 발생시키는 차지펌프;

   상기 루프제어전압을 필터링하여 적분전압신호를 발생시키는 루프필터;

   상기 루프필터로부터 상기 적분전압신호를 수신하고 다중위상 출력신호를 발생시키는 전압제어 오실레이터;

   상기 위상에러신호와 상기 다중위상 출력신호와 다중위상 제어신호를 수신하고 제 1 및 제 2 출력신호와 업다운 검출신호를 발생시키는 샘플러;

   상기 샘플러로부터 상기 제 1 및 제 2 출력신호와 상기 업다운 검출신호를 수신하고 상기 다중위상 제어신호를 발생시키는 제어회로; 및

   상기 샘플러로부터 상기 제 1 출력신호를 수신하고 상기 제 1 출력신호의 주파수를 낮추어 상기 피드백 신호를 발생시키는 디바이더를 구비하는 것을 특징으로 하는 클럭 발생기.
2. 제 1 항에 있어서, 상기 제어회로는

   상기 샘플러로부터 상기 제 2 출력신호를 수신하고 가산연산을 수행하고 합신호를 발생시키는 가산기;

   상기 가산기의 출력신호와 상기 샘플러의 상기 제 1 출력신호를 수신하고 로드신호를 발생시키는 프로그래머블 카운터; 및

   상기 업다운 검출신호와 상기 로드신호와 상기 샘플러의 상기 제 1 출력신호를 수신하고 상기 다중위상 제어신호를 출력하는 결정 카운터를 구비하는 것을 특징으로 하는 클럭 발생기.
3. 제 1 항에 있어서, 상기 전압제어 오실레이터는

   상기 다중위상 출력신호를 세분화하는 인터폴레이터를 구비하는 것을 특징으로 하는 클럭 발생기.
4. 제 1 항에 있어서, 상기 클럭 발생기는

   상기 전압제어 오실레이터의 상기 다중위상 출력신호를 최종 출력 클럭신호로 사용하는 것을 특징으로 하는 클럭 발생기.