KR100511294B1 - 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및채널화 장치 - Google Patents

Abstract

본 발명은 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치에 관한 것으로, 종래에는 심벌 매핑을 행하기 위해서는 매핑 테이블이 필요하고, 또한 채널화 과정을 행하기 위해서 복소수 곱셈이 필요하게 된다. 이러한 과정은 상당한 연산이 요구되므로 소프트웨어나 하드웨어의 구성시 복잡도가 증가하는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 가중치의 부호에 대응한 이진수와 가중치의 허수에 대응한 이진수를 출력하는 가중치 부호 이진화기와; 연속적인 두 비트열을 배타논리합하고 논리부정을 통해 실수부와 허수부로 나눈 후 상기 가중치 부호 이진화기로부터 출력되는 허수에 대응한 이진수에 따라 상기 실수부와 허수부를 스위칭하여 출력하는 이진 심벌기와; 확산률의 선택에 따라 생성된 OVSF 코드를 이진수로 매핑하여 출력하는 이진 OVSF 코드 발생기와; 상기 이진 심벌기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 상기 가중치 부호 이진화기로부터 입력받는 이진수와 상기 이진 OVSF 코드 발생기로부터 입력받는 이진수를 배타논리합한 이진수와 각각 논리곱하여 출력하는 이진 채널화기와; 상기 이진 채널화기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 각각 1, -1로 매핑하여 출력하는 매핑기로 구성되어 소프트웨어나 하드웨어에서 채널화 과정에 소요되는 실행 시간이나 장치 구현시 시스템의 복잡도를 감소시키는 효과가 있다.

Description

비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치{SYMBOL MAPPING AND CHANNELIZATION APPARATUS FOR ASYNCHRONOUS CDMA}

본 발명은 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치에 관한 것으로, 특히 3GPP TDD모드에서 QPSK 변조를 행할 경우 심벌 매핑과 채널화 과정을 곱셈이 아닌 이진 연산으로 변환함으로써 소프트웨어 및 하드웨어 구현 시, 프로세스 타임을 감소시키거나, 복잡도를 감소시킬 수 있게 한 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치에 관한 것이다.

일반적으로 코드분할 다중접속 통신 시스템은 여러 명의 사용자 신호를 동일한 채널을 통하여 송/수신한다. 특히, 코드분할 다중 접속(Code Division Multiple Access) 방식을 사용하는 통신 시스템은 각 사용자 신호를 직교화된 코드에 의해 서로 구분하기 때문에 여러 명의 사용자 신호를 동일한 채널을 사용하여 동일한 시간에 전송할 수 있다.

이를 위해, 코드분할 다중접속 통신 시스템의 송신기에서는 각 사용자 신호의 데이터 비트마다 해당 사용자에게 할당된 고유의 직교화된 코드를 곱한 후 하나의 채널을 통하여 전송하고, 반면에 수신기에서는 하나의 채널을 통하여 수신된 각 사용자 신호의 데이터 비트마다 전송시와 동일한 직교화된 코드를 다시 곱한 후 하나의 칩 주기동안 출력 비트들을 적분함으로서 해당 사용자의 신호를 추출하게 된다.

이러한 송/수신 동작은 코드분할 다중접속 통신 시스템의 수신기에서 수신된 사용자 신호에 대한 고유 직교 코드를 이미 알고 있다고 가정함으로 실시할 수 있다.

이때, 상기 직교화된 코드의 전송률을 나타내는 칩 레이트(Chip Rate)는 사용자 데이터의 전송률인 비트 레이트(Bit Rate)보다 높다.

따라서, 칩 레이트를 비트 레이트로 나누면 확산률(Spreading Factor, SF)을 구할 수 있다. 이러한, 확산률(SF)은 하나의 사용자 데이터 비트에 곱해지는 직교화된 코드의 길이를 나타낸다.

한편, 코드분할 다중접속 통신 시스템의 수신기에서는 동일한 직교 코드를 두 번 곱하였기 때문에 원하는 사용자 데이터를 추출할 수 있으나, 간섭 및 에러에 해당하는 다른 데이터들은 직교화된 코드의 성분이 제거되지 않으므로 잡음의 형태로서 그대로 남게 된다. 이러한 잡음은 수신기의 적분기를 통과한 이후에 그 세기가 크게 줄어들게 된다.

따라서, 각 사용자 데이터간에 시간 동기가 이루어져 있고, 또한 모든 사용자 데이터에 대한 칩 레이트가 동일하다고 가정할 경우, 코드분할 다중접속 시스템은 각 사용자를 구분하는 코드를 서로 직교화시킴으로서 각 사용자 데이터간의 간섭을 제거할 수 있다. 이때, 코드의 확산률을 각 사용자 신호마다 다르게 적용하면 각 사용자의 데이터 전송률은 서로 다르게 된다. 이러한 코드를 OVSF(Orthogonal Variable Spreading Factor) 코드라고 한다.

상기 OVSF 코드는 3세대 이동 통신 기술을 위한 표준화 규격인 3GPP 비동기 방식의 물리 계층에 제안되어 있으며, 하향 채널에서는 채널 또는 사용자를 구별하고 상향 채널에서는 채널을 구별하는데 사용된다.

하향 채널에서 데이터 변조 방식은 QPSK를 사용하는데 아래 표 1은 각 이진 데이터들을 QPSK 심벌로 매핑하기 위해 정의된 테이블이다.

연속적인 이진 비트 패턴 { b}`_{(1,n) } ^{(k,i) } , { b}`_{(2,n) } ^{(k,i) }	복소수 심벌 { d}`_{n } ^{(k,i) }
00	+j
01	+1
10	-1
11	-j

3GPP TDD에서 QPSK를 사용할 경우 물리 채널 매핑된 각 비트들은 2비트씩 표 1에 따라 복소수 심벌로 매핑된다. 즉, 연속적인 2비트 { b}`_{(1,n) } ^{(k,i) } , { b}`_{(2,n) } ^{(k,i) } 는 하나의 복소수 심벌 { d}`_{n } ^{(k,i) } 로 매핑된다. 이렇게 매핑된 복소수 심벌은 채널화 과정을 거치게 된다.

채널화 과정을 행하기 위해서는 먼저 확산률에 따른 채널화 부호를 생성해야 한다. 채널화 부호는 직교성을 지닌 부호로써 도 1과 같은 코드 트리를 기반으로 생성된다.

이때, { c}`_{Q=1 } ^{k=1 } 는 코드 트리의 시작이며, { c}`_{Q=1 } ^{k=1 } 로부터 두 가닥의 줄기에 해당하는 코드 { c}`_{Q=2 } ^{k=1 } 와 { c}`_{Q=2 } ^{k=2 } 가 갈라져 나간다. 즉, 코드 { c}`_{Q=2 } ^{k=1 } 는 { c}`_{Q=1 } ^{k=1 } 의 코드 두 개를 서로 연결한 것이고, { c}`_{Q=2 } ^{k=2 } 는 { c}`_{Q=1 } ^{k=1 } 과 { c}`_{Q=1 } ^{k=1 } 에 (-1)의 곱한 코드를 각각 연결한 것이다.

코드 { c}`_{Q=2 } ^{k=1 } 와 { c}`_{Q=2 } ^{k=2 } 로부터도 상기 방법과 동일한 과정을 이용하여 두 가닥씩의 줄기가 갈라져 나가 코드 트리가 그려진다.

이때, 사용자 k의 코드인 a_k,j에는 확산률=N_k인 c_Q,n, n=1, 2, ...Q 중에서 하나를 선택하여 사용하며, 사용하는 OVSF 코드로부터 시작해서 코드 트리의 뿌리 { c}`_{Q=1 } ^{k=1 } 로 가는 줄기에 있는 OVSF 코드와 사용하려는 OVSF 코드로부터 갈라져 나가는 줄기에 있는 OVSF 코드가 현재 시스템에서 사용되고 있지 않아야 한다.

채널화 과정은 도 2에 도시된 바와 같이, 각 데이터 심벌에 확산률과 사용되는 부호 인덱스 k에 따라 아래 표 2에 정의된 곱셈인자가 곱해지고(S11, S12), 다음에 OVSF 코드를 곱해서 대역 확산하는 방법(S13, S14)으로 행해지는 것을 알 수 있다. 결국 심벌 매핑을 행하기 위해서는 매핑 테이블을 저장하고 있어야 하며, 그 테이블을 통해 매핑된 심벌을 채널화하기 위해서는 복소수 상의 곱셈이 필요하다.

k	{ w}`_{Q=1 } ^{(k) }	{ w}`_{Q=2 } ^{(k) }	{ w}`_{Q=4 } ^{(k) }	{ w}`_{Q=8 } ^{(k) }	{ w}`_{Q=16 } ^{(k) }
1	1	1	-j	1	-1
2		+j	1	+j	-j
3			+j	+j	1
4			-1	-1	1
5				-j	+j
6				-1	-1
7				-j	-1
8				1	1
9					-j
10					+j
11					1
12					+j
13					-j
14					-j
15					+j
16					-1

그러나, 상기와 같은 종래 기술에 있어서, 3GPP TDD 모드에서 QPSK 변조 방식을 사용할 경우 물리 채널 매핑된 이진 정보들은 각각 2비트씩 하나의 심벌로 매핑되고, 매핑된 심벌은 채널화 과정을 거치게 된다. 하지만, 심벌 매핑을 행하기 위해서는 매핑 테이블이 필요하고, 또한 채널화 과정을 행하기 위해서 복소수 곱셈이 필요하게 된다. 이러한 과정은 상당한 연산이 요구되므로 소프트웨어나 하드웨어의 구성시 복잡도가 증가하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, 3G TDD 모드에서 심벌 매핑과 채널화 과정을 메모리 테이블이나, 복소수 연산을 사용하지 않고 이진 연산으로 처리함으로써 소프트웨어 및 하드웨어 구현 시, 프로세싱 타임을 감소시키거나 복잡도를 감소시킬 수 있도록 한 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 가중치의 부호에 대응한 이진수와 가중치의 허수에 대응한 이진수를 출력하는 가중치 부호 이진화기와; 연속적인 두 비트열을 배타논리합하고 논리부정을 통해 실수부와 허수부로 나눈 후 상기 가중치 부호 이진화기로부터 출력되는 허수에 대응한 이진수에 따라 상기 실수부와 허수부를 스위칭하여 출력하는 이진 심벌기와; 확산률의 선택에 따라 생성된 OVSF 코드를 이진수로 매핑하여 출력하는 이진 OVSF 코드 발생기와; 상기 이진 심벌기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 상기 가중치 부호 이진화기로부터 입력받는 이진수와 상기 이진 OVSF 코드 발생기로부터 입력받는 이진수를 배타논리합한 이진수와 각각 논리곱하여 출력하는 이진 채널화기와; 상기 이진 채널화기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 각각 1, -1로 매핑하여 출력하는 매핑기로 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 비동기 코드분할 다중접속 시스템의 심벌 매핑 및 채널화 장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 가중치의 부호에 대응한 0, 1의 이진수와 가중치의 허수에 대응한 0, 1의 이진수를 출력하는 가중치 부호 이진화기(20)와; 연속적인 두 비트열을 배타논리합하고 논리부정을 통해 실수부와 허수부로 나눈 후 상기 가중치 부호 이진화기로부터 출력되는 허수에 대응한 이진수에 따라 상기 실수부와 허수부를 스위칭하여 출력하는 이진 심벌기(10)와; 확산률의 선택에 따라 생성된 OVSF 코드를 0, 1로 매핑하여 출력하는 이진 OVSF 코드 발생기(40)와; 상기 이진 심벌기(10)로부터 입력받는 실수부와 허수부로 나누어진 이진수를 상기 가중치 부호 이진화기(20)로부터 입력받는 이진수와 상기 이진 OVSF 코드 발생기(40)로부터 입력받는 이진수를 배타논리합한 이진수와 각각 논리곱하여 출력하는 이진 채널화기(30)와; 상기 이진 채널화기(30)로부터 입력받는 실수부와 허수부로 나누어진 0, 1의 이진수를 각각 1, -1의 이진수로 매핑하여 출력하는 매핑기(50)로 구성된다.

상기 이진 심벌기(10)는 연속되는 두 비트열을 입력받아 배타논리합하여 출력하는 배타논리합(11)과; 상기 배타논리합(11)으로부터 입력받는 비트를 반전시켜 허수부를 생성하여 출력하는 논리부정(12)과; 가중치 부호 이진화기(20)에서 가중치의 허수를 나타내는 비트에 따라 실수부에 대응한 상기 배타논리합(11)의 출력 비트와 허수부에 대응한 상기 논리부정(12)의 출력 비트를 스위칭하여 출력하거나 스위칭하지 않고 출력하는 스위치(13)로 구성된 것을 특징으로 한다.

상기 이진 채널화기(30)는 이진 심벌기(10)에서 연속되는 비트열에 대응한 심벌의 부호를 결정하는 비트, 가중치 부호 이진화기(20)에서 가중치의 부호를 나타내는 비트, 그리고 이진 OVSF 코드 발생기(40)에서 이진 OVSF 코드에 따른 비트열을 입력받아 배타논리합하여 출력하는 제1배타논리합(33)과; 상기 가중치 부호 이진화기(20)에서 가중치의 허수를 나타내는 비트와 상기 제1배타논리합(33)로부터 출력되는 비트열을 배타논리합하여 출력하는 제2배타논리합(34)과; 상기 이진 심벌기(10)로부터 입력받는 실수부와 허수부에 대응한 비트를 OVSF 코드가 생성될 동안 각각 저장하는 플립플롭(31, 32)과; 상기 제2배타논리합(34)으로부터 입력받는 비트와 상기 플립플롭(31)의 실수부에 대응한 비트를 논리곱하여 출력하는 제1논리곱(35)과; 상기 제1배타논리합(33)으로부터 입력받는 비트와 상기 플립플롭(32)의 허수부에 대응한 비트를 논리곱하여 출력하는 제2논리곱(36)으로 구성된 것으로 본 발명의 실시 예를 도면을 참조하여 설명한다. 3G TDD에서 QPSK 심볼을 사용할 경우 QPSK 심볼을 하나의 복소수 심볼로 맵핑하고, 채널화는 복소수 심볼에 가중치를 곱하고 OVSF 채널화 코드로 스프레딩한다. 본 발명은 심볼 맵핑과 채널화 동작을 이진 연산만으로 행하여 연산 복잡도를 현저하게 감소시킨다.QPSK 심볼은 하나의 복소수 심볼로 맵핑되므로 이진 연산에서 실수 및 허수를 분리하고 가중치는 복소수로 허수의 존재에 의해 실수와 허수가 서로 뒤바뀌게 한다. 따라서 허수부가 이진 심벌기의 스위치를 스위칭하여 실수와 허수를 뒤바꾼다. 이의 동작을 상세하게 설명하면 다음과 같다.

이진 OVSF 코드 발생기(40)는 선택된 확산률에 따라 OVSF 코드를 생성하며 이 생성된 코드의 ±1을 0, 1로 매핑하여 출력한다. 도 3은 이진 OVSF 코드 발생기의 구성을 보인 도로서, 클럭에 따라 8비트열을 발생시키는 8비트 발생기(41)와; 상기 8비트 발생기(41)의 출력을 마스킹하여 출력하는 마스킹(42)과; 상기 마스킹(42)으로부터 출력되는 비트열을 배타논리합하여 출력하는 배타논리합(43)으로 구성된다.

여기서, 이진 OVSF 코드 발생기(40)의 OVSF 코드 발생 과정은 본 발명을 벗어난 기술 내용에 속하므로 자세한 동작 설명은 생략한다.

가중치 부호 이진화기(20)는 가중치의 부호에 대응한 비트와 가중치의 허수에 대응한 비트를 생성하여 출력하는데 가중치의 부호가 마이너스인 경우는 부호에 대응한 비트가 1로 출력되고 반대로 플러스인 경우는 0으로 출력된다.

또한, 가중치 부호 이진화기(20)의 허수에 대응한 비트는 이진 심벌기(10)에 입력되어 이진 심벌기(10)의 실수부와 허수부의 출력 비트를 스위칭하여 출력할지 아니면 스위칭하지 않고 출력할지를 결정하는데 가중치에 허수가 있으면 이진 심벌기(10)의 위 스위치는 아래 방향으로 아래 스위치는 위 방향으로 스위칭되고 그렇지 않으면 스위칭되지 않는다.

이진 심벌기(10)는 연속적인 두 비트열을 입력받아 배타논리합하여 실수부에 대응한 비트를 생성하고, 이 비트를 논리부정(12)을 통해 반전시켜 허수부에 대응한 비트를 생성한다.

이진 심벌기(10)의 스위치(13)는 상기에서 설명한 바와 같이, 가중치 부호 이진화기(20)로부터 입력받는 허수에 대응한 비트에 따라 실수부와 허수부에 대응한 비트를 스위칭하여 출력하거나 스위칭하지 않고 출력한다.

상기 이진 심벌기(10)로부터 출력되는 실수부와 허수부에 대응한 비트는 이진 채널화기(30)의 플립플롭(31, 32)에 입력되어 OVSF 코드가 생성될 동안 유지된다.

이진 채널화기(30)의 제1배타논리합(33)은 이진 심벌기(10)에서 연속되는 비트열에 대응한 심벌의 부호를 결정하는 비트, 가중치 부호 이진화기(20)에서 가중치의 부호를 나타내는 비트, 그리고 이진 OVSF 코드 발생기(40)에서 이진 OVSF 코드에 따른 비트열을 입력받아 배타논리합하여 출력한다.

또한, 이진 채널화기(30)의 제2배타논리합(34)은 상기 가중치 부호 이진화기(20)에서 가중치의 허수를 나타내는 비트와 상기 제1배타논리합(33)으로부터 출력되는 비트열을 배타논리합하여 출력한다.

상기, 두 배타논리합(33, 34)은 실수부와 허수부에 대응한 비트에 부호와 허수를 곱하기 위한 비트 연산 과정에 해당하며 이하, 이진 채널화기(30)의 실수부와 허수부에 대응한 최종 출력 비트 연산 과정에 대해 설명한다.

이진 채널화기(30)의 제1논리곱(35)은 상기 제2배타논리합(34)으로부터 입력받는 비트와 상기 플립플롭(31)의 실수부에 대응한 비트를 논리곱하여 출력한다.

그리고, 이진 채널화기(30)의 제2논리곱(36)은 상기 제1배타논리합(33)으로부터 입력받는 비트와 상기 플립플롭(32)의 허수부에 대응한 비트를 논리곱하여 출력한다.

이상, 이진 채널화기(30)로부터 출력되는 실수부와 허수부에 대응한 비트는 매핑기(50)에 입력되어 0은 1로, 1은 -1로 매핑되어 출력된다.

상기와 같은 과정을 거쳐 최종 출력된 값은 이진 데이터가 심벌로 매핑되고 심벌을 채널화한 복소수 값의 결과가 된다.

이상에서 상세히 설명한 바와 같이, 본 발명은 3G TDD 모드에서 심벌 매핑과 채널화 과정을 메모리 테이블이나, 복소수 연산을 사용하지 않고, 이진 연산으로만 처리함으로써 소프트웨어나 하드웨어에서 채널화 과정에 소요되는 실행 시간이나 장치 구현시 시스템의 복잡도를 감소시키는 효과가 있다.

도 1은 OVSF 코드 생성을 위한 코드 트리를 보인 예시도.

도 2는 종래 심벌 매핑 및 채널화 과정을 보인 흐름도.

도 3은 본 발명에 따른 비동기 코드분할 다중접속 시스템의 심벌 매핑 및 채널화 장치의 구성을 보인 블록도.

도 4는 도 3의 이진 OVSF 코드 발생기의 구성을 보인 블록도.

**도면의 주요부분에 대한 부호의 설명**

10 : 이진 심벌기 20 : 가중치 부호 이진화기

30 : 이진 채널화기 40 : 이진 OVSF 코드 발생기

50 : 매핑기

Claims (3)

1. 가중치의 부호에 대응한 이진수와 가중치의 허수에 대응한 이진수를 출력하는 가중치 부호 이진화기와;

   연속적인 두 비트열을 배타논리합하고 논리부정을 통해 실수부와 허수부로 나눈 후 상기 가중치 부호 이진화기로부터 출력되는 허수에 대응한 이진수에 따라 상기 실수부와 허수부를 스위칭하여 출력하는 이진 심벌기와;

   확산률의 선택에 따라 생성된 OVSF 코드를 이진수로 매핑하여 출력하는 이진 OVSF 코드 발생기와;

   상기 이진 심벌기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 상기 가중치 부호 이진화기로부터 입력받는 이진수와 상기 이진 OVSF 코드 발생기로부터 입력받는 이진수를 배타논리합한 이진수와 각각 논리곱하여 출력하는 이진 채널화기와;

   상기 이진 채널화기로부터 입력받는 실수부와 허수부로 나누어진 이진수를 각각 1, -1로 매핑하여 출력하는 매핑기로 구성된 것을 특징으로 하는 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치.
2. 제1항에 있어서, 상기 이진 심벌기는 연속되는 두 비트열을 입력받아 배타논리합하여 출력하는 배타논리합과;

   상기 배타논리합으로부터 입력받는 비트를 반전시켜 허수부를 생성하여 출력하는 논리부정과;

   가중치 부호 이진화기에서 가중치의 허수를 나타내는 비트에 따라 실수부에 대응한 상기 배타논리합의 출력 비트와 허수부에 대응한 상기 논리부정의 출력 비트를 스위칭하여 출력하거나 스위칭하지 않고 출력하는 스위치로 구성된 것을 특징으로 하는 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치.
3. 제1항에 있어서, 상기 이진 채널화기는 이진 심벌기에서 연속되는 비트열에 대응한 심벌의 부호를 결정하는 비트, 가중치 부호 이진화기에서 가중치의 부호를 나타내는 비트, 이진 OVSF 코드 발생기에서 이진 OVSF 코드에 따른 비트열을 입력받아 배타논리합하여 출력하는 제1배타논리합과;

   상기 가중치 부호 이진화기에서 가중치의 허수를 나타내는 비트와 상기 제1배타논리합으로부터 출력되는 비트열을 배타논리합하여 출력하는 제2배타논리합과;

   상기 이진 심벌기로부터 입력받는 실수부와 허수부에 대응한 비트를 OVSF 코드가 생성될 동안 각각 저장하는 플립플롭과;

   상기 제2배타논리합으로부터 입력받는 비트와 상기 플립플롭의 실수부에 대응한 비트를 논리곱하여 출력하는 제1논리곱과;

   상기 제1배타논리합으로부터 입력받는 비트와 상기 플립플롭의 허수부에 대응한 비트를 논리곱하여 출력하는 제2논리곱으로 구성된 것을 특징으로 하는 비동기 코드분할 다중접속 통신 시스템의 심벌 매핑 및 채널화 장치.