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KR100506191B1 - 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로 - Google Patents

플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로 Download PDF

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KR100506191B1
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Abstract

본 발명에 따른 플래쉬 메모리 소자의 트림 비트 신호 생성회로는 트림 비트 선택 신호와, 프로그램 바이어스 전압 또는 소거 바이어스 전압에 응답하여, FN 터널링 방식으로 프로그램되거나 또는 소거되는 셀을 포함하고, 정상 동작시, 상기 셀이 프로그램된 상태일 때, 출력 노드의 전위를 하이 상태로 유지하고, 상기 셀이 소거된 상태일 때, 상기 출력 노드의 전위를 로우 상태로 유지하는 제어부; 및 상기 출력 노드의 전위에 따라 하이 또는 로우 레벨의 트림 비트 신호를 출력하는 출력부를 포함한다.

Description

플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로{Circuit for generating a trim bit signal in a flash memory device}
본 발명은 낸드 형 플래쉬 메모리 소자에서의 트림 비트(trim bit) 신호 생성 회로에 관한 것으로, 특히 패키지 상태에서 트림 비트를 다시 복구시킬 수 있는 트림 비트 신호 생성 회로에 관한 것이다.
낸드형 플래쉬 메모리 소자에 있어서, 칩 내부 회로의 특성을 개선하거나 변경하기 위해 트림 비트 신호를 생성하게 된다.
도 1은 종래의 트림 블록을 나타낸다. 도면에 도시된 바와 같이 다수의 트림 블록(B1, B2...Bn)이 제공된다. 제 1 트림 블록(B1)은 제 1 트림 비트 신호(TBIT1)을 출력하고, 제 2 트림 블록(B2)은 제 2 트림 비트 신호(TBIT2)을 출력하며, 제 N 트림 블록(Bn)은 제 N 트림 비트 신호(TBIT1n)을 출력한다. 이들 트림 비트 신호에 의해 칩 내부 회로 특성을 변경하거나 개선 할 수 있다.
도 2는 종래의 트림 비트 생성 신호 회로도이다.
퓨즈(FUSE)가 연결 상태이면 PMOS 트랜지스터(P0)의 작은 커런트(current) 로드로 인해 인버터(INV0)의 입력은 로우 상태가 된다. 그러므로 인버터(INV1)의 출력은 하이 상태가 되어 트림 비트 신호(TBIT)는 하이 상태가 된다.
반대로, 퓨즈가 끊어진 상태이면 인버터(INV0)의 입력은 하이 상태가 된다. 그러므로 인버터(INV1)의 출력은 로우 상태가 되어 트림 비트 신호(TBIT)는 로우 상태가 된다.
이러한 트림 비트 신호 생성 회로는 웨이퍼 상태에서만 퓨즈에 대한 작업을 수행하므로 한번 시행하고 나면 복원이 되지 않는다. 따라서 패키지 이후의 상태에 따라 이 값을 변경할 수 없는 단점이 있다.
따라서 본 발명은 셀을 사용하여 트림비트를 생성하므로써 상술한 단점을 해소 할 수 있는 트림 비트 생성 회로를 제공하는데 그 목적이 있다.
본 발명에 의하면 패키지 이후에도 상황에 따라 트림 비트를 복구할 수 있다.
상기한 목적을 구현하기 위하여 본 발명의 일측면에 따르면, 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로는, 트림 비트 선택 신호와, 프로그램 바이어스 전압 또는 소거 바이어스 전압에 응답하여, FN 터널링 방식으로 프로그램되거나 또는 소거되는 셀을 포함하고, 정상 동작시, 셀이 프로그램된 상태일 때, 출력 노드의 전위를 하이 상태로 유지하고, 셀이 소거된 상태일 때, 출력 노드의 전위를 로우 상태로 유지하는 제어부; 및 출력 노드의 전위에 따라 하이 또는 로우 레벨의 트림 비트 신호를 출력하는 출력부를 포함한다. 바람직하게, 제어부는, 트림 비트 선택 신호를 반전시키는 제 1 인버터; 제 1 인버터와 제 1 노드 간에 접속되며 제 1 제어 신호에 따라 턴온 또는 오프되는 제 1 스위칭 소자; 제 1 노드와 제 2 노드 간에 접속되고, 소거 바이어스 전압이 인가될 때 소거되고, 프로그램 바이어스 전압이 인가될 때, 트림 비트 선택 신호가 인에이블 상태이면 프로그램되고, 트림 비트 선택 신호가 디세이블 상태이면 프로그램되지 않는 셀; 제 2 노드와 출력 노드 간에 접속되며, 제 2 제어 신호에 따라 턴온 또는 오프되는 제 2 스위칭 소자; 및 제 1 노드와 접지 간에 접속되며, 제 3 제어 신호에 따라 턴온 또는 오프되고, 정상 동작시, 제 3 제어 신호에 따라 턴 온되어, 제 1 노드의 전위를 로우 상태로 유지하는 제 3 스위칭 소자를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 트림 비트 신호 생성 회로도이다.
먼저 그 구성을 설명하기로 한다. 트림 비트 선택 신호(TSEL)를 반전시키는 인버터(INV0)가 제공된다. 인버터(INV0)의 출력인 노드(node0)와 노드(node1) 간에 제어 신호(TS)에 따라 동작하는 NMOS트랜지스터(N0)가 접속된다. 노드(node1)와 노드(node2)간에는 제어 신호(TWL)에 따라 동작하는 셀(TCELL)이 접속된다. 노드(node2)와 출력 노드(node3)간에는 제어신호(TD)에 의해 제어되는 NMOS트랜지스터(N1)가 접속되고, 출력 노드(node3)와 전원간에는 게이트가 접지되는 PMOS트랜지스터(PO)가 접속된다. 출력 노드(node3)에는 인버터(INV1 및 INV2)가 직렬 접속된다. 또한 노드(node1)와 접지 간에 제어신호(TN)에 의해 제어되는 NMOS트랜지스터(N2)가 접속된다.
상술한 바와 같이 구성된 트림 비트 신호 생성 회로의 동작을 설명하면 다음과 같다.
정상 동작시, 제어신호 TWL=TD=TN=VCC, TS=0V일 때, NMOS 트랜지스터(N0)가 턴 오프되고, NMOS 트랜지스터들(N1, N2)이 턴 온된다. 이때, 셀(TCELL)이 프로그램 되었다면 셀(TCELL)은 턴 오프 상태이므로 출력 노드(node3)는 하이 상태가 된다. 그러므로, 상기 인버터(INV1 및 INV2)에 의해 출력되는 트림 비트 신호(TBIT)가 하이 상태로 된다.
셀(TCELL)이 소거된 셀이라면, NMOS트랜지스터(N2)를 통해 전류가 흐르므로 출력 노드(node3)의 전위는 로우 상태로 된다. 따라서 상기 트림 비트 신호(TBIT)가 로우 상태로 된다.
즉, 셀(TCELL)의 특성에 따라 종래의 퓨즈를 사용한 경우와 같이 상기 트림 비트 신호(TBIT)가 결정된다.
한편, 초기에 셀(TCELL)은 기본적으로 소거 되어야 한다. 셀(TCELL)을 소거 상태로 하려면, 제어 신호 TD=TS=TN=0V로 하고, TWL=0, 셀(TCELL)의 CPWELL에는 소거 전압(Vera)을 인가하면 된다. 그 결과, NMOS 트랜지스터들(N0∼N2)이 턴 오프된다. 이때, 모든 트림 비트 신호(TBIT)가 로우 상태를 갖는다.
어떤 특정 비트를 하이 상태로 만들려면, 해당하는 트림 비트 선택 신호(TSEL)를 선택하고 셀(TCELL)을 프로그램해주면 된다. 그러면 퓨즈를 끊는 역할과 동일해 진다. 셀(TCELL)을 프로그램하려면 TS=VCC, TD=TN=0V, TWL=Vpgm(프로그램 전압)이 되게 하면 된다. 선택된 경우에는, 상기 인버터(INV0)가 하이 레벨의 트림 비트 선택 신호(TSEL)를 반전시켜 상기 노드(node0)에 출력하므로, 상기 노드(node0)가 0V로 되어 상기 셀(TCELL)의 채널이 0V로 되어 프로그램이 되고, 선택되지 않은 경우에는, 상기 인버터(INV0)가 로우 레벨의 트림 비트 선택 신호(TSEL)를 반전시켜 상기 노드(node0)에 출력하므로, 상기 노드(node0)가 하이 상태로 된다. 그러므로 노드(node1), 셀 채널, 노드(node2)가 제어신호(TWL)에 의해 셀프 부스팅(SELF-BOOSTING)되어 프로그램이 되지 않게 된다. 여기서 셀(TCELL)의 프로그램과 소거는 FN 터널링 방식을 이용한다. 그리고 각 동작에 따른 바이어스 조건은 하기 표 1에 잘 나타나 있다.
TSEL TN TS TWL TD CPWELL
정상동작 X VCC 0V VCC VCC 0V
트림비트프로그램 H 0V VCC Vpgm 0V 0V
트림비트소거 X 0V 0V 0V 0V Vera
도 4는 본 발명에 따른 트림 비트 신호 생성회로를 채용한 트림 비트 블록의 사용예이다.
도 4에는 여러개의 트림 비트 블록이 실제 사용되는 예를 도시하고 있는데, CPWELL, TD, TWL, TS,TN은 같이 제어되며, 트림 비트 선택 신호(TSEL0, TSEL1, .....TSELNn)에 의해 트림 비트 블록(B1, B2,....BN)이 선택되어 트림 비트 신호(TBIT0, TBIT1,....TBITn)가 출력된다.
상술한 바와 같이 본 발명에 의하면, 패키지 이후에도 칩의 특성을 결정하는 중요한 파라메터에 대하여도 조절이 가능하게 함으로써 칩의 특성을 개선 시켜 생산성 향상을 기대할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1은 종래 플래쉬 메모리 소자의 트림 비트 블록을 나타낸다.
도 2는 도 1의 트림 비트 블록의 상세 회로도이다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 트림 비트 신호 생성 회로도이다.
도 4는 본 발명에 따른 트림 비트 생성 회로를 채용한 트림 비트 블록의 사용예를 나타낸다.
*도면의 주요 부분에 대한 부호의 설명
INV0 내지 INV3: 인버터 P0: PMOS트랜지스터
N0 내지 N2: NMOS트랜지스터

Claims (4)

  1. 트림 비트 선택 신호와, 프로그램 바이어스 전압 또는 소거 바이어스 전압에 응답하여, FN 터널링 방식으로 프로그램되거나 또는 소거되는 셀을 포함하고, 정상 동작시, 상기 셀이 프로그램된 상태일 때, 출력 노드의 전위를 하이 상태로 유지하고, 상기 셀이 소거된 상태일 때, 상기 출력 노드의 전위를 로우 상태로 유지하는 제어부; 및
    상기 출력 노드의 전위에 따라 하이 또는 로우 레벨의 트림 비트 신호를 출력하는 출력부를 포함하고,
    상기 제어부는,
    상기 트림 비트 선택 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터와 제 1 노드 간에 접속되며 제 1 제어 신호에 따라 턴온 또는 오프되는 제 1 스위칭 소자;
    상기 제 1 노드와 제 2 노드 간에 접속되고, 상기 소거 바이어스 전압이 인가될 때 소거되고, 상기 프로그램 바이어스 전압이 인가될 때, 상기 트림 비트 선택 신호가 인에이블 상태이면 프로그램되고, 상기 트림 비트 선택 신호가 디세이블 상태이면 프로그램되지 않는 상기 셀;
    상기 제 2 노드와 상기 출력 노드 간에 접속되며, 제 2 제어 신호에 따라 턴온 또는 오프되는 제 2 스위칭 소자; 및
    상기 제 1 노드와 접지 간에 접속되며, 제 3 제어 신호에 따라 턴온 또는 오프되고, 상기 정상 동작시, 상기 제 3 제어 신호에 따라 턴 온되어, 상기 제 1 노드의 전위를 로우 상태로 유지하는 제 3 스위칭 소자를 포함하는 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 스위칭 소자는 트랜지스터이고,
    상기 제2 스위칭 소자는, 상기 셀에 상기 프로그램 바이어스 전압이 인가될 때, 상기 제 2 제어 신호에 따라 턴 오프되고, 상기 정상 동작시, 상기 제 2 제어 신호에 따라 턴 온되는 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로.
  4. 제 1 항에 있어서, 상기 출력부는,
    전원과 상기 출력 노드 간에 접속되고, 그 게이트 단자가 접지되는 PMOS트랜지스터; 및
    상기 출력 노드에 직렬 접속되고, 상기 출력 노드의 전위가 하이 상태일 때, 하이 레벨의 상기 트림 비트 신호를 출력하고, 상기 출력 노드의 전위가 로우 상태일 때, 로우 레벨의 상기 트림 비트 신호를 출력하는 제 1 및 제 2 인버터를 포함하는 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로.
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